JP5416329B2 - 一体型計測を使用して誘電体エッチング効率を改善する方法及び装置 - Google Patents

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Description

発明の分野
本発明は、半導体基板上で行なわれる処理を監視し制御するための方法及び装置に関し、より詳細には、半導体基板上に形成される特徴部の臨界寸法(CD)及びプロフィールの均一性を、それら特徴部のプロセス内検査中に収集した情報のフィードバック及びフィードフォワードにより制御するための方法及び装置に関する。本発明は、サブミクロンの設計特徴部をもつ高密度半導体デバイスの製造中における半導体ウェハのインライン検査に特に適用できる。
超大規模集積に関連した高密度及び高性能に対する現在の需要は、サブミクロンの特徴部、高いトランジスタ及び回路速度、並びに改善された信頼性を必要とする。このような需要は、高い精度及び均一性でデバイス特徴部を形成することを必要とし、ひいては、デバイスがまだ半導体ウェハの形態である間にデバイスを頻繁に且つ詳細に検査することを含む入念なプロセス監視を必須とする。
従来の半導体デバイスは、典型的に、通常ドープされた単結晶シリコン(Si)である半導体基板と、複数の順次に形成される金属間誘電体層及び導電性パターンとで構成される。そこから、複数の個別導電性ラインのパターンと、複数の相互接続ライン、例えば、バスライン、ビットライン、ワードライン及びロジック相互接続ラインとを含む集積回路が形成される。通常、垂直方向に離間された金属化レベルの導電性パターンは、それら金属化レベルを分離している金属間誘電体層に形成されたビアホールを充填する垂直配向の導電性プラグにより電気的に相互接続され、一方、コンタクトホールを充填している他の導電性プラグは、半導体基板内又はその上に形成されたトランジスタのソース/ドレイン領域のような活性デバイス領域との電気的接触を確立する。トレンチ状開口に形成された導電性ラインは、通常、半導体基板と実質的に平行に延びる。現在の技術に基づくこのような形式の半導体デバイスは、デバイスの幾何学形状及び極小化要求を満足するために5つ以上の金属化レベルを含むことがある。
垂直方向に離間された金属化レベルを電気的に相互接続する導電性プラグを形成するために普通使用される方法は、「ダマシン」プロセスとして知られている。一般に、このプロセスは、垂直方向に離間された金属化レベル間の金属間誘電体層又は層間誘電体(ILD)にビア開口を形成し、その後、このビア開口に金属を充填して、垂直方向に離間された金属特徴部を電気的に接続するビアを形成することを含む。ビア開口は、通常、従来のリソグラフィー及びエッチング技術を使用して形成される。ビア開口が形成された後に、従来技術を使用してタングステン(W)のような導電性金属がビアに充填され、次いで、金属間誘電体層の表面上の余計な導電性材料が化学的機械的研磨(CMP)により除去される。
上述したプロセスの変形で、「デュアルダマシン」と称されるプロセスは、上部トレンチ区分と連通する下部コンタクト又はビア開口区分を有する開口を形成することを含む。次いで、開口に導電性材料が充填されて、導電性ラインに接触するコンタクト又はビアが同時に形成される。次いで、金属間誘電体層の表面上の余計な導電性材料がCMPにより除去される。デュアルダマシンプロセスの利点は、コンタクト又はビアと上部ラインとが同時に形成されることである。
これらダマシンプロセス(及び他のプロセス)を実施するための1つの重要な技術は、マスクを使用して回路パターンを半導体ウェハに転写するホトリソグラフィーである。通常、一連のこのようなマスクが、予め設定されたシーケンズで使用される。各ホトリソグラフィックマスクは、ウェハ上に形成されるべき回路コンポーネントに対応する幾何学的パターンの複雑な組を含む。一連のマスクの各々を使用して、それに対応するパターンが、シリコンウェハ上に形成されたポリシリコン、窒化物又は金属層のような下に横たわる層の上に予め被覆されている感光層(即ちホトレジスト層)に転写される。ホトレジスト層へのマスクパターンの転写は、従来、マスクを通して光又は他の放射を指向してホトレジストを露出するスキャナやステッパーのような光学的露出ツールによって行なわれる。その後、ホトレジストを現像して、ホトレジストマスクを形成し、このマスクに基づいてその下の層を選択的にエッチングして、ラインやゲートのような特徴部が形成される。
マスクの形成は、処理及び設計上の制約により定められた1組の所定の設計規則に従う。これらの設計規則は、デバイス又はラインが望ましからぬ仕方で互いに重畳したり相互作用したりしないよう確保するために、デバイスと相互接続ラインとの間の空間公差やライン自体の巾を定義する。設計規則の制約は、臨界寸法(CD)と称され、これは、デバイスの製造に許されたラインの最小巾又は2本のライン間の最小空間として定義される。ほとんどの超大規模集積用のCDは、1ミクロンの何分の1かである。
設計規則の縮小及びプロセス窓(即ち処理エラーに対する余裕)が小さくなるにつれて、表面特徴部のCD及びそれらの断面形状(プロフィール)の検査及び測定が益々重要になる。特徴部のCD及びプロフィールの、設計寸法からの偏差は、出来上がった半導体デバイスの性能に悪影響を及ぼすことがある。更に、特徴部のCD及びプロフィールの測定は、ステッパーの焦点ずれや、露出オーバーによるホトレジストの損失のようなホトリソグラフィーの問題、及び/又は不適切なガス流量や磁界強度のようなエッチングの問題を示すことがある。
従って、CD及びプロフィールの値、並びに設計寸法からの特徴部CDの変動は、ホトレジスト及びエッチングプロセスの精度及び安定性の重要な指示であり、このような変動を減少するための「CD制御」が半導体処理の重要な部分である。CD制御は、当然、ウェハ内のフィールドからフィールド(FTF)、ウェハからウェハ(WTW)及びロットからロット(LTL)のCD変動に対処するためにホトリソグラフィー及びエッチングプロセスの両方を監視して調整することを含む。
現在のCDは尺度が非常に小さいために、デュアルダマシン処理のようなホトリソグラフィック処理により形成される表面特徴部の測定及び検査に選択される計器は、「臨界寸法走査電子顕微鏡」(CD−SEM)として知られている走査電子顕微鏡(SEM)である。従来のSEMは、CDの測定に有用であるが、エッチングされるべき層の厚みのような幾つかの重要なパラメータを測定できないと共に、一般的に「リアルタイム」計測(metrology)を与えるものではない。換言すれば、ホトリソグラフィープロセスへ直ちにフィードバックを与えるか又はエッチング装置へフィードフォワードを与えて、LTL変動を減少するものではない。SEM測定は、比較的低速であり且つ通常は個別の再検討ステーションで行なう必要があり、検査結果が数時間後まで分からないので、「オフライン」で実行される。
従って、従来のSEM検査の結果は、通常、それに続くエッチングプロセスを調整するのに使用されず、ひいては、特定のウェハのCD測定は、そのウェハを処理するためにどのエッチングレシピを使用すべきか判断するのに使用されない。むしろ、マスクの形成及びエッチングプロセスの両方が仕様内で実行されることを仮定して、ホトレジストマスクが形成され、次いで、ウェハがエッチングされる。その結果、スクラップの量が望ましからぬほど多くなるために、収率が通常低いものとなる。その上、ウェハのサイズが直径300mm以上に増加するにつれて、プロセスの問題が発生した場合に計測の遅延に伴いスクラップの量が指数関数的に増大する。更に、検査が当然物理的に個別のツールで行なわれるために、検査を行なうたびにウェハをツールへそしてツールから移送しなければならない。これは、ウェハを周囲の大気に露出させて、ウェハ表面の望ましからぬ酸化や、表面への外来粒子の堆積を招き、収率を低下させることになる。
ある従来のデュアルダマシン処理は、誘電体のエッチングステップを、時間で制御するか、又は現場の光学的手段、例えば、トレンチのエッチングをリアルタイムで監視する干渉計センサで制御することを含む。通常、エッチングチャンバーの蓋の中央に設けられたセンサが、エッチングプロセスの実行中に、ダイ平均トレンチ深さを測定する。しかしながら、トレンチの深さしか測定されない。干渉計センサでは、トレンチ側壁角度やノッチやアンダーカットのようなプロフィール情報が与えられない。更に、干渉計センサでは、センサにより中央のダイしか「見えない」ので、ウェハを横切るエッチング均一性が監視されない。それ故、中央から離れたダイは、適切にエッチングされないことがあり、干渉計センサを使用してこの状態を監視又は修正することはできない。
従って、スループットを著しく妥協せずにCD変動を迅速に且つ有意義に識別及び修正するための簡単でコスト効率の良い方法が要望される。
発明の概要
本発明の効果は、ウェハのプロセス内検査中に収集した情報を使用することにより、スループットを低下せずに、半導体ウェハのCD変動を減少できることである。
本発明によれば、半導体ウェハを処理する方法であって、ウェハ上に基底層を、次いで、該基底層上にパターン化された層を形成するステップと、該パターン化された層のパターンの寸法及び基底層の厚みをウェハ上の複数の異なる所定の位置で測定するステップと、この寸法及び厚みの測定に基づいて、ウェハ上で実行されるべきプロセスに対する第1組のプロセスパラメータ値を選択するステップと、該第1組のプロセスパラメータ値を使用して処理ツールにおいてウェハにプロセスを実行するステップと、このプロセスにより基底層に形成された構造体の寸法を上記所定の位置で測定するステップと、該構造体の測定を使用して、その後に処理されるウェハに対する第2組のプロセスパラメータ値を選択するステップと、を備えた方法により、前記及び他の効果が一部達成される。
本発明の第2の態様は、半導体ウェハを処理する装置であって、ウェハ上に形成された基底層の厚み及び該基底層上に形成されたパターン化された層のパターンの寸法をウェハ上の複数の異なる所定の位置で測定するための測定ツールと、第1組のプロセスパラメータ値を使用してウェハにプロセスを実行するための処理ツールと、上記寸法及び厚みの測定に基づいて上記第1組のプロセスパラメータ値を選択するように構成されたプロセッサと、を備えた装置にある。
本発明の更に別の態様は、半導体ウェハを処理する装置であって、ウェハ上に形成された基底層の厚みと、該基底層上に形成されたパターン化された層のパターンのプロフィール及びCDをウェハ上の複数の異なる所定の位置で測定するための測定ツールと、第1組のプロセスパラメータ値を使用してウェハにプロセスを実行するための処理ツールと、これら測定ツールと処理ツールとの間にウェハを移送するための移送メカニズムと、該移送メカニズムを包囲すると共に、清潔な環境において移送メカニズムと測定ツールと処理ツールとの間の連通を許すためのチャンバーと、上記パターンのCD及びプロフィールと上記基底層の厚みとの測定に基づいて上記第1組のプロセスパラメータ値を選択するように構成されたプロセッサと、を備えた装置にある。上記測定ツールは、上記プロセスにより上記基底層に形成された構造体のCDを上記所定の位置で測定するためのものであり、更に、上記プロセッサは、上記構造体のCD測定を使用して、その後に処理されるウェハに対する第2組のプロセスパラメータ値を選択するように更に構成される。
本発明の更に別の効果は、本発明を実施するよう意図された最良の態様を単に例示することにより本発明の実施形態を図示して説明した以下の詳細な説明から当業者に容易に明らかとなろう。本発明は、他の異なる実施も可能であり、又、その多数の細部は、本発明から逸脱せずに、種々の観点で変更が可能である。従って、添付図面及びその説明は、単なる例示に過ぎず、本発明をそれに限定するものではない。
全体にわたり同一要素が同一の参照番号で示された添付図面について以下に説明する。
詳細な説明
半導体ウェハの表面上に形成された特徴部をプロセス内検査するための従来の方法は、設計規則からのCD及び/又はプロフィール偏差を、欠陥ソースの早期の確実な識別をもたらすか又はプロセス制御により寸法変動を減少できるようにする情報を与えるに充分な詳細さで分析することができない。本発明は、ウェハの多数のポイントで測定されたホトレジストマスクのCD及びプロフィールと基底層の厚みとに関する情報をフィードフォワードして、その検査されたウェハが受ける次のプロセス(例えば、エッチングプロセス)を調整することでCDの変動を減少することにより、CD制御の問題に対処する。本発明のある実施形態においては、CD、プロフィール及び厚みの測定、エッチング処理、及びエッチング後の清掃が、制御された環境において単一のモジュールで実行され、これにより、スループットを高めると共に、収率を改善する。従って、本発明は、ホトレジストマスクがその表面に形成された適合し得るウェハを受け取り、それを検査し、次いで、包囲された環境においてそれをエッチング処理することのできる自蔵型エッチングモジュールを提供する。
本発明の方法によれば、誘電体層のような基底層がウェハ上に形成され、この基底層の上に、「ホトセル」におけるホトリソグラフィープロセス(例えば、ステッパーにおける露出と、それに続くホトレジストの現像)により、ホトレジストマスクのようなパターン化された層が形成される。マスクのパターンは、ウェハの多数の位置で検査され、光学検査ツールのような一体型計測ユニットを使用してそのCD及びプロフィールを測定する。同じ検査ツールにおいてウェハ上の同じ位置で基底層の厚みも測定される。CD及び/又は厚みが仕様内にない場合には、ウェハが再作業のためにホトセルに返送されるか、さもなければ、ウェハが従来の誘電体エッチングチャンバーのようなエッチングチャンバーに移送される。収集されたCD及び厚みデータは、エッチング装置の暗黙のエッチング均一性性能も考慮に入れて、エッチングレシピを調整するように、プロセッサにより使用される。プロセッサは、ガス流量、磁界強度、磁界プロフィール等を調整することができる。
エッチング後に、ウェハは、アッシュホトレジスト剥離及びそれに続く湿式清掃等により任意に清掃され、次いで、一体型計測ユニットへ移送されて、そこで、エッチングプロセスにより形成された特徴部のCD、プロフィール及び深さが測定され、希望の寸法と比較される。希望の結果からの偏差があると、アラームがトリガーされて、プロセス停止に至る。しかしながら、このような情報は、通常、プロセッサへフィードバックされ、次のウェハをエッチングするときにエッチングレシピを調整することによりエッチングプロセスのドリフトを補償する。
従来技術では、通常、エッチングプロセスの終了点を決定するために、エッチングプロセス中にウェハの中心部しか検査されない。エッチングの前にウェハにわたる複数の場所で厚み、CD及びプロフィールを測定することにより、本発明は、ウェハの中心部だけでなく、ウェハ全体を効果的に観察する。従って、本発明は、測定されたCD及び厚み変動を補償するようにエッチング装置を非最適な仕方で意図的に動作することにより、ウェハにわたって均一なエッチングを達成することができる。更に、各ウェハは、最適な結果を得るように仕立てられたプロセスを受け入れるので、異なる用途及び製品にわたり最適に実行されるレシピを開発する必要はない。
本発明の実施形態は、図1に示すように、例えば、カリフォルニア州ミルピタスのナノメトリックスから入手できるNanoOCDや、米国特許第5,963,329号に開示された光学像形成装置のような光学検査ツールである測定ツール310を含む検査ツールを処理ライン300に使用して実施される。光学的な測定ツール310は、散乱計測又は反射計測技術を使用することができる。検査ツールとして散乱計測を使用することは、レイモンド著の「Angle-resolved scatterometry forsemiconductor manufacturing」、マイクロリソグラフィー・ワールド、ウインター2000に開示されている。検査に反射計測を使用することは、リー著の「Analysis of Reflectometory and Ellipsometry Data from Patterned Structures」、キャラクタライゼーション・アンド・メトロロジー・フォア・ULSIテクノロジー:1998インターナショナルコンファレンス、ジ・アメリカン・インスティテュート・オブ・フィジックス1998に教示されている。測定ツール310は、単一の光学ツールでもよいし、或いはCD及びプロフィール測定を実行するのに1つと、厚み測定を実行するのに1つの、2つの光学ツールで構成されてもよい。
本発明の別の実施形態では、測定ツール310がCD及びプロフィールだけを光学的に測定し、厚み測定は、図1に点線で示された個別の従来の厚み測定ツール310A、例えば、カリフォルニア州ミルピタスのナノメトリックスから入手できるNano9000や、米国特許第5,963,329号に開示された光学像形成装置において実行される。この厚み測定ツール310Aは、自立型でもよいし、例えば、化学気相堆積(CVD)ツール(図示せず)に組み込まれてもよい。
処理ライン300は、更に、ここに開示する分析を電子的に実行するプロセッサ320と、このプロセッサ320の分析の結果を表示するモニタ330とを備えている。プロセッサ320は、半導体メモリのようなメモリ装置340、及びプロセス情報を記憶するのに従来使用される「製造実行システム」(MES)として知られているコンピュータソフトウェア実施のデータベースシステム350と通信することができる。又、プロセッサ320は、上述した測定ツール310(及び該当する場合には測定ツール310Aも)並びに従来のエッチング装置370とも通信する。
図1から3を参照して、本発明の一実施形態を以下に詳細に説明する。図2のプロセスフロー図を参照すれば、誘電体エッチング装置により処理されるべきウェハWは、基板200を備え、その上には、任意であるが、窒化シリコンのような停止層210と、誘電体層220と、任意の第2の停止層230と、第2の誘電体層240とが堆積プロセス等により形成される。誘電体層240の上には、パターンPを有するパターン化ホトレジスト層250(即ちホトセル360において形成されたホトレジストマスク)が形成される。或いは又、基底層240は、ホトレジスト層250を使用してエッチングすることにより「ハードマスク」を形成するようにパターン化される窒化シリコン層でもよい。本発明は、いかなる及び全ての従来のエッチング操作に適用できるものである。例えば、本発明は、基底層(例えば、層240)がスパッタリング等で形成された金属層を含み、ホトレジストマスク(例えば、マスク250)を使用してこれをエッチングパターン化してワイヤリング層を形成するような「バックエンドワイヤリング」エッチング操作に非常に有用である。通常、多数のこのようなワイヤリング層を互いに上下に形成して、ビアが貫通して延びる誘電体層で分離し、このようなビアは、ホトリソグラフィー及びエッチングによりパターン化される。本発明は、全てのこれら誘電体及び金属層エッチング操作に使用することができる。
図3のフローチャートに示すように、ウェハWは、ステップ3000において、ホトセル360から測定ツール310に運ばれ、そこで、パターンPのCD及びプロフィールが、基底層240の厚みと共に光学的に測定される。測定ツール310がCD及びプロフィールしか測定しない本発明の実施形態では、基底層240の厚みは、ウェハWを測定ツール310へ運ぶ前に、ステップ3000A(点線で示す)において厚み測定ツール310Aで測定される。CD、プロフィール及び厚みの測定は、ウェハW上の多数の所定の位置において行なわれ、図1に示すように、プロセッサ320へフィードフォワードされる。測定の回数は、最終的に、エッチングプロセスのスループット要求により制限されると共に、プロセスの円熟度及び過去の性能により影響される。一般に、プロセスの円熟度が低いほど、行なわねばならない測定の回数が多くなる。通常、例えば、ウェハの頂部、左側、底部、右側、及び中心を含む約5回のサンプル測定が行なわれる。
測定ツール310は、従来の光学検査技術を使用して、ホトレジスト層250におけるトレンチ等の幾つかのパターンのCD及びプロフィールを直接測定することができる。例えば、所与の波形に対応するCDが計算により導出され、例えば、光学検査ツールにおけるプロセッサにより導出されるような厳密な結合波分析(RCWA)を実行することができる。このRCWAは、チャトー著の「Algorithm for the rigorous couple-wave analysis of grantingdiffraction」、ジャーナル・オブ・ザ・オプチカル・ソサエティ・オブ・アメリカ、第11巻、第4号(1994年4月)と、マハラム著の「Stable implementation of the rigorous couple-wave analysis forsurface-relief gratings: enhanced transmittance matrix approach」ジャーナル・オブ・ザ・オプチカル・ソサエティ・オブ・アメリカ、第12巻、第3号(1995年5月)において検討されている。上述した方法とは別に、又はそれに加えて、検査されるべきパターンのスペクトル及び基準パターンのライブラリーを得、この検査されるパターンのスペクトルを基準パターンのライブラリーと比較して一致を見つけるような技術を使用することができる。この技術は、参考としてここにその全開示を援用する米国特許出願第09/714,984号に詳細に説明されている。
この技術では、測定ツール310は、ホトレジスト層250のパターンPのCD及びプロフィールを表わす波形を得るためにウェハWを像形成する。メモリ340のような記憶媒体は、パターンPに匹敵し得る基準パターンのCD及びプロフィールを各々表わす複数の基準波形を記憶する。プロセッサ320のようなプロセッサは、パターンPの波形に最も密接に一致する基準波形を識別して、パターンPのCD及びプロフィールを得るように構成される。更に、プロセッサ320は、基準波形の1つを「黄金波形」として選択し、パターンPの波形をその黄金波形と比較すると共に、パターンPの波形をライブラリーの他の基準波形と比較して、パターンPの波形が黄金波形から所定のスレッシュホールド量より大きくずれるときにパターンPの波形に最も密接に一致する基準波形を識別する。
CD、プロフィール及び厚みが決定されると、ステップ3100において、プロフィール情報を含むホトレジストCDマップを、図4Aに示すように、収集したCD及び厚みデータからプロセッサ320により従来のやり方で発生することができ、ここで、縦軸は、測定されたCDを表わし、一方、横軸は、ウェハ上の測定されたダイの位置を表わす(即ち、「ダイインデックス」は、ダイに指定された識別番号であり、ウェハの底部から頂部に進むにつれて増加する)。又、従来の厚みマップも、図4Bに示すように、発生することもでき、ここで、縦軸は、測定された厚みを表わし、一方、横軸は、ウェハ上の測定されたダイの位置を表わす。又、同様のエッチング深さマップも、図4Cに示すように、発生することができる。上述したマップの形態のような収集されたCD及び厚みデータは、ステップ3200において、プロセッサ320により使用されて、CD及び厚み測定値とエッチング装置370の特性とを考慮に入れるアルゴリズム等により、ウェハWに対するエッチングレシピ(即ちエッチングプロセスパラメータ)を決定する。このようなアルゴリズムを使用してプロセッサ320により調整できるエッチングプロセスパラメータは、エッチング電力、エッチングガス流量、圧力、磁界強度、及び磁界プロフィールを含む。例えば、基底層240が厚み変動をもつ場合には、それを補償するように磁界を調整することができる。パターンPがCD均一性の問題を示す場合には、それを補償するようにエッチングガス流量をエッチングチャンバーの半径の関数として調整することができる。
一般化された実施例が図5に示されており、その左側のグラフは、測定ステップ3000で、ウェハWの中央からの距離の増加に伴い、基底層240の厚みが増加することが明らかになったことを示している。図5の中央のグラフは、厚みの変動を補償するために本発明により選択されたエッチングレシピを示している。選択されたエッチングレシピは、ウェハWの中心からの距離が増加するにつれて、除去される材料が増加するというものである。その結果が右側のグラフに示されており、即ちエッチング後の均一なCD、深さ及び厚みである。従って、各ウェハに対して仕立てられた非最適な仕方で処理ツール(例えば、エッチング装置)を操作することにより、本発明は、ユーザが希望の結果を得ることができるようにする。
ウェハWのエッチングレシピを調整するためにプロセッサ320により使用されるアルゴリズムは、エッチング性能に対するプロセスパラメータの変化の影響を決定する実験設計(design of experiments)(DOE)を実行することにより開発された。例えば、DOEは、エッチングガス流量の変化がCDの均一性及びエッチングレートの均一性にいかに影響するかを実験で決定する。従って、DOEを使用して、エッチングチャンバー370が「特徴付け」される。又、DOEチャンバー特徴付けは、エッチング装置の「年齢」としても行なわれ、即ちエッチング性能の変化が、エッチング装置の清掃ステップ後に実行されるエッチングサイクルの数の関数として注目される。従って、プロセスドリフトタイムラインを発生して、以下に述べるように、アルゴリズムによりプロセスドリフトを考慮に入れることができる。このアルゴリズムは、プロセッサ320及び/又はメモリ340により記憶することができる。
再び、図3を参照すれば、ステップ3300において、ウェハWは、実験で決定されたアルゴリズムを使用してプロセッサ320により決定されたエッチングレシピを用いてエッチングされる。その結果が図2の右側に示されており、基底層240にトレンチTが形成されている。次いで、ウェハWは、ホトレジストアッシュ剥離チャンバーへ運ばれ(ステップ3400を参照)、更に、ステップ3500において、測定ツール310へ戻される。トレンチTのCD及び深さが、ウェハW上の多数の位置、例えば、ホトレジスト層250のエッチング前測定がステップ3000で行なわれた位置において測定される。
収集されたCD及び深さデータは、例えば、図4A及び4Cに示されたものに匹敵し得る、ステップ3600で発生されるCD及び深さマップの形態で、プロセッサ320へ供給される。目標とする結果からの偏差は、エッチングされるべき次のウェハに対するエッチングレシピを調整するように、アルゴリズムにより使用される。例えば、発生されたCD及び深さマップと、以前に発生されたDOEモデリングから、エッチング装置のプロセスドリフトを決定することができ、即ちエッチング装置のプロセス「年齢」、又はエッチング装置がそのプロセスタイムライン上のどこにあるかを決定することができる。次いで、エッチングレシピを次のウェハに対して調整し、エッチング結果を目標に近づけることができる。更に、測定された寸法変動が所定の境界の外側にあるか、又は処理結果が1つのウェハから次のウェハへ急激に変化する場合には、例えば、修理又は保守のためにエッチング装置を運転停止すべきであることを指示するアラームを発することができる。又、深さマップを化学的−機械的研磨(CMP)ツールへフィードフォワードして、ウェハに対するCMPレシピを調整することもできる。
従って、本発明は、次の2つのファクタに基づいてエッチングレシピを調整する。即ち、(1)到来するウェハのホトレジストCD及び基底層厚みの変動(フィードフォワード)、及び(2)エッチング装置のプロセス年齢(フィードバック)。
本発明の更に別の実施形態では、半導体ウェハを処理するための装置が提供され、ここでは、ウェハがウェハカセットから取り出され、ウェハ上に形成されたパターン化された層のパターンのCD及びプロフィールが測定されると共に、基底層の厚みが測定され、これは、ウェハ上の多数の位置において光学測定ツールを使用して行なわれる。次いで、パターンのCD及びプロフィールの測定と厚みの測定とに基づいて選択されたエッチングレシピのような1組のプロセスパラメータ値を使用して、エッチングプロセスのようなプロセスがウェハ上で実行される。アッシュ剥離及び湿式清掃のようなエッチング後処理が装置によって任意に実行され、次いで、エッチングプロセスにより基底層に形成された構造体のCD及び深さが多数の位置で測定された後に、ウェハがカセットに戻される。エッチング後測定値は、その後のウェハに対するエッチングレシピを調整するためにエッチング装置にフィードバックされる。装置によって実行される全ての移送及び処理ステップは、清潔な環境において実行され、これにより、ステップとステップとの間にウェハを大気中及びおそらくは汚染に曝すのを回避することにより収率を高める。
本発明のこれら実施形態は、各ウェハのエッチング前CD、プロフィール及び厚み測定を行なうと共に、そのCD、プロフィール及び厚み測定に基づいて各ウェハに対するエッチングレシピの調整を行なって、以前に訪れたツールにおけるプロセス変動、例えば、堆積モジュールにおける堆積均一性変動及び/又はホトセルにおける露出及び焦点の変動を修正する。又、本発明は、エッチング装置のプロセスドリフトに対するエッチングレシピの調整も行なう。
図6Aを参照して、本発明の一実施形態に基づき半導体ウェハを処理するための装置を以下に説明する。この装置は、カリフォルニア州サンタクララのアプライド・マテリアルズから入手できるEntek(登録商標)処理システムのようなチャンバー即ち「メインフレーム」901を備え、これは、複数の処理チャンバー、例えば、カリフォルニア州サンタクララのアプライド・マテリアルズから入手できるeMax(登録商標)誘電体エッチングチャンバーのような従来のエッチング処理装置902や、「ロードロック」とも称される1つ以上の移送チャンバー903を取り付けるためのものである。本発明の一実施形態では、4つのエッチング処理装置902がメインフレーム901に取り付けられる。1つの実施形態では、2つのエッチング装置902がエッチング(例えば、トレンチエッチング及びビアエッチング)に使用され、その一方は、エッチング後清掃(即ち、エッチング後にウェハからホトレジストポリマー及び他の残留物を除去する)に使用され、その他方は、窒化物開放ステップに使用される。メインフレーム901は、その内部に真空環境を維持することができる。処理チャンバー902と移送チャンバー903との間にウェハを移送するためにロボット904が設けられる。
移送チャンバー903は、制御された環境を維持する「ミニ環境」としても知られているファクトリインターフェイス905に接続される。散乱計測又は反射計測技術を使用する光学測定ツールのような測定ツール906がファクトリインターフェイス905内に取り付けられる。この測定ツール906として使用できるツールの一例は、上述した測定ツール310であり(図1を参照)、これは、米国特許第5,963,329号に説明された測定ツールを含むことができる。上述したように、ウェハのCD、プロフィール及び厚み測定に基づいてエッチングレシピをエッチング装置902に与えるためのプロセッサ(即ち、プロセッサ320に対応するプロセッサ)は、エッチング装置902又はメインフレーム901の一部分でよい。移送チャンバー903と、測定ツール906と、ファクトリインターフェイス905に取り外し可能に取り付けられた標準ウェハカセット908との間でウェハを移送するために、ファクトリインターフェイス905内には1つ以上のロボット907又はトラックロボットも取り付けられる。メインフレーム901、移送チャンバー903、ファクトリインターフェイス905及びロボット904、907は、全て、アプライド・マテリアルズのCentura(登録商標)のような従来の処理システムの部分であり、清潔な制御された環境を維持しながら互いに通信する。このような従来の処理システムは、更に、システムのある部分から別の部分へウェハを移送することを含むシステムの動作を電子的に制御するためのコンピュータ(図示せず)のようなプロセッサを備えている。
図7のフローチャートを参照して、本発明のこの実施形態に基づく装置の動作を以下に説明する。上述したホトセルのような処理ツールにおいて複数のウェハが処理されて、基底層の上にホトレジストマスクが形成された後に、それらウェハはカセット908にロードされ、ステップ1010において、カセットがファクトリインターフェイス905に移送される。次いで、ウェハは、カセット908からアンロードされて、ロボット907により測定ツール906へ移送され(ステップ1020)、ホトレジストのパターンのCD及びプロフィールが、ステップ1030において、ウェハ上の複数の異なる位置において測定されると共に、基底層の厚みがそれらの位置において測定される。測定ツール906がCD及びプロフィールしか測定しない本発明の別の実施形態では、基底層240の厚みは、ウェハWをホトセル360へ運ぶ前に、ステップ1010A(点線で示す)において、厚み測定ツール310Aで測定される。測定は、本発明の前記実施形態に関連して述べたように行われ、即ち直接的に、又は波形像形成及び一致動作を経て行なわれる。
任意であるが、ステップ1040において、パターン寸法及び基底層厚みの測定を使用してCDマップ及び厚みマップが発生される。ステップ1050において、上述したCD及び厚み測定又はマップに基づいて、ウェハに対するエッチングレシピが選択される。
ステップ1060において、ウェハは、移送チャンバー903へウェハを移動するロボット907を使用すると共に、エッチング装置902へウェハを移動するロボット904を使用して、測定ツール906からエッチング装置902へ移送される。次いで、ウェハは、エッチングされ(ステップ1070)、更に、従来のアッシュ剥離チャンバーのようなホトレジスト剥離チャンバー902へ移送され(ステップ1080)、ホトレジストが除去される(ステップ1090)。次いで、ウェハは、エッチング後CD、プロフィール及び深さ測定のために測定ツール906へ移送して戻され(ステップ1100及び1110)、その後、ステップ1130においてカセット908へロードされる。ステップ1120において、CD及び深さマップがプロセッサ320により発生され、目標とする結果からの偏差が、上述したように、エッチングされるべき次のウェハに対するエッチングレシピを調整するためにアルゴリズムにより使用される。
図6Bに示す本発明の別の実施形態では、ファクトリインターフェイス905aは、これに取り付けられた(図6Aの実施形態のようにその内部ではなく)CD測定ツール906aを有する。図6Bの装置は、上述した図7のフローチャートに基づいて動作する。
図6Cに示す本発明の更に別の実施形態では、測定ツール906aは、ファクトリインターフェイス905aではなく、メインフレーム901に取り付けられる。図6Cの装置は、上述した図7のフローチャートに基づいて動作する。
図6Dに示す本発明の別の実施形態では、ファクトリインターフェイス905bは、これに取り付けられた測定ツール906a及び従来の湿式清掃チャンバー909を有する。この湿式清掃チャンバー909は、超音波トランスジューサを使用する単一のウェハ清掃ステーションでよい。メインフレーム901におけるチャンバー902の1つは、上述したアッシュ剥離チャンバーである。ウェハは、エッチングされた後、ホトレジスト除去のためにアッシュ剥離チャンバー902へ移送され(図7のステップ1080及び1090)、次いで、ステップ1110において測定ツール906aへ移送される前又は後に、湿式清掃チャンバー909へ移送されて清掃される。
図6Aから図6Dに示す本発明の実施形態は、エッチング前CD、プロフィール及び厚みの測定、エッチング、清掃、及びエッチング後CDの測定の全体を、制御された環境条件のもとで実行する。メインフレーム及び/又はファクトリインターフェイスにエッチング、清掃及び測定ツールを設けることにより、ウェハをエッチング、清掃及び検査した後に、カセットに戻すことができ、処理時間及びコストを減少することができる。更に、図6Aから図6Dの実施形態は、ウェハごとにリアルタイムで測定データのフィードバック及びフィードフォワードを与え、これにより、ウェハごとにエッチング処理をカスタマイズして収率を高めることができる。従って、CD測定からのフィードバックがもしあってもウェハごとではなくロット対ロットのベースであり、且つ測定ステップとエッチングステップと清掃ステップとの間にウェハを大気中に曝さねばならない従来のシステムに比して、本発明は、収率を高め且つ製造コストを下げることができる。
本発明のプロセス制御技術は、検査プロセス中に収集されたデータを使用してエッチングプロセスパラメータを調整することにより、製造スループットを著しく減少せずに、ロット対ロットのCD変動を減少することができる。
本発明は、種々の形式の半導体デバイス、特に、約0.18μ以下の設計規則をもつ高密度半導体デバイスの製造に適用することができる。
本発明は、従来の材料、方法及び装置を使用することにより実施できる。従って、このような材料、装置及び方法は、ここでは詳細に述べない。以上の説明において、本発明を完全に理解するために、特定の材料、構造、化学物質、プロセス等の多数の特定の細部を述べた。しかしながら、このように特に述べた細部に依存せずに本発明を実施できることを理解されたい。他の場合には、本発明を不必要に不明瞭にしないために、良く知られた処理構造は詳細に述べなかった。
本発明の多様性についての若干の実施例だけをここに図示して説明した。本発明は、種々の他の組合せ及び環境にも使用できると共に、ここに表現された本発明の概念の範囲内で変更や修正がなされ得ることを理解されたい。
本発明の一実施形態による装置のブロック図である。 本発明の一実施形態のプロセスフロー図である。 本発明の一実施形態による方法の逐次ステップを示すフローチャートである。 本発明の一実施形態により作成されたCDマップ図である。 本発明の一実施形態により作成された厚みマップ図である。 本発明の一実施形態により作成されたエッチング深さマップ図である。 本発明の一実施形態の方法を示す概念図である。 本発明の実施形態による処理モジュールの概略図である。 本発明の実施形態による処理モジュールの概略図である。 本発明の実施形態による処理モジュールの概略図である。 本発明の実施形態による処理モジュールの概略図である。 本発明の一実施形態による方法の逐次ステップを示すフローチャートである。
符号の説明
200…基板、210…停止層、220…誘電体層、230…第2の停止層、240…第2の誘電体層、250…パターン化ホトレジスト層、300…処理ライン、310、310A…測定ツール、320…プロセッサ、330…モニタ、340…メモリ装置、350…コンピュータソフトウェア実施のデータベースシステム、360…ホトセル、370…エッチング装置、901…メインフレーム、902…従来のエッチング処理装置、903…移送チャンバー、904、907…ロボット、905…ファクトリインターフェイス、906…測定ツール、908…ウェハカセット、W…ウェハ

Claims (39)

  1. 半導体ウェハを処理する方法において、
    (a)上記ウェハ上に形成された誘電体の基底層の厚みを、上記ウェハ上の複数の異なる所定の位置で測定するステップと、
    (b)上記基底層上に形成されたパターン化された層のパターンの寸法を上記複数の異なる所定の位置で測定するステップと、
    (c)上記寸法及び厚みの測定に基づいて、上記ウェハ上で実行されるべきエッチングプロセスに対する第1組のプロセスパラメータ値を選択するステップと、
    (d)上記第1組のプロセスパラメータ値を使用して処理ツールにおいて上記ウェハに上記エッチングプロセスを実行するステップと、
    (e)上記エッチングプロセスにより上記基底層に形成された構造体の寸法を上記所定の位置で測定するステップと、
    を備えた方法。
  2. 上記構造体の測定を使用して、その後に処理されるウェハに対する第2組のプロセスパラメータ値を選択するステップを更に備えた、請求項1に記載の方法。
  3. 上記パターンの臨界寸法(CD)及びプロフィールを測定するステップを更に備えた、請求項1に記載の方法。
  4. 上記処理ツールにおいて上記ウェハにエッチングプロセスを実行するステップを更に備えた、請求項3に記載の方法。
  5. 上記第1組のプロセスパラメータ値は、ガス流量、磁界強度及び磁界プロフィールを含む、請求項4に記載の方法。
  6. 上記エッチングプロセスを実行した後であって上記構造体の寸法を測定する前に、上記ウェハを清掃するステップを更に備えた、請求項4に記載の方法。
  7. 上記パターン化された層を形成する上記ステップは、ホトレジストマスクをホトリソグラフィック的に形成する段階を含む、請求項1に記載の方法。
  8. 上記基底層を形成する上記ステップは、窒化シリコン層を形成する段階を含む、請求項7に記載の方法。
  9. 上記パターンのCD及びプロフィール、上記基底層の厚み、上記構造体のCD及び深さを光学的に測定するステップを更に備えた、請求項3に記載の方法。
  10. 上記構造体の寸法を測定する上記ステップは、上記構造体のCD及び深さを測定する段階を含む、請求項1に記載の方法。
  11. 上記第1組のプロセスパラメータ値を選択する上記ステップは、
    上記寸法及び厚み測定を使用してCDマップ及び厚みマップを発生する段階と、
    上記処理ツールの動作特性に関する情報を与える段階と、
    上記CD及び厚みマップと上記動作特性とを使用して上記第1組のプロセスパラメータ値を決定する段階と、
    を備えた、請求項3に記載の方法。
  12. 上記処理ツールの上記動作特性の変化を、上記処理ツールにより実行された処理サイクルの量の関数として決定することにより、プロセスドリフトを決定するステップと、
    上記プロセスドリフトを使用して、その後に処理されるウェハに対する上記第2組のプロセスパラメータ値を選択するステップと、
    を更に備えた、請求項2に記載の方法。
  13. 半導体ウェハを処理する装置において、
    上記ウェハ上に形成された誘電体の基底層の厚みを上記ウェハ上の複数の異なる所定の位置で測定するための第1測定ツールと、
    上記基底層上に形成されたパターン化された層のパターンの寸法を上記ウェハ上の上記複数の異なる所定の位置で測定するための第2測定ツールと、
    第1組のプロセスパラメータ値を使用して上記ウェハにエッチングプロセスを実行するための処理ツールと、
    上記第1測定ツールが上記厚みを上記複数の異なる所定の位置で測定するように制御し、上記第2測定ツールが上記寸法を上記複数の異なる所定の位置で測定するように制御し、上記寸法及び厚みの測定に基づいて上記第1組のプロセスパラメータ値を選択するように構成されたプロセッサと、
    を備えた装置。
  14. 上記第2測定ツールは、上記プロセスにより上記基底層に形成された構造体の寸法を上記所定の位置で測定するものであり、更に、上記プロセッサは、上記構造体の測定を使用して、その後に処理されるウェハに対する第2組のプロセスパラメータ値を選択するように構成される、請求項13に記載の装置。
  15. 上記第2測定ツールは、上記パターン化された層のパターンのCD及びプロフィールを測定すると共に、上記基底層の上記構造体のCD及び深さを測定するものである、請求項
    14に記載の装置。
  16. 上記処理ツールは、エッチング装置を含み、更に、上記第1及び第2のプロセスパラメータ値の各々は、エッチングレシピを含む、請求項14に記載の装置。
  17. 上記第1及び第2組のプロセスパラメータ値は、ガス流量、磁界強度及び磁界プロフィールを含む、請求項16に記載の装置。
  18. 上記第1及び第2の測定ツールは、単一の光学的測定ツールに含まれる、請求項13に記載の装置。
  19. 上記光学的測定ツールは、散乱計測又は反射計測を使用するものである、請求項18に記載の装置。
  20. 上記プロセッサは、
    上記パターン寸法及び厚み測定を使用してCDマップ及び厚みマップを発生し、
    上記処理ツールの動作特性に関する情報を記憶し、更に、
    上記CD及び厚みマップと上記動作特性とを使用して上記第1組のプロセスパラメータ値を決定する、
    というように構成された請求項15に記載の装置。
  21. 上記プロセッサは、
    上記処理ツールの上記動作特性の変化を、上記処理ツールにより実行された処理サイクルの量の関数として決定することにより、プロセスドリフトを決定し、更に、
    上記プロセスドリフトを使用して、その後に処理されるウェハに対する上記第2組のプロセスパラメータ値を選択する、
    というように構成された請求項14に記載の装置。
  22. 半導体ウェハを処理する装置において、
    上記ウェハ上に形成された誘電体の基底層の厚みと、該基底層上に形成されたパターン化された層のパターンのプロフィール及びCDとを、上記ウェハ上の複数の異なる所定の位置で測定するための測定ツールと、
    第1組のプロセスパラメータ値を使用して上記ウェハにエッチングプロセスを実行するための処理ツールと、
    上記測定ツールと上記処理ツールとの間で上記ウェハを移送するための移送メカニズムと、
    上記移送メカニズムを包囲すると共に、清潔な環境において上記移送メカニズムと上記測定ツールと上記処理ツールとの間の連通を許すためのチャンバーと、
    上記測定ツールが上記厚みを上記複数の異なる所定の位置で測定するように制御し、上記測定ツールが上記プロフィール及びCDを上記複数の異なる所定の位置で測定するように制御し、上記パターンのCD及びプロフィールと上記基底層の厚みとの測定に基づいて上記第1組のプロセスパラメータ値を選択するように構成されたプロセッサと、
    を備え、
    上記測定ツールは、上記エッチングプロセスにより上記基底層に形成された構造体のCDを上記所定の位置で測定するものであり、更に、上記プロセッサは、上記構造体のCD測定を使用して、その後に処理されるウェハに対する第2組のプロセスパラメータ値を選択する、
    というように構成された装置。
  23. 上記構造体はトレンチを含み、上記測定ツールは、上記構造体のトレンチ深さを上記所定の位置で測定するものであり、更に、上記プロセッサは、上記構造体の上記トレンチ深さ測定を使用して、上記第2組のプロセスパラメータ値を選択するように構成された、請求項22に記載の装置。
  24. 上記測定ツールは光学測定ツールである、請求項22に記載の装置。
  25. 上記測定ツールは散乱計測又は反射計測を使用する、請求項24に記載の装置。
  26. 上記チャンバーは、
    第1処理ツールを含む複数の処理ツールを取り付けるためのメインフレームと、
    ウェハカセットを取り付けるためのファクトリインターフェイスと、
    上記メインフレームと上記ファクトリインターフェイスとの間にあって、それらに連通する移送チャンバーと、
    を備え、
    上記移送メカニズムは、上記測定ツールと上記移送チャンバーと上記ウェハカセットとの間で上記ウェハを移送するための第1ロボットと、上記移送チャンバーと上記処理ツールとの間で上記ウェハを移送するための第2ロボットとを備え、更に、
    上記測定ツールは、上記ファクトリインターフェイス又は上記メインフレームに取り付けられる、請求項22に記載の装置。
  27. 上記処理ツールはエッチング装置を含み、更に、上記第1及び第2のプロセスパラメータ値の各々はエッチングレシピを含む、請求項22に記載の装置。
  28. 上記プロセッサは、
    上記処理ツールの上記動作特性の変化を、上記処理ツールにより実行された処理サイクルの量の関数として決定することにより、プロセスドリフトを決定し、更に、
    上記プロセスドリフトを使用して、その後に処理されるウェハに対する上記第2組のプロセスパラメータ値を選択する、
    というように構成された請求項22に記載の装置。
  29. 上記プロセッサは、
    上記ウェハに上記プロセスが実行された後に上記処理ツールから上記測定ツールへ上記ウェハを移送するように上記移送メカニズムを制御し、更に、
    上記基底層の構造体のCDを測定するように上記測定ツールを制御する、
    というように構成された請求項22に記載の装置。
  30. 上記ウェハに上記プロセスが実行された後に上記ウェハから残留ホトレジストを除去するために上記メインフレームに取り付けられたアッシュ剥離処理ユニットを更に備えた、請求項26に記載の装置。
  31. 上記第1及び第2組のプロセスパラメータ値は、ガス流量、磁界強度及び磁界プロフィールを含む、請求項27に記載の装置。
  32. 上記測定ツールは、上記ウェハを像形成して、上記パターンのCD及びプロフィールを表わす波形を得るためのものであり、
    上記装置は、更に、基準パターンのCD及びプロフィールを各々表わす複数の基準波形を記憶する記憶媒体を備え、
    上記プロセッサは、更に、上記パターンの波形に最も密接に一致する基準波形を識別して、上記パターンのCD及びプロフィールを得る、
    というように構成された請求項22に記載の装置。
  33. 上記プロセッサは、更に、
    上記基準波形の1つを黄金波形として選択し、
    上記パターンの波形を上記黄金波形と比較し、更に、
    上記パターンの波形をライブラリーの他の基準波形と比較して、上記パターンの波形が上記黄金波形から所定のスレッシュホールド量より大きくずれるときに上記パターンの波形に最も密接に一致する基準波形を識別する、
    というように構成された請求項32に記載の装置。
  34. 上記測定ツールは、上記ウェハを像形成して、上記構造体のCDを表わす波形を得るためのものであり、
    上記装置は、更に、基準構造体のCDを各々表わす複数の基準波形を記憶する記憶媒体を備え、
    上記プロセッサは、更に、上記構造体の波形に最も密接に一致する基準波形を識別して、上記構造体のCDを得る、
    というように構成された請求項22に記載の装置。
  35. 上記プロセッサは、更に、
    上記基準波形の1つを黄金波形として選択し、
    上記構造体の波形を上記黄金波形と比較し、更に、
    上記構造体の波形をライブラリーの他の基準波形と比較して、上記構造体の波形が上記黄金波形から所定のスレッシュホールド量より大きくずれるときに上記構造体の波形に最も密接に一致する基準波形を識別する、
    というように構成された請求項34に記載の装置。
  36. 上記ステップ(b)及び(c)を単一の光学的ツールにおいて実行するステップを更に備えた、請求項1に記載の方法。
  37. 上記ステップ(b)及び(c)を個別の光学的ツールにおいて実行するステップを更に備えた、請求項1に記載の方法。
  38. 上記第1及び第2の測定ツールは個別の光学的測定ツールである、請求項13に記載の
    装置。
  39. 上記アッシュ剥離処理ユニットにより残留物が除去された後に上記ウェハを清掃するために上記ファクトリインターフェイスに取り付けられた湿式清掃ツールを更に備えた、請求項30に記載の装置。
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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8257546B2 (en) * 2003-04-11 2012-09-04 Applied Materials, Inc. Method and system for monitoring an etch process
CN101256945B (zh) * 2003-06-20 2011-08-03 东京毅力科创株式会社 处理方法和处理系统
US8207532B2 (en) * 2003-09-12 2012-06-26 Taiwan Semiconductor Manufacturing Company Constant and reducible hole bottom CD in variable post-CMP thickness and after-development-inspection CD
US20050197721A1 (en) * 2004-02-20 2005-09-08 Yung-Cheng Chen Control of exposure energy on a substrate
US7268084B2 (en) * 2004-09-30 2007-09-11 Tokyo Electron Limited Method for treating a substrate
US20060240651A1 (en) * 2005-04-26 2006-10-26 Varian Semiconductor Equipment Associates, Inc. Methods and apparatus for adjusting ion implant parameters for improved process control
US8260446B2 (en) 2005-08-22 2012-09-04 Applied Materials, Inc. Spectrographic monitoring of a substrate during processing using index values
US8392012B2 (en) * 2008-10-27 2013-03-05 Applied Materials, Inc. Multiple libraries for spectrographic monitoring of zones of a substrate during processing
JP5165878B2 (ja) * 2006-10-20 2013-03-21 東京エレクトロン株式会社 基板処理装置の制御装置、制御方法および制御プログラムを記憶した記憶媒体
JP4981410B2 (ja) * 2006-10-31 2012-07-18 株式会社日立ハイテクノロジーズ 走査型電子顕微鏡、走査型電子顕微鏡を用いたパターンの複合検査方法、および走査型電子顕微鏡の制御装置
US8401272B2 (en) * 2007-08-02 2013-03-19 Asti Holdings Limited Patterned wafer defect inspection system and method
US7800108B2 (en) * 2007-11-30 2010-09-21 Nec Electronics Corporation Semiconductor device and method of manufacturing semiconductor device including optical test pattern above a light shielding film
CN101459123B (zh) * 2007-12-13 2011-08-17 中芯国际集成电路制造(上海)有限公司 通孔及双镶嵌结构的形成方法
US20090275265A1 (en) * 2008-05-02 2009-11-05 Applied Materials, Inc. Endpoint detection in chemical mechanical polishing using multiple spectra
JP5027753B2 (ja) 2008-07-30 2012-09-19 東京エレクトロン株式会社 基板処理制御方法及び記憶媒体
KR101616024B1 (ko) * 2008-10-27 2016-04-28 어플라이드 머티어리얼스, 인코포레이티드 프로세싱 동안에 기판의 분광 사진 모니터링에 있어서의 적합도
US20100103422A1 (en) * 2008-10-27 2010-04-29 Applied Materials, Inc. Goodness of fit in spectrographic monitoring of a substrate during processing
US8232538B2 (en) * 2009-10-27 2012-07-31 Lam Research Corporation Method and apparatus of halogen removal using optimal ozone and UV exposure
US8525139B2 (en) * 2009-10-27 2013-09-03 Lam Research Corporation Method and apparatus of halogen removal
US8232199B2 (en) 2010-07-01 2012-07-31 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device comprises a photoresist pattern having a desired critical dimension
US8954186B2 (en) 2010-07-30 2015-02-10 Applied Materials, Inc. Selecting reference libraries for monitoring of multiple zones on a substrate
JP5652654B2 (ja) * 2011-02-07 2015-01-14 株式会社村田製作所 成膜システム及び成膜方法
JP6085079B2 (ja) * 2011-03-28 2017-02-22 東京エレクトロン株式会社 パターン形成方法、処理容器内の部材の温度制御方法、及び基板処理システム
US20140214192A1 (en) * 2013-01-25 2014-07-31 Dmo Systems Limited Apparatus For Design-Based Manufacturing Optimization In Semiconductor Fab
US9911664B2 (en) * 2014-06-23 2018-03-06 Applied Materials, Inc. Substrate features for inductive monitoring of conductive trench depth
JP6806704B2 (ja) 2015-05-22 2021-01-06 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated 方位角方向に調整可能なマルチゾーン静電チャック
US9934351B2 (en) * 2015-11-09 2018-04-03 Applied Materials, Inc. Wafer point by point analysis and data presentation
CN113013049B (zh) * 2016-05-04 2023-04-07 台湾积体电路制造股份有限公司 半导体制程及其制程设备与控制装置
EP3290911A1 (en) * 2016-09-02 2018-03-07 ASML Netherlands B.V. Method and system to monitor a process apparatus
CN107316810A (zh) * 2017-06-20 2017-11-03 上海华力微电子有限公司 一种改善刻蚀关键尺寸稳定性的方法
KR102527659B1 (ko) 2017-11-27 2023-05-03 삼성전자주식회사 공기청정기
CN110931377B (zh) * 2018-09-20 2023-11-03 台湾积体电路制造股份有限公司 反射率测量系统与方法
US11756840B2 (en) 2018-09-20 2023-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Reflectance measurement system and method thereof
TWI728267B (zh) * 2018-09-25 2021-05-21 聯華電子股份有限公司 半導體製程控制方法
WO2020154896A1 (en) * 2019-01-29 2020-08-06 Yangtze Memory Technologies Co., Ltd. Intelligent customizable wet processing system
US20220139717A1 (en) * 2019-02-25 2022-05-05 Board Of Regents, The University Of Texas System Large area metrology and process control for anisotropic chemical etching
JP7383554B2 (ja) 2020-04-02 2023-11-20 東京エレクトロン株式会社 基板処理方法及び基板処理装置

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5795056A (en) 1980-12-05 1982-06-12 Hitachi Ltd Appearance inspecting process
JPS61290312A (ja) 1985-06-19 1986-12-20 Hitachi Ltd 断面形状測定装置
US5109430A (en) 1986-07-22 1992-04-28 Schlumberger Technologies, Inc. Mask alignment and measurement of critical dimensions in integrated circuits
US4911103A (en) * 1987-07-17 1990-03-27 Texas Instruments Incorporated Processing apparatus and method
US5171393A (en) * 1991-07-29 1992-12-15 Moffat William A Wafer processing apparatus
JPH05102268A (ja) * 1991-10-09 1993-04-23 Fujitsu Ltd 半導体装置の製造方法
US5653894A (en) 1992-12-14 1997-08-05 Lucent Technologies Inc. Active neural network determination of endpoint in a plasma etch process
US5452521A (en) 1994-03-09 1995-09-26 Niewmierzycki; Leszek Workpiece alignment structure and method
US5607800A (en) 1995-02-15 1997-03-04 Lucent Technologies Inc. Method and arrangement for characterizing micro-size patterns
US5711849A (en) 1995-05-03 1998-01-27 Daniel L. Flamm Process optimization in gas phase dry etching
US6001699A (en) 1996-01-23 1999-12-14 Intel Corporation Highly selective etch process for submicron contacts
JP3679195B2 (ja) * 1996-06-04 2005-08-03 松下電器産業株式会社 エッチング方法
US5944940A (en) 1996-07-09 1999-08-31 Gamma Precision Technology, Inc. Wafer transfer system and method of using the same
US6143081A (en) 1996-07-12 2000-11-07 Tokyo Electron Limited Film forming apparatus and method, and film modifying apparatus and method
US5948203A (en) 1996-07-29 1999-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. Optical dielectric thickness monitor for chemical-mechanical polishing process monitoring
US5913102A (en) 1997-03-20 1999-06-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming patterned photoresist layers with enhanced critical dimension uniformity
US5926690A (en) 1997-05-28 1999-07-20 Advanced Micro Devices, Inc. Run-to-run control process for controlling critical dimensions
US5976740A (en) 1997-08-28 1999-11-02 International Business Machines Corporation Process for controlling exposure dose or focus parameters using tone reversing pattern
US5965309A (en) 1997-08-28 1999-10-12 International Business Machines Corporation Focus or exposure dose parameter control system using tone reversing patterns
US6161054A (en) 1997-09-22 2000-12-12 On-Line Technologies, Inc. Cell control method and apparatus
US5963329A (en) 1997-10-31 1999-10-05 International Business Machines Corporation Method and apparatus for measuring the profile of small repeating lines
US6148239A (en) 1997-12-12 2000-11-14 Advanced Micro Devices, Inc. Process control system using feed forward control threads based on material groups
US6054710A (en) 1997-12-18 2000-04-25 Cypress Semiconductor Corp. Method and apparatus for obtaining two- or three-dimensional information from scanning electron microscopy
US6452677B1 (en) 1998-02-13 2002-09-17 Micron Technology Inc. Method and apparatus for detecting defects in the manufacture of an electronic device
US6033814A (en) 1998-02-26 2000-03-07 Micron Technology, Inc. Method for multiple process parameter matching
US6067357A (en) 1998-03-04 2000-05-23 Genesys Telecommunications Laboratories Inc. Telephony call-center scripting by Petri Net principles and techniques
IL125338A0 (en) 1998-07-14 1999-03-12 Nova Measuring Instr Ltd Method and apparatus for monitoring and control of photolithography exposure and processing tools
JP4601744B2 (ja) 1998-07-14 2010-12-22 ノバ メジャリング インスツルメンツ リミテッド フォトリソグラフィープロセスを制御するための方法およびシステム
JP3090139B1 (ja) * 1999-03-05 2000-09-18 ミノルタ株式会社 プロジェクタ用光学系
EP1065567A3 (en) 1999-06-29 2001-05-16 Applied Materials, Inc. Integrated critical dimension control
US6225639B1 (en) 1999-08-27 2001-05-01 Agere Systems Guardian Corp. Method of monitoring a patterned transfer process using line width metrology
US6707544B1 (en) 1999-09-07 2004-03-16 Applied Materials, Inc. Particle detection and embedded vision system to enhance substrate yield and throughput
US6413867B1 (en) * 1999-12-23 2002-07-02 Applied Materials, Inc. Film thickness control using spectral interferometry
KR100342392B1 (ko) * 1999-12-31 2002-07-04 황인길 반도체 소자의 게이트 형성 방법
US6133132A (en) * 2000-01-20 2000-10-17 Advanced Micro Devices, Inc. Method for controlling transistor spacer width
US6245581B1 (en) 2000-04-19 2001-06-12 Advanced Micro Devices, Inc. Method and apparatus for control of critical dimension using feedback etch control
US6689519B2 (en) 2000-05-04 2004-02-10 Kla-Tencor Technologies Corp. Methods and systems for lithography process control
US6625512B1 (en) 2000-07-25 2003-09-23 Advanced Micro Devices, Inc. Method and apparatus for performing final critical dimension control
KR100871495B1 (ko) * 2000-10-06 2008-12-05 어플라이드 머티어리얼스, 인코포레이티드 자동 프로세스 검증 및 계층적 기판 검사를 위한 방법 및장치
JP4437611B2 (ja) * 2000-11-16 2010-03-24 株式会社ルネサステクノロジ 半導体装置の製造方法
US6625497B2 (en) 2000-11-20 2003-09-23 Applied Materials Inc. Semiconductor processing module with integrated feedback/feed forward metrology
JP4213871B2 (ja) * 2001-02-01 2009-01-21 株式会社日立製作所 半導体装置の製造方法
US6509238B1 (en) * 2002-03-18 2003-01-21 Silicon Integrated Saystems Corp. Method for manufacturing a MOS device with improved well control stability

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