CN107316810A - 一种改善刻蚀关键尺寸稳定性的方法 - Google Patents
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Abstract
本发明公开了一种改善刻蚀关键尺寸稳定性的方法，包括：提供一半导体结构，所述半导体结构上设有硬质掩膜层；量测所述硬质掩膜层厚度；分析量测得到的所述硬质掩膜层厚度与设定目标值的差异，调控所述半导体结构刻蚀工艺的工艺参数；按照调控后的工艺参数对所述半导体结构进行刻蚀。本发明根据测得硬质掩膜层厚度，利用硬质掩层膜厚度与刻蚀工艺参数、刻蚀工艺参数与半导体结构刻蚀关键尺寸的特定关系，通过先进过程控制系统调节刻蚀工艺参数进行刻蚀补偿，使得刻蚀工艺关键尺寸达到预设目标值，避免了因硬质掩膜层厚度漂移带来的刻蚀关键尺寸的偏移，从而提高了刻蚀工艺关键尺寸的稳定性。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种改善刻蚀关键尺寸稳定性的方法。
背景技术
在半导体制造工艺过程中，大多数半导体生产设备过程从控制的角度上可以看成是非线性过程，生产设备的控制参数会随着时间以及工艺发生漂移，而且在半导体的制造过程中，有许多复杂的化学与物理反应，难以建立其制造模型,再加上检测技术的缺乏,造成无法及时得知工艺过程状态而难以对其进行有效监控，如果仍采用固定的控制方案进行生产控制，必将会导致不同批次之间产品的质量出现较大差异。因此,当半导体制造进入8英寸、12英寸晶圆生产的主流,面临线宽更小、工艺日趋复杂的挑战时,严格的工艺过程监控越来越重要。如何提高设备生产效率，又如何使工艺生产线具备可延伸性、灵活性并改善产品的质量和连续性。在此背景下，先进过程控制(Advanced Process Control，APC)应运而生，先进的半导体过程控制技术主要用于监控工艺过程与机台，以提高产品良率和设备生产效率。
先进过程控制系统结合了统计过程控制(SPC)与回馈控制，利用过去的过程资料数据，根据最后所需要达到的目标选择合适的模型及控制策略，进一步结合前一道工序中的半导体晶圆参数预测并调整下一批次晶圆制造过程的设备参数或工艺参数，及时纠正误差，降低因机台老化、材料寿命或周围环境调节的改变造成的设备漂移，可保证设备良好稳定运行以维护制造工艺的稳定，缩小晶圆产出的变异，提高设备利用效率及成品良率。
但是在实际量产过程中，除了刻蚀设备本身带来的刻蚀特性的漂移，还有一部分来自于前层工艺带来的刻蚀参量的漂移，比如光刻技术中带来的特征尺寸漂移、化学气相沉淀工艺中带来的掩膜层厚度漂移以及炉管工艺带来的沉积层漂移等，这些变量的变化会直接导致刻蚀最终结果的变化。虽然在前层工艺发生漂移的情况下，刻蚀工艺能够保持稳定，但是最终的特征尺寸会随之发生变化，作为最终特征尺寸的刻蚀工艺不仅要做到自身工艺的稳定性，还要做到在前层工艺出现漂移的情况下尽量的利用自身工艺来弥补前层工艺带来的漂移，使最终特征尺寸达到目标值。
因此，如何让先进过程控制更好地消除半导体工艺中漂移以及参数的改动带来的影响，成为半导体制造工艺特别是65nm及更小尺寸半导体制造工艺中亟需解决的问题。
发明内容
本发明的目的在于提供一种改善刻蚀关键尺寸稳定性的方法，可避免因硬质掩膜层厚度的漂移而引起的刻蚀关键特征尺寸的偏移，从而提高刻蚀工艺的关键尺寸稳定性，改善产品的电学性能，同时提高产品良率，降低返工率和废弃率。
为了达到上述目的，本发明提供了一种改善刻蚀关键尺寸稳定性的方法，包括：
提供一半导体结构，所述半导体结构上设有硬质掩膜层；
量测所述硬质掩膜层厚度；
分析量测得到的所述硬质掩膜层厚度与设定目标值的差异，调控所述半导体结构刻蚀工艺的工艺参数；
按照调控后的工艺参数对所述半导体结构进行刻蚀。
进一步地，所述刻蚀工艺采用等离子体进行刻蚀。
可选的，所述等离子体刻蚀气体为氯气或者溴化氢。
可选的，所述硬质掩膜层的材料为氮化物、氧化物或金属。
可选的，所述硬质掩膜层由化学气相沉积或物理气相沉积法制备而成。
可选的，采用光学线宽测量仪或膜厚测量仪量测所述硬质掩膜层的厚度。
进一步地，所述硬质掩膜层厚度的分析及所述刻蚀工艺参数的调控均由先进过程控制系统完成。
进一步地，在所述先进过程控制系统中，分析所述硬质掩膜层厚度与设定目标值的差异，并根据所述硬质掩膜层厚度与所述刻蚀工艺参数的对应关系调控所述刻蚀工艺参数以减小所述半导体结构刻蚀关键尺寸的偏移。
进一步地，所述硬质掩膜层的设定目标值由所述硬质掩膜层厚度与所述刻蚀工艺参数的对应关系、所述刻蚀工艺参数与所述半导体结构关键尺寸的对应关系反推得出。
进一步地，所述硬质掩膜层厚度与所述刻蚀工艺参数的对应关系、所述刻蚀工艺参数与所述半导体结构关键尺寸的对应关系均由多次实验采集到的数据拟合而得到。
进一步地，所述硬质掩膜层厚度与所述刻蚀工艺参数、所述刻蚀工艺参数与所述半导体结构关键尺寸均呈强线性相关。
本发明根据刻蚀工艺中硬质掩膜层的量测厚度大小，利用硬质掩膜层厚度与刻蚀工艺参数、刻蚀工艺参数与半导体结构刻蚀关键尺寸的对应关系，在刻蚀工艺过程中通过先进过程控制(APC)系统调节刻蚀工艺参数进行刻蚀补偿，使得刻蚀工艺的关键尺寸达到预设目标值，避免了因硬质掩膜层厚度的漂移带来的刻蚀关键尺寸的偏移，从而提高了刻蚀工艺的关键尺寸稳定性，改善了产品的电学性能，提高了产品良率，降低了返工率及废弃率。
附图说明
图1为本发明实施例的半导体结构刻蚀示意图；
图2为本发明实施例的横向刻蚀时间与关键尺寸关系示意图；
图3为本发明实施例的硬质掩膜层与横向刻蚀时间关系示意图；
图4为本发明实施例的原有方法与本发明方法刻蚀关键尺寸对比图；
图5为本发明的方法流程示意图；
图中，1-光刻胶，2-有机抗反射涂层，3-硬质掩膜层，4-待刻蚀层，5-氧化物，6-基底。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
如图1所示，为半导体结构的刻蚀示意图，通过对刻蚀关键尺寸漂移现象的大量研究，本发明的发明人发现：半导体结构的关键尺寸与一刻蚀参数具有特定的关系，且同时该刻蚀参数还与硬质掩膜层厚度有一定的数量关系。发明人由此受到启发，尝试比较实际硬质掩膜层厚度与设定目标值的差异，并根据所述硬质掩膜层厚度与该刻蚀工艺参数的对应关系调控该刻蚀工艺参数，对刻蚀实际得到的关键尺寸进行修正。
基于此，如图5所示，并结合图1、图2和图3，本发明提出一种改善刻蚀关键尺寸稳定性的方法，包括如下步骤：
步骤一、提供一半导体结构，所述半导体结构上设有硬质掩膜层3；
步骤二、量测硬质掩膜层3的厚度；
步骤三、分析量测得到的硬质掩膜层3的厚度与设定目标值的差异，调控所述半导体结构的刻蚀工艺的工艺参数；
步骤四、按照调控后的工艺参数对所述半导体结构的待刻蚀层4进行刻蚀。
进一步地，所述刻蚀工艺采用等离子体进行刻蚀。可选的，所述等离子体反应腔的等离子体刻蚀气体为氯气或者溴化氢，氯气或溴化氢的等离子体对多晶硅半导体的刻蚀性能较好。
如图1所示，用以刻蚀的半导体结构从下至上依次为基底6、氧化物5、待刻蚀层4、硬质掩膜层3、有机抗反射涂层2、光刻胶1。其中，硬质掩膜层3用作待刻蚀层4刻蚀工艺的阻挡层，用以调整待刻蚀层4最终形貌并保证待刻蚀层4的部分区域不被刻蚀；硬质掩膜层3可采用氮化物、氧化物或金属等硬质材料；硬质掩膜层3可由化学气相沉积或物理气相沉积法制备而成。
可选的，硬质掩膜层3的膜厚量测工具可以采用光学线宽测量仪或膜厚测量仪。
进一步地，在步骤三中，硬质掩膜层3厚度的分析及所述刻蚀工艺参数的调控均由先进过程控制(APC)系统完成。所述APC系统具有采集、监测、计算、调控等功能，可实时采集由测量仪测得的硬质掩膜层3的膜厚，并分析硬质掩膜层3的厚度与设定目标值的差异，并根据硬质掩膜层3的厚度与所述刻蚀工艺参数的对应关系调控所述刻蚀工艺参数以减小所述半导体结构刻蚀关键尺寸的偏移。
进一步地，硬质掩膜层3的设定目标值由硬质掩膜层3的厚度与所述刻蚀工艺参数的对应关系、所述刻蚀工艺参数与所述半导体结构关键尺寸的对应关系反推得出，确定了所述半导体结构关键尺寸的目标值即可推导出硬质掩膜层3的设定目标值。其中，硬质掩膜层3的厚度与所述刻蚀工艺参数的对应关系、所述刻蚀工艺参数与所述半导体结构关键尺寸的对应关系均由多次刻蚀实验采集到的数据拟合而得到；在一定范围内，硬质掩膜层3的厚度与所述刻蚀工艺参数、所述刻蚀工艺参数与所述半导体结构关键尺寸均呈强线性相关，但这种线性关系不是固定不变的，而是随着被刻蚀半导体结构和刻蚀环境的变化而变化。
如图1所示，半导体结构的整个刻蚀过程有纵向刻蚀和横向刻蚀，在本实施例中，采用本发明的方法对某系列的多晶硅栅极进行刻蚀，经数次刻蚀实验表明：在某一特定刻蚀程式下，在某个区间内横向刻蚀时间(刻蚀时间)与多晶硅栅极关键尺寸呈良好的线性关系。如图2所示，对多次采集到的数据进行拟合，曲线的拟合优度R2＝0.9749，根据拟合得到的曲线可以得出该系列多晶硅栅极刻蚀所得关键尺寸与横向刻蚀时间的关系为：y＝1.8981x+29.171。
另外，实验还发现，如图3所示，在该特定刻蚀程式下，硬质掩膜层3的厚度与调控的横向刻蚀时间关系可以分为线性区间和非线性区间(异常区间)：在线性区间内，即硬质掩膜层3的厚度在之间，此时硬质掩膜层3的厚度与调控的横向刻蚀(刻蚀时间)具有强线性关系，为达到多晶硅栅极刻蚀关键尺寸的目标值，可以根据该强线性关系调控横向刻蚀时间；非线性区间内，硬质掩膜层3的厚度小于或者大于此时整个刻蚀工艺已反映出异常，晶圆必须去除原有硬质掩膜层3并重新沉积掩膜层，而对于无法进行重新作业的晶圆需要直接报废以免影响产能、增加工艺成本。其中，在非线性区间内，当硬质掩膜层3小于时，在多晶硅刻蚀结束前硬质掩膜层3已经被消耗完，无法起到作为多晶硅栅极阻挡层的作用；当硬质掩膜层大于时，硬质掩膜层3刻穿前上层的光刻胶1和有机抗反射涂层2已经完全消耗了，硬质掩膜层3提前被刻蚀，导致整个后续刻蚀形貌异常。
实验数据显示，在如图3所示的线性区间内，曲线的拟合优度R2＝0.9839，由此可知，硬质掩膜层3的厚度与横向刻蚀时间参数成强相关的线性关系，横向刻蚀时间(刻蚀时间)与硬质掩膜层3厚度的拟合关系为y＝-0.0244x+78.201。需要说明的是，图3中的数据仅为在某一特定的多晶硅栅极刻蚀程式下，由先进过程控制(APC)系统采集拟合得到的硬质掩膜层3的厚度与横向刻蚀时间的一种对应情况。在其他的多晶硅栅极刻蚀工艺程式下，拟合得到的图形与图3类似，均具有线性区间和非线性区间，只是数值与本实施例不同。
在刻蚀之前，先确定所述多晶硅栅极关键尺寸的目标值，再由横向刻蚀时间与多晶硅栅极关键尺寸的对应关系推导出对应的横向刻蚀时间，继而由横向刻蚀时间与硬质掩膜层3厚度的对应关系推导出硬质掩膜层3的设定目标值；最后将测得的硬质掩膜层3的实际厚度与其设定目标值进行比较分析并相应地调控整个刻蚀工艺程式的工艺参数，从而修正多晶硅栅极实际刻蚀所得关键尺寸：当硬质掩膜层3的厚度偏小时，如图3所示，并结合图2，可适当减少横向刻蚀时间以减小实际的刻蚀关键尺寸；当硬质掩膜层3的厚度偏大时，可适当增大横向刻蚀时间以增大最终的刻蚀关键尺寸。
如图4所示，是采用原方法与本发明的方法所得多晶硅栅极关键尺寸的数据统计对比图，从中可以清楚的看到，在对硬质掩膜层3的厚度进行优化管控之后，刻蚀所得关键尺寸的稳定性有显著的改善。
终上所述，本发明利用先进过程控制(APC)系统监测硬质掩膜层的厚度并相应地对刻蚀工艺参数进行调控以达到刻蚀关键尺寸的稳定，避免了因硬质掩膜层厚度的漂移带来的刻蚀关键尺寸的偏移，从而提高了刻蚀工艺的关键尺寸稳定性，改善了产品的电学性能；同时在关键尺寸出现问题时，也可以快捷准确地找到问题的切入点，从而提高了晶圆的良率，且方法工艺简单，成本低廉。
以上对本发明的较佳实施例进行了描述。需要解释的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均属未脱离本发明的技术方案的内容，均仍属于本发明的保护范围内。
Claims (11)
1.一种改善刻蚀关键尺寸稳定性的方法，其特征在于，包括：
提供一半导体结构，所述半导体结构上设有硬质掩膜层；
量测所述硬质掩膜层厚度；
分析量测得到的所述硬质掩膜层厚度与设定目标值的差异，调控所述半导体结构刻蚀工艺的工艺参数；
按照调控后的工艺参数对所述半导体结构进行刻蚀。
2.如权利要求1所述的改善刻蚀关键尺寸稳定性的方法，其特征在于，所述刻蚀工艺采用等离子体进行刻蚀。
3.如权利要求1或2所述的改善刻蚀关键尺寸稳定性的方法，其特征在于，所述等离子体刻蚀气体为氯气或者溴化氢。
4.如权利要求1所述的改善刻蚀关键尺寸稳定性的方法，其特征在于，所述硬质掩膜层的材料为氮化物、氧化物或金属。
5.如权利要求1或4所述的改善刻蚀关键尺寸稳定性的方法，其特征在于，所述硬质掩膜层由化学气相沉积或物理气相沉积法制备而成。
6.如权利要求1或4所述的改善刻蚀关键尺寸稳定性的方法，其特征在于，采用光学线宽测量仪或膜厚测量仪量测所述硬质掩膜层的厚度。
7.如权利要求1所述的改善刻蚀关键尺寸稳定性的方法，其特征在于，所述硬质掩膜层厚度的分析及所述刻蚀工艺参数的调控均由先进过程控制系统完成。
8.如权利要求7所述的改善刻蚀关键尺寸稳定性的方法，其特征在于，在所述先进过程控制系统中，分析所述硬质掩膜层厚度与设定目标值的差异，并根据所述硬质掩膜层厚度与所述刻蚀工艺参数的对应关系调控所述刻蚀工艺参数以减小所述半导体结构刻蚀关键尺寸的偏移。
9.如权利要求1或8所述的改善刻蚀关键尺寸稳定性的方法，其特征在于，所述硬质掩膜层的设定目标值由所述硬质掩膜层厚度与所述刻蚀工艺参数的对应关系、所述刻蚀工艺参数与所述半导体结构关键尺寸的对应关系反推得出。
10.如权利要求9所述的改善刻蚀关键尺寸稳定性的方法，其特征在于，所述硬质掩膜层厚度与所述刻蚀工艺参数的对应关系、所述刻蚀工艺参数与所述半导体结构关键尺寸的对应关系均由多次实验采集到的数据拟合而得到。
11.如权利要求9所述的改善刻蚀关键尺寸稳定性的方法，其特征在于，所述硬质掩膜层厚度与所述刻蚀工艺参数、所述刻蚀工艺参数与所述半导体结构关键尺寸均呈强线性相关。
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