JP5390135B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関し、複数の半導体装置を並列に接続することで、大きな電流を扱うことが可能な半導体装置に関する。

ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、及びＡｌＩｎＧａＮ等の窒化物系化合物半導体材料は、絶縁破壊電界が大きく、耐熱性に優れている。また、Ｓｉ及びＧａＡｓ等の半導体材料と比較すると、窒化物系化合物半導体材料は、電子の飽和ドリフト速度が速いこと等から、高温動作及び大電力動作等の点で優れている。

半導体装置に大電力動作をさせるために、複数の電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を並列に並べて動作させる方法が用いられている。こうした装置にも、窒化物系化合物半導体材料を使用することが望まれている。

特許文献１では、複数の電極を並列に並べて動作させる半導体装置が開示されている。特許文献１に記載の半導体装置は、複数の略正方形状のソースセル及びドレインセルからなる。これらソースセル及びドレインセルは上下左右に交互に配置されている。これらソースセル及びドレインセルは、各々一本の引き出し配線で他と接続されている。

このように、セルを並列に並べる構成にすることにより、特許文献１に記載の半導体装置は、大電力動作を行なうことが可能となる。

しかし、特許文献１に記載の半導体装置では、各セルの引出配線が断線すると、半導体装置は動作しなくなってしまう。特に、窒化物系化合物半導体を用いた、ゲート電圧が０Ｖでオンするノーマリーオン型のＦＥＴでは、ゲート電極の断線によってＦＥＴがいかなる時でもオン状態になる。そのため、素子を破壊してしまう恐れがあり、危険である。

この問題を解決するために、特許文献２に記載の半導体装置を利用することが考えられる。

図１は、特許文献２に開示された半導体装置５０の平面図である。図１を参照して、この半導体装置５０は、半導体基板の表面に一定間隔をおいて互いに平行に形成された、各略直方体の複数のドレイン電極７０、７２、及び７４と、これらドレイン電極の間に互いに平行に、かつドレイン電極と一定距離を隔てて形成された複数のソース電極７６、７８、８０、及び８２とを含む。ドレイン電極７０、７２、及び７４とソース電極７６、７８、及び８０の長さは互いにほぼ等しく、図１における上下に互いに位置が少しずれて配置されている。

この半導体装置５０はさらに、ソース電極の周囲に、ソース電極と間隔を隔てて形成されるゲート電極６２、６４、６６、及び６８と、全てのソース電極の端部のうち、ゲート電極が存在しない領域の下部にわたって形成され、ゲート電極６２、６４、６６、及び６８と接続されたゲート電極線６０とを含む。ゲート電極線６０と各ソース電極８２、８４、８６、及び８８との間には、両者の短絡を防ぐために絶縁膜８４、８４Ａ、８４Ｂ、及び８４Ｃが形成されている。

この半導体装置５０はさらに、ドレイン電極７０、７２、及び７４の、ゲート電極線６０と反対側の端部に接続するように半導体基板表面に形成されたドレインボンディングパッド５２と、ソース電極７６及び７８の、ドレインボンディングパッド５２と反対側の端部に接続するよう半導体基板上に形成されたソースボンディングパッド５４と、ソース電極８０及び８２の、ドレインボンディングパッド５２と反対側の端部に接続するよう半導体基板上に形成されたソースボンディングパッド５６と、ソースボンディングパッド５４及び５６の間の半導体基板表面に形成され、ゲート電極線６０に接続されるゲートボンディングパッド５８とを含む。

半導体装置５０において、ゲート電極６２〜６８のいずれかの一箇所で断線した場合であっても、これらゲート電極６２〜６８はいずれも２箇所でゲート電極線６０に接続されているため、直ちに動作不能となることはなく、特許文献１で生じる問題を解決することができる。
特開２００１‐３０８１９５ 特開平２‐１１２２３４

特許文献２に記載の技術では、ゲート電極の一部が断線した場合であっても動作することが可能である。しかし、例えばゲート電極線６０が断線すれば動作しなくなってしまうという問題がある。さらに、ドレインボンディングパッド、ソースボンディングパッド、及びゲートボンディングパッドのために確保すべき領域が広く、半導体基板の表面積を有効に利用できないという問題がある。大電力で動作可能とするためにトランジスタを多数並列に並べると、それだけこれらボンディングパッドのための面積も増大することになり、効率的に大電力で動作させることができない。

したがって、本発明の目的は、電極の断線が生じても動作可能であり、かつ大電力で動作することが可能な、小型の半導体装置を提供することである。

本発明の第１の局面に係る半導体装置は、主表面及び裏面を有する半導体基板と、主表面上に素子形成領域を画定する開口部を有するように形成された第１の電極と、主表面上の素子形成領域に、第１の電極と所定の間隔を隔てて形成された第２の電極と、主表面上の素子形成領域に、第１の電極及び第２の電極の双方からそれぞれ所定の間隔を隔てて形成された第３の電極と、各々が、第３の電極に接続された第１の端部を有し、第１の電極の一部に重畳するように形成された複数個の引出電極と、複数個の引出電極の各々と、第１の電極との間に形成された絶縁膜とを含む。

半導体装置を上記した構成とすることにより、第１の電極、第２の電極及び第３の電極で形成される半導体素子を半導体表面に複数個形成したときに、隣接する半導体素子の第３の電極同士を引出電極で互いに接続することができる。これらの半導体素子を同じゲート制御信号で制御することができ、複数個の半導体素子が一体となって動作することが可能となる。その結果、これら複数個の半導体素子からなる半導体装置は大電力で動作することが可能となる。第３の電極のいずれかの部分が断線したとしても、第３の電極は複数個の引出電極によって他の半導体素子の第３の電極に接続されているため、半導体素子の動作には影響は生じない。半導体素子は依然として動作可能であり、半導体装置全体としても断線の影響を最低限にとどめて動作することができる。その結果、電極の断線が生じても動作可能であり、かつ大電力で動作することが可能な、小型の半導体装置を提供することができる。

好ましくは、第１の電極は、所定幅の帯状で、かつ素子形成領域が多角形を形成するように主表面上に形成されている。

素子形成領域が多角形を形成するように第１の電極が形成されているので、素子形成領域を円形又は楕円形とする場合と比較して、複数個の素子形成領域を形成したときに半導体基板の表面で無駄になる領域が少なくなる。半導体表面を有効に使用してより多くの半導体素子を効率的に配置することが可能となる。その結果、電極の断線が生じても動作可能であり、かつ大電力で動作することが可能な、小型の半導体装置を提供することができる。

より好ましくは、多角形は、各角が互いに等しい大きさの多角形である。

多角形は、各角が互いに等しい大きさなので、素子形成領域を隣接して形成したときに、角度の相違によって無駄となる領域を少なくすることができる。その結果、半導体素子を半導体基板の主表面上に効率的に配置することが可能となる。

さらに好ましくは、多角形は六角形である。

多角形は六角形なので、素子形成領域をハニカム状に配置でき、半導体基板の主表面上を効率的に使用して多くの半導体素子を配置することが可能となる。

さらに好ましくは、六角形は第１の組、第２の組、及び第３の組の、互いに平行な２辺からなっている。

素子形成領域の外形を円形とした場合と比較して、このような形状であれば半導体基板の表面に素子形成領域を効率的に配置することができる。その結果、多くの半導体素子を半導体基板の主表面上に作成できる。

さらに好ましくは、第１の組の２辺と第２の組の２辺とがなす角は１２０度である。

さらに好ましくは、第１の組の２辺と第３の組の２辺とがなす角は１２０度である。

素子形成領域の境界線の頂点部分の角度は１２０°となる。この程度の角度があれば、角部分で電界集中が起こることを防ぐことができ、半導体装置の故障を防ぐことができる。

さらに好ましくは、第２の組の２辺と第３の組の２辺とは互いに長さが等しい。

第２の組の２辺と第３の組の２辺とは互いに長さが等しく、これらが異なる長さの場合と比較して、素子形成領域の間に無駄な領域を発生させずに素子形成領域を半導体表面に効率的に形成することが可能になる。その結果、多くの半導体素子を半導体基板の主表面上に効率的に配置することが可能となる。

さらに好ましくは、第１の組の２辺は、第２の組の２辺よりも長い。

さらに好ましくは、六角形の頂点のうち、第２の組の２辺と第３の組の２辺とが交わる２点の間の距離は、第１の組の２辺の間の距離よりも長い。

実験によれば、このように１組の２辺の長さを他の辺よりも長くすると、半導体素子の電極部での抵抗が減少し、素子の性能が向上することが分かった。その結果、多くの半導体素子であって性能の優れたものを半導体基板の主表面上に効率的に配置することが可能となる。

さらに好ましくは、２点の間の距離は、第１の組の２辺の間の距離の３倍以上である。

実験によれば、このように２点間の距離を他の２辺の間の距離の３倍以上とすると、半導体素子の電極部での抵抗が減少し、素子の性能が特に向上することが分かった。その結果、多くの半導体素子であって性能の優れたものを半導体基板の主表面上に効率的に配置することが可能となる。

さらに好ましくは、複数個の引出電極はそれぞれ、第３の電極の、第１の電極の多角形の辺の中央に最も近い位置に接続されるように形成される。

上記した構成にすることにより、隣接する素子形成領域に形成される第３の電極同士を引出電極で相互に接続する際に、素子形成領域の配置が簡単で多数の素子形成領域を効率的に半導体基板の表面に形成できる。各素子形成領域の第３の電極が、隣接する複数個の素子形成領域内の第３の電極に接続されるように半導体素子を容易に配置できる。ある半導体素子の第３の電極の一部が断線したとしても、その半導体素子は隣接する半導体素子からの信号によって依然として動作可能であり、半導体装置全体としても影響を最低限にとどめて動作することができる。

さらに好ましくは、複数個の引出電極が形成された箇所の各々において、絶縁膜は第１の電極上に形成されており、かつ当該絶縁膜上に引出電極が形成されている。

このように引出電極及び絶縁膜を作成すれば、第１の電極と引出電極とを短絡させることなく、第３の電極を隣接する半導体素子の第３の電極と接続させることができる。第１の電極に断線等の問題が生じる可能性も少ない。

複数個の引出電極が形成された箇所の各々において、絶縁膜は引出電極の上に形成されており、かつ当該絶縁膜上に第１の電極が形成されてもよい。

このように引出電極及び絶縁膜を作成すれば、第１の電極と引出電極とを短絡させることなく、第３の電極を隣接する半導体素子の第３の電極と接続させることができる。第３の電極に断線等の問題が生じる可能性も少ない。

さらに好ましくは、第１の電極はソース電極であり、第２の電極はドレイン電極であり、第３の電極はゲート電極である。

本発明の第２の局面に係る半導体装置は、主表面及び裏面を有する半導体基板と、主表面を、互いに離隔した複数個の素子形成領域に区分するように主表面上に形成された第１の電極と、複数個の素子形成領域の各々において、主表面上の当該素子形成領域に、第１の電極と所定の間隔を隔てて形成された第２の電極と、主表面上の当該素子形成領域に、第１の電極及び第２の電極の双方からそれぞれ所定の間隔を隔てて形成された第３の電極と、各々が、第３の電極に接続された第１の端部と、隣接する素子形成領域中に形成された第３の電極に接続された第２の端部とを有するように形成された複数個の引出電極と、複数個の引出電極の各々と、第１の電極との間に形成された絶縁膜とを含む。

半導体装置を上記した構成とすることにより、隣接する素子形成領域に形成された半導体素子の第３の電極同士を引出電極で互いに接続することができる。これらの半導体素子を同じゲート制御信号で制御することができ、複数個の半導体素子が一体となって動作することが可能となる。その結果、これら複数個の半導体素子からなる半導体装置は大電力で動作することが可能となる。第３の電極のいずれかの部分が断線したとしても、第３の電極は複数個の引出電極によって他の半導体素子の第３の電極に接続されているため、半導体素子の動作には影響は生じない。半導体素子は依然として動作可能であり、半導体装置全体としても断線の影響を最低限にとどめて動作することができる。その結果、電極の断線が生じても動作可能であり、かつ大電力で動作することが可能な、小型の半導体装置を提供することができる。

以上のように本発明によれば、隣接する素子形成領域に形成された半導体素子の第３の電極同士を引出電極で互いに接続できるため、複数個の半導体素子が一体となって動作することが可能となる。その結果、これら複数個の半導体素子からなる半導体装置は大電力で動作することが可能となる。第３の電極のいずれかの部分が断線したとしても、第３の電極は複数個の引出電極によって他の半導体素子の第３の電極に接続されているため、半導体素子の動作には影響は生じない。その結果、電極の断線が生じても動作可能であり、かつ大電力で動作することが可能な、小型の半導体装置を提供することができる。

以下の実施の形態の説明では、同一の部品には同一の参照番号を付してある。それらの機能及び名称も同一である。したがって、それらについての詳細な説明は繰返さない。

［第１の実施の形態］
図２は、本発明の第１の実施の形態に係る半導体装置１００の平面図である。図３は、半導体装置１００の上面に形成されているドレイン電極及び絶縁層（これらについては後述する。）を取去ったときの半導体装置１００の平面図である。図４は、半導体装置１００の、図２の一点鎖線４‐４における断面図である。

図２及び図４を参照して、本実施の形態に係る半導体装置１００は、表面及び裏面を有する、Ｓｉからなる、扁平な厚さ約１００μｍの略直方体形状の基板１０４と、基板１０４の表面の長方形の互いに対向する２組の２辺のうち、短い方の２辺の内の一方の辺１０８の中央の長方形領域１１０を除く領域に形成され、後述するスーパーセルを構成する電極群が形成された、スーパーセルを構成するスーパーセル電極層１４０と、スーパーセル電極層１４０の上にポリイミドにより形成された絶縁層１４２と、絶縁層１４２の上にＴｉ、Ｗにより形成された金属膜１４６とを含む。

半導体装置１００はさらに、基板１０４の裏面に形成されたソースボンディングパッド１４４と、金属膜１４６の表面にＡｌにより形成されたドレインボンディングパッド１０２とを含む。

金属膜１４６は、絶縁層１４２に形成された開口部を介して各スーパーセル群の各スーパーセルのドレイン電極と接続されている。ソースボンディングパッド１４４は、基板１０４に形成されたソースバイアホールによって各スーパーセルのソース電極と接続されている。電極層の外周部は各スーパーセルのゲート電極と接続されたゲート電極層となっている。長方形領域１１０上には、このゲート電極層と接続されたゲート電極が形成されており、その上にはゲートボンディングパッド１０６が形成されている。

図３を参照して、基板１０４の表面に形成されたスーパーセル電極層１４０は、以下に述べるように複数個のスーパーセル１２０Ａ，１２０Ｂ，１２０Ｃ，…を形成している。図３に示す例では、スーパーセル１２０Ａ，１２０Ｂ，１２０Ｃ，…の各々は基板１０４の表面積を６×１３＝７８分割したのとほぼ同じ面積を有する。この実施の形態では、これらスーパーセル１２０Ａ，１２０Ｂ，１２０Ｃ，…は全部で７４個あり、基板１０４の表面の長方形領域１１０を除く領域に規則正しく配置されている。

スーパーセル１２０Ａ，１２０Ｂ，１２０Ｃ，…はいずれも同じ構造を有する。以下の説明では、スーパーセル１２０Ａ，１２０Ｂ，１２０Ｃ，…を包括的にスーパーセル１２０と呼ぶ。

図５は、スーパーセル１２０の電極配置を示す平面図である。図６は、スーパーセル１２０の、図５の一点鎖線６‐６における断面図である。

図５及び図６を参照して、スーパーセル１２０は、互いに隙間なく、蜂の巣状になるように、規則正しく３列に配列された、各々が同形の六角形の複数個のセル１６０Ａ，１６０Ｂ，…を含む。ただし、これら３列のうち、中央の列の中央部分にはセルは配置されていない。

図７は、セル１６０の平面図である。図８、図９（Ａ）及び図９（Ｂ）は、それぞれ図７のＸ−Ｘ線、Ｙ−Ｙ線、及びＺ‐Ｚ線における断面図である。

図７を参照して、各セル１６０は、正六角形のうち対向する一対の辺をその長さ方向に引き伸ばした外形を有する。セル１６０は、その外周部に沿って外形が六角形となるように一定の幅で帯状に形成された、Ｈｆ、Ａｌ、及びＡｕの合金からなるソース電極１８２と、ソース電極１８２の内部の基板表面に、ソース電極１８２と一定距離を隔てて所定の幅で帯状に形成された、Ｈｆ、Ａｌ、及びＡｕの合金からなるゲート電極１８４と、ゲート電極１８４の内部の基板表面に、ゲート電極１８４と間隔を隔てた島となるように形成された、ＷＮ及びＡｕの合金からなるドレイン電極１８０とを含む。ゲート電極１８４の外周及びドレイン電極１８０の外周はいずれもセル１６０の外周と似た六角形状となっている。ソース電極１８２は、半導体表面を、ドレイン電極１８０及びゲート電極１８４が形成された素子形成領域とそれ以外の領域とに区分するように形成されている。

図７ではセル１６０が孤立して示されているが、実際には図５に示すようにセル１６０同士は互いに隣接して配置されている。したがって、セル１６０のソース電極１８２は隣接するセルのソース電極１８２と連続している。その結果、ソース電極１８２はスーパーセル１２０の表面に網の目のように形成されており、素子形成領域が互いに離隔して複数個形成されている。また、図５に示す中央列の中央部分には、セルに代えてソース電極部１５２が形成されており、全てのセルのソース電極１８２はこのソース電極部１５２に接続されている。また、スーパーセル１２０の表面の内、セル１６０が形成されている領域の外側には、セル１６０を囲むようにしてゲート電極層１５４が形成されており、ゲート電極層１５４は隣接するスーパーセルのゲート電極層１５４に接続されている。こうして、全てのスーパーセル１２０のゲート電極層１５４は、図２に示す領域１１０に形成されたゲート電極層に接続されている。なお、このソース電極部１５２の下部の基板には、基板裏面のソースボンディングパッド１４４とソース電極部１５２とを接続するためのソースバイアホール１５０が形成されている。

再び図７を参照して、セル１６０は、上記したようにドレイン電極１８０、ゲート電極１８４及びソース電極１８２を同心に形成している。一方、ドレイン電極１８０及びソース電極１８２を図４に示す金属膜１４６及びソースボンディングパッド１４４に接続する必要がある。本実施の形態では、以下のようにしてこの接続を行なっている。

まず、ゲート電極１８４の接続について図７及び図８を参照して説明する。本実施の形態では、各セル１６０の外周部のソース電極１８２について、その六角形の各辺の中央部分に図８に示すように不連続部分を形成している。その不連続部分に、セル内のゲート電極１８４からのゲート引出電極１８６を形成し、隣接するセルのゲート電極１８４同士をこのゲート引出電極１８６で接続する。ソース電極１８２の最も外側に配置されたセル１６０の、ソース電極１８２の外側境界に面した辺では、そのセルのゲート電極１８４はゲート引出電極１８６によってスーパーセル１２０の外側領域に形成されたゲート電極層１５４に接続される。

一方、セル１６０内のソース電極１８２は以下のようにして互いに接続される。すなわち、図８に示されるように、ゲート引出電極１８６上に絶縁膜１８８を形成し、この絶縁膜上に、ソース電極１８２同士を接続するための金属層１９０を形成する。セル１６０内の六角形の各辺の中央部においてこのような構造を形成することで、セル１６０内のゲート電極１８４が隣接するセル内のゲート電極と接続され、かつ、セル１６０内の全てのソース電極１８２が互いに接続されて、リング状のソース電極が形成される。

図９（Ａ）を参照して、セル１６０のドレイン電極１８０は、前述したとおり絶縁層１４２に形成された開口部によって金属膜１４６と接続される。本実施の形態のようなパワートランジスタでは、ドレイン−ソース間にかなり高い電圧がかかる。したがって、短絡を防ぐために図４に示す絶縁層１４２の厚さをかなり大きくしなければならない。絶縁層１４２の厚さが大きくなると、特にセル１６０を構成する各電極のサイズが小さい場合には、開口部を形成する際の位置決めを正確に行なうことが難しくなる。開口部形成のエッチング形成時の誤差も入れるとさらにこの開口部を形成する作業が困難になり、半導体装置の作製に支障を来たす。そこで、本実施の形態では、所定の作製方法でこの開口部を形成することにより、位置合わせの制度を高めるようにする。ただしその方法については後述することにし、ここでは結果として得られる開口部形状について説明する。

図９（Ｂ）を参照して、図７のＺ‐Ｚにおける断面図は、図９（Ａ）とほぼ同様であるが、ゲート電極１８４がゲート引出電極１８６により引き出されている点、及びゲート電極１８４の上部に絶縁膜１８８及び金属層１９０がこの順で形成されている点が異なる。

図９を参照して、本実施の形態に係るセル１６０では、ドレイン電極１８０上の開口部２２０は、絶縁層１４２の表面で広く、ドレイン電極１８０付近で狭くなっているが、底部ではその径は約３μｍである。さらにこの開口部２２０は、ドレイン電極１８０の部分から絶縁層１４２表面に向かって少し広がりながら２μｍ程度の高さまで立上がる壁面２２２と、基板１０４表面から１０μｍの高さで基板１０４の表面に平行となった踊り場状の平坦面２２４と、この平坦面２２４から絶縁層１４２の表面に向かってその径を広げながら立ち上がる壁面２２６とを有する。すなわち開口部２２０は２段の階段状の壁面を有する。このような形状となっているのは、開口部２２０の形成方法に関連がある。形成については後述する。

再び図７を参照して、本実施の形態では、各セル１６０の長手方向に沿って互いに最も離れている頂点同士の距離Ｌは１００μｍである。この距離Ｌをセル１６０の長さと呼ぶ。セル１６０の、短手方向の距離Ｗは３０μｍである。この距離Ｗをセル１６０の幅と呼ぶ。セル１６０において、Ｙ‐Ｙ線上でのドレイン電極１８０の幅、ソース電極１８２の幅、ゲート電極１８４の幅、及びゲート電極１８４の外周からソース電極１８２の内周までの距離は、それぞれ５μｍ、３μｍ、２μｍ、及び６μｍである。図７のＹ‐Ｙ線上においてドレイン電極１８０の外周上の点から、ゲート電極１８４の内周までの距離は５μｍである。

（製造方法）
以下、セル１６０の製造方法について述べる。半導体装置１００を構成するセル１６０は全て同時に作製される。

先ず、基板１０４の表面に、フォトレジストが塗布される。その後、フォトマスクを用いた露光法、干渉露光法、又は電子ビーム露光法等によりドレイン電極１８０、ソース電極１８２、及びゲート電極１８４の平面パターンにしたがってフォトレジストの露光が行なわれる。適切な現像液を用いてフォトレジストを現像し、フォトレジストの不要部分を除去する。この結果、ドレイン電極１８０、ソース電極１８２、及びゲート電極１８４を形成するためのパターンが基板１０４の表面上に形成される。

図１０（Ａ）は、基板１０４の表面のセル１６０が形成される部分の平面図であり、図１０（Ｂ）及び図１０（Ｃ）はそれぞれ、図１０（Ａ）の一点鎖線Ｘ‐Ｘ及びＹ‐Ｙにおける断面図である。以後の図１１〜図１３についても同様である。

図１０（Ａ）〜（Ｃ）を参照して、基板１０４の表面に形成されたフォトレジストパターンをマスクとするスパッタ法を用いて、ドレイン電極１８０及びソース電極１８２の部分にＨｆ、Ａｌ、Ｈｆ、及びＡｕの順に金属をそれぞれ１０ｎｍ、１００ｎｍ、３５ｎｍ、及び２４０ｎｍの厚さになる様に堆積させた後、リフトオフ法によりフォトレジストを除去し、窒素雰囲気中にて、８００℃で１分間の熱処理を行なう。これにより、金属同士を合金化して、ドレイン電極１８０及びソース電極１８２が形成される。

図１１（Ａ）〜（Ｃ）を参照して、スパッタ法を用いて、スパッタ法により、ＷＮ及びＡｕの順に金属を、それぞれ５０ｎｍ 、２４０ｎｍの厚さになる様に堆積させ、リフトオフ法によりゲート電極１８４及びゲート引出電極１８６を形成する。

図１２（Ａ）〜（Ｃ）を参照して、ゲート引出電極１８６の各々の近傍において、ゲート引出電極１８６及びその両側のソース電極１８２の端部を覆うように絶縁膜１８８を形成する。

図１３（Ａ）〜（Ｃ）を参照して、ゲート引出電極１８６の各々の近傍において、絶縁膜１８８上に、ゲート引出電極１８６の両側のソース電極１８２の端部を接続するように金属層１９０を形成する。

以上でセル１６０のドレイン電極１８０、ソース電極１８２、ゲート電極１８４及びゲート引出電極１８６が完成する。

図１４（Ａ）及び（Ｂ）は、図１３の後のセル１６０の製造工程を示す図である。図１４（Ａ）は図１０の一点鎖線Ｘ−Ｘに相当する位置での断面図であり、図１４（Ｂ）は図１０の、一点鎖線Ｙ−Ｙに相当する位置での断面図である。図１５〜図１７についても同様である。

図１４（Ａ）及び（Ｂ）を参照して、図１３までの行程で作製された各セルの電極上を含む基板１０４の表面全体に、ポリイミドからなる絶縁膜２００を形成する。絶縁膜２００の表面のうち、ドレイン電極１８０の表面に臨む領域から、ドレイン電極１８０の上面に位置合わせされた開口部２３０を、ＣＨＦ_３とＳＦ_６との混合ガスを用いた反応性イオンエッチング（ＲＩＥ：Ｒａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により除去する。図１４（Ａ）及び（Ｂ）に示される開口部２３０は連続したものである。

さらに、基板１０４の表面上の全領域に、基板１０４の表面からの高さが均等に１０μｍになるように、ポリイミドからなる絶縁膜２０２が形成される。この場合に利用されるポリイミドには、絶縁膜２００を形成したときのポリイミドの粘度よりも高い粘度を持つものが使用される。逆に言えば絶縁膜２００を形成するときのポリイミドの粘度を低くすることで平坦で絶縁膜２００の表面を平坦に、かつ厚さを小さくすることができる。絶縁膜２００の厚さが小さいため、開口部２３０を精度よくドレイン電極１８０の上部に形成することができる。

図１５（Ａ）及び（Ｂ）を参照して、絶縁膜２０２の表面のうち、絶縁膜２００の開口部２３０の上部を、開口部２３０を形成するときと同様にしてＲＩＥ法によりエッチングで除去することにより開口部２２０が形成される。このようにして形成された絶縁膜２００及び２０２が一体となって、図４及び図９に示す絶縁層１４２が形成される。絶縁層１４２に平坦面２２４が形成されるのは、上のような製造工程を経て形成されるためである。

図１６（Ａ）及び（Ｂ）を参照して、さらに、スパッタ法を用いて基板１０４の表面上に、開口部２２０及び開口部２３０の内部を含む全領域においてＴｉ及びＷの順に金属を堆積させ、金属膜１４６を形成する。金属膜１４６は開口部２３０の底部においてドレイン電極１８０と接触して形成される。その結果、各セルのドレイン電極１８０が金属膜１４６と接続される。

図１７（Ａ）及び（Ｂ）を参照して、最後に基板１０４の表面の全面にドレインボンディングパッド１０２をスパッタ法により形成する。

（本実施の形態の効果）
この様に、本実施の形態に係る半導体装置１００は、複数のセル１６０によりスーパーセル１２０が形成され、複数のスーパーセル１２０により形成されている。これらセルのドレイン電極及びソース電極は共通のドレインボンディングパッド１０２及びソースボンディングパッド１４４にそれぞれ接続され、ゲート電極は共通のゲートボンディングパッド１０６に接続されている。したがってこれらセル１６０は一体となって動作し、大電力で動作することが可能となる。また、上記した構成により、いずれかのセル１６０において、ドレイン電極１８０、ソース電極１８２、及びゲート電極１８４のいずれかが断線したとしても、それらはリング状になっているか又は隣接するセル１６０の対応する電極に複数箇所で接続されているため、依然として動作可能であり、半導体装置１００の全体としても影響を最低限にとどめて動作することができる。

また、上記実施の形態では、セル１６０が六画形状となっている。このため、ハニカム状に基板１０４上に効率よくセル１６０を多数配置できる。その上、電極の角部の角度が１２０度と広くなっているため、例えば正方形の場合と比較して電圧集中が起こりにくく、故障しやすい構造となっている。

（本実施の形態の変形例）
図７を参照して、上記した実施の形態では、各セル１６０の長さＬは１００μｍ、である。この距離Ｌをセル１６０の長さと呼ぶ。セル１６０の、幅Ｗは３０μｍ、ドレイン電極１８０の幅は５μｍ、ソース電極１８２の幅は３μｍ、ゲート電極１８４の幅は２μｍ、及びゲート電極１８４の外周からソース電極１８２の内周までの距離は６μｍ、ドレイン電極１８０の外周から、ゲート電極１８４の内周までの距離は５μｍであった。しかし、本発明はそのような実施の形態には限定されず、用途に応じてこれらの長さを変化させてもよいことはいうまでもない。

再び図７を参照して、説明を簡単にするために、以後、ドレイン電極１８０の幅、ソース電極１８２の幅、ゲート電極１８４の幅、ゲート電極１８４の外周からソース電極１８２の内周までの距離、及びドレイン電極１８０からゲート電極１８４の内周までの距離をそれぞれ長さＡ、Ｂ、Ｃ、Ｄ、及びＥとする。例えば、長さＡ、Ｂ、Ｃ、Ｄ、及びＥは、それぞれ４〜６μｍ、２〜３μｍ、１〜２μｍ、１〜２μｍ、及び１〜５μｍ程度であってもよい。この場合、セル１６０の幅の最大値及び最小値は、それぞれ３０μｍ、及び１４μｍとなる。

ここで、そのように各長さの範囲を定めた場合、ドレイン電極１８０、及びソース電極１８２をどのように形成すれば適切であるかについて検討する。

一般的に、半導体装置では、ドレイン抵抗及びソース抵抗の各々の抵抗値が低く、かつ、それらの抵抗値の差は小さい方が望ましいと言われている。

ドレイン電極１８０及びソース電極１８２の両方のコンタクト抵抗、ドレイン電極１８０の外周の長さ、及びソース電極１８２の内周の長さを、それぞれＲ_ｃ、Ｗ_ｄ、及びＷ_ｓとする。Ｗ_ｄ及びＷ_ｓは、Ｌ、Ａ、Ｂ、Ｃ、Ｄ、及びＥを用いて、それぞれＷ_ｄ＝２×［Ｌ−２×｛（Ｂ＋Ｃ＋Ｄ＋Ｅ）／ｃｏｓ６０°＋Ａ／２／ｔａｎ６０°｝］＋４×Ａ／２×ｓｉｎ６０°、及びＷ_ｓ＝２×［Ｌ−２×｛（Ａ／２＋Ｂ＋Ｃ＋Ｄ＋Ｅ）／ｔａｎ６０°−Ｂ／ｔａｎ６０°｝］＋４×（Ａ／２＋Ｃ＋Ｄ＋Ｅ）／ｓｉｎ６０°と表わせる。そうすると、ドレイン電極１８０のコンタクト抵抗（ドレイン抵抗）Ｒ_ｄ及びソース電極１８２のコンタクト抵抗（ソース抵抗）Ｒ_ｓは、それぞれＲ_ｃ／Ｗ_ｄ、及びＲ_ｃ／Ｗ_ｓと表わせる。

図１８（Ａ）は、セル１６０の幅Ｗを最大値である３０μｍとし、長さＬを３４μｍ〜２００μｍの間で変化させた場合のドレイン抵抗及びソース抵抗の変動を示す。図１８（Ａ）において、横軸及び縦軸は、それぞれセル１６０の長さＬ及び抵抗値Ｒである。実線３００及び一点鎖線３０２は、それぞれドレイン抵抗Ｒ_ｄ及びソース抵抗Ｒ_ｓである。セル１６０の長さＬが、幅Ｗの約３倍である９０μｍより小さい場合と、９０μｍ以上である場合とを比較すると、９０μｍ以上である場合の方が、各抵抗値は小さく、また、抵抗差も小さい。

図１８（Ｂ）は、セル１６０の幅Ｗを最小の値である１４μｍとし、長さＬを３４μｍ〜２００μｍの間で変化させた場合でドレイン抵抗Ｒ_ｄ及びソース抵抗Ｒ_ｓの変動を示す。実線３０４及び一点鎖線３０６は、それぞれドレイン抵抗Ｒ_ｄ及びソース抵抗Ｒ_ｓである。セル１６０の長さＬが、セル１６０の幅Ｗの約３倍である４２μｍより小さい場合と、４２μｍ以上である場合とを比較すると、４２μｍ以上である場合の方が、各抵抗値は小さく、また、抵抗差も小さい。

以後、セル１６０の長さＬを幅Ｗで割った値を「アスペクト比」と呼ぶ。

図１８（Ｃ）は、セル１６０の長さＬを１４μｍ及び３０μｍとし、アスペクト比を変化させた場合のドレイン抵抗及びソース抵抗の変動を示す図である。図１８（Ｃ）において、グラフの横軸はアスペクト比である。グラフ３０８及び３１０はそれぞれ、セル１６０の幅Ｗが３０μｍである場合のドレイン抵抗及びソース抵抗のアスペクト比による変化を示す。グラフ３１２及び３１４はそれぞれ、セル１６０の幅Ｗが１４μｍである場合の、ドレイン抵抗及びソース抵抗のアスペクト比による変化を示す。グラフ３０８及び３１０において、アスペクト比が３より小さい場合と、３以上である場合とを比較すると、３以上である場合の方が、各抵抗値及び抵抗差は小さい。また、グラフ３１２及び３１４において、アスペクト比が３より小さい場合と、３以上である場合とを比較すると、３以上である場合の方が、各抵抗値及び抵抗差は小さい。

セル１６０の幅Ｗが１４μｍより大きく、かつ、３０μｍより小さい場合にも、上記と同様の結果が得られた。

以上の結果から、セル１６０のアスペクト比が約３以上であれば、ドレイン抵抗及びソース抵抗の各抵抗値は小さく、かつ、抵抗差は小さくなり、望ましい性能のＦＥＴとなると判断できる。

したがって、本発明では、アスペクト比が約３以上になるように、セル１６０の長さＬ及び幅Ｗを定めることが望ましい。ただし、アスペクト比が３未満であっても、断線に強いという上記特徴は得られるのでアスペクト比が３未満であってもよい。

［第２の実施の形態］
第２の実施の形態に係る半導体装置は、第１の実施の形態に係る半導体装置１００とほぼ同様の構成であるが、第１の実施の形態に係るセル１６０に代えて、ゲート引出電極がソース電極の上に形成されたセル４１０を含む点において、第１の実施の形態に係る半導体装置１００と異なる。

図１９は、第２の実施の形態に係る半導体装置のスーパーセルを構成するセル４１０の平面図である。図２０（Ａ）及び（Ｂ）はそれぞれ、図１９のＸ‐Ｘ線、及びＹ‐Ｙ線に沿う断面図である。この実施の形態においても、セル４１０の各電極は第１の実施の形態と同様、基板１０４の表面上に形成されている。半導体装置１００を構成するスーパーセルの配置、及びスーパーセルを構成するセル４１０の配置も第１の実施の形態の場合と同様である。

図１９を参照して、セル４１０は、基板１０４の表面に、第１の実施の形態におけるソース電極１８２と同様に六角形を形成するように形成された、Ｈｆ、Ａｌ、及びＡｕの合金からなる所定幅の帯状のソース電極４５２と、基板１０４の表面でソース電極４５２の内側領域に、ソース電極４５２と所定の間隔を隔ててソース電極４５２と同心の六角形状となるように所定の幅で形成された、ＷＮ及びＡｕの合金からなる帯状のゲート電極４５４と、ゲート電極４５４の内側領域に、ソース電極４５２と同心の六画形状の島となるように形成された、Ｈｆ、Ａｌ、及びＡｕの合金からなるドレイン電極４５０とを含む。

図１９、及び図２０（Ｂ）を参照して、セル４１０はさらに、ソース電極４５２の六角形の各辺の中央部上に形成された絶縁膜４５８と、ゲート電極４５４のうち、絶縁膜４５８が形成された部分に隣接する位置に接続され、ソース電極４５２をまたぐように絶縁膜４５８の上に形成された、ＷＮ及びＡｕの合金からなるゲート引出電極４５６とを含む。セル４１０はいずれも同じ形状となっている。したがってゲート引出電極４５６は、利熱するセルからのゲート引出電極４５６と接続されることになる。セル４１０の各辺においてこうした接続が行なわれるため、全てのセル４１０のゲート電極４５４は互いに接続されることになる。セル４１０の外周部では、ゲート引出電極４５６はセル４１０の外周部に形成されたゲート電極層に接続され、結局、全てのセル４１０はゲートボンディングパッド１０６に電気的に接続される。

図２０（Ａ）及び図２０（Ｂ）を参照して、セル４１０はさらに、第１の実施の形態における絶縁層１４２、金属膜１４６及びドレインボンディングパッド１０２とそれぞれ同様に形成された絶縁膜４８０、金属膜４８４、及びドレインボンディングパッド４８６とを含む。

（製造工程）
以下、図２１〜図２３を参照して、セル４１０の製造方法について述べる。

先ず、基板１０４の表面に、フォトレジストが塗布され乾燥される。フォトマスクを用いた露光法、干渉露光法、又は電子ビーム露光法等により、ドレイン電極４５０、ソース電極４５２、及びゲート電極４５４の形状の逆パターンを用いてフォトレジストが露光される。適切な現像液を用いてフォトレジストを現像し、フォトレジストの未露光部分を除去することにより、ドレイン電極４５０、ソース電極４５２、及びゲート電極４５４を形成するためのパターンが形成される。この
図２１（Ａ）は、上面から参照した場合でのセル４１０の製造方法を工程順に示す図である。図２１（Ａ）に示すＸ‐Ｘ線は、図２１（Ｂ）の断面図を切る断面線である。

図２１（Ａ）及び（Ｂ）を参照して、基板１０４の表面に形成されたフォトレジストパターンをマスクとするスパッタ法を用い、第１の実施の形態と同様にしてドレイン電極４５０、ゲート電極４５４、及びソース電極４５２を形成する。ただしこの実施の形態では、ソース電極４５２はその全体がつながっている。これら電極を作製した後のセル４１０の平面図を図２１（Ａ）に、図２１（Ａ）の一点鎖線Ｘ‐Ｘにおける断面図を図２１（Ｂ）に、それぞれ示す。なお、図２１（Ａ）の一点鎖線Ｙ‐Ｙにおける断面図は図２１（Ｂ）と同じになるため、ここでは示していない。図２２以下では、（Ａ）及び（Ｂ）はそれぞれ上記したものと同様であり、（Ｃ）は図２１（Ａ）の一点鎖線Ｙ−Ｙにおける断面図を示す。

図２２を参照して、ソース電極４５２の六角形の各辺の中央部の上に絶縁膜４５８を形成する。続いて図２３に示すようにこの絶縁膜４５８の上に、ゲート電極４５４の中央部に接続しソース電極４５２をまたいでセル４１０の外部まで延びるようにゲート引出電極４５６が形成される。第１の実施の形態と同様、スーパーセルを構成する全てのセル４１０は互いに隙間なく隣接しており、かついずれも同じ形状となっているため、ゲート引出電極４５６は隣接するセル４１０のゲート引出電極４５６と接続することになり、全てのセル４１０のゲート電極４５４が互いに接続されることになる。半導体装置の外周部には、第１の実施の形態と同様、ゲート電極層が形成されている。したがって半導体装置の外周部側に配置されているセル４１０からのゲート引出電極４５６は、このゲート電極層に接続される。ゲート電極層は図１に示すゲートボンディングパッド１０６に接続されているため、結局全てのセル４１０のゲート電極がゲートボンディングパッド１０６に電気的に接続されることになる。

その後、絶縁膜４８０、絶縁膜４８０の開口部４８２、金属膜４８４、及びドレインボンディングパッド４８６が、第１の実施の形態（図９）における絶縁層１４２、開口部２２０、金属膜１４６、及びドレインボンディングパッド１０２と同様にして形成される。

（本実施の形態の効果）
本実施の形態に係るセル４１０は、第１の実施の形態に係るセル１６０とは、ゲート電極引出線をソース電極の下に通すか上に通すかという点でのみ異なっており、その他の点では同一である。したがって、第１の実施の形態に係る半導体装置１００と同様、本実施の形態に係る半導体装置も、大電力で動作することが可能となる。ドレイン電極４５０、ソース電極４５２、及びゲート電極４５４はいずれもリング状となっているか、又は複数箇所で隣接するセルの対応する電極と電気的に接続されている。したがって、上記した構成により、いずれかのセル４１０において、ドレイン電極４５０、ソース電極４５２、及びゲート電極４５４のいずれかが断線したとしてもセル４１０は動作可能であり、スーパーセル全体としての動作にもほとんど影響はない。さらに、半導体装置全体の動作にも実質的に影響は生じない。

（本実施の形態の変形例）
上記した本実施の形態では、各セルの平面形状は六角形状である。しかし、本発明はそのような実施の形態には限定されず、各セルの平面形状はどのようなものであってもよい。ただし、基板表面を効率的に使用するためには、セル間に使用されない領域が生じないほうがよい。したがって、効率の点からいうとセルを多角形状にすることが望ましい。その場合でも、例えばセルを三角形とすると、角部分に電界集中が生じ、デバイスが故障するおそれがある。電界集中を避けるためには、セル形状をなるべく円に近いものとすることがよく、その点では三角形より正方形が好ましく、正方形よりも六角形の方が好ましい。

ただし、効率だけを考えずに電界集中を避けることを重視するのであれば、セル形状を略円形又は略楕円形としてもよい。こうした場合にドレイン引出線をどのような位置に設ければよいかは当業者には明らかであろう。

［変形例］
上記した実施の形態では、基板１０４の表面の中央から外周にかけて順番に、ドレイン電極、ゲート電極及びソース電極が形成されていた。しかし、本発明はそのような実施の形態には限定されず、各電極をこれとは反対の順番で形成しても良い。その場合には、ソース電極は基板表面の絶縁体に形成された開口部を介してボンディングパッドに接続され、ドレイン電極は基板に形成されたバイアホールを介して基板裏面に形成されたドレインボンディングパッドに接続されることになる。

今回開示された実施の形態は単に例示であって、本発明が上記した実施の形態のみに制限されるわけではない。本発明の範囲は、発明の詳細な説明の記載を参酌した上で、特許請求の範囲の各請求項によって示され、そこに記載された文言と均等の意味及び範囲内での全ての変更を含む。

特許文献２に記載されている半導体装置を示す平面図である。 第１の実施の形態に係る半導体装置１００の平面図である。 第１の実施の形態に係る半導体装置１００の、スーパーセル１２０の電極構造を示す平面図である。 第１の実施の形態に係る半導体装置１００の断面図である。 図２に示すスーパーセル１２０の平面図である。 図６に示すスーパーセル１２０の断面図である。 図５に示すセル１６０の平面図である。 図７のセル１６０のＸ‐Ｘ線に沿う断面図である。 図７にＹ−Ｙ線におけるセル１６０の断面図である。 セル１６０の製造工程を示す平面図及び断面図である。 セル１６０の製造工程を示す平面図及び断面図である。 セル１６０の製造工程を示す平面図及び断面図図である。 セル１６０の製造工程を示す平面図及び断面図である。 セル１６０の製造工程を示す断面図である。 セル１６０の製造工程を示す断面図である。 セル１６０の製造工程を示す断面図である。 セル１６０の製造工程を示す断面図である。 第１の実施の形態に係る半導体装置において寸法を変化させたときのドレイン抵抗及びソース抵抗の変動を示す図である。 第２の実施の形態に係るセル４１０の電極構造の平面図である。 図１９に示すセル４１０の断面図である。 セル４１０の製造工程を示す平面図及び断面図である。 セル４１０の製造工程を示す平面図及び断面図である。 セル４１０の製造工程を示す平面図及び断面図である。

符号の説明

１００ 半導体装置
１０２，４８６ ドレインボンディングパッド
１０４ 基板
１０６ ゲートボンディングパッド
１２０（１２０Ａ，１２０Ｂ，１２０Ｃ，１２０Ｄ） スーパーセル
１４０ スーパーセル電極層
１４２ 絶縁層
１４４ ソースボンディングパッド
１４６，４８４ 金属膜
１５０ ソースバイアホール
１５２ ソース電極部
１８２，４５２ ソース電極
１５４，１８４，４５４ ゲート電極
１６０（１６０Ａ，１６０Ｂ，１６０Ｃ，１６０Ｄ），４１０ セル
１８０，４５０ ドレイン電極
１８６，４５６ ゲート引出電極
１８８，４５８ 第１の絶縁膜
１９０ 金属層
１４２，２００，２０２，４８０，４８２ 絶縁膜

Claims (5)

1. 主表面及び裏面を有する半導体基板と、
   前記主表面上に素子形成領域を画定する開口部を有するように形成された第１の電極と、
   前記主表面上の前記素子形成領域に、前記第１の電極と所定の間隔を隔てて形成された第２の電極と、
   前記主表面上の前記素子形成領域に、前記第１の電極及び前記第２の電極の双方からそれぞれ所定の間隔を隔てて形成された第３の電極と、
   各々が、前記第３の電極に接続された第１の端部を有し、前記第１の電極の一部に重畳するように形成された複数個の引出電極と、
   前記複数個の引出電極の各々と、前記第１の電極との間に形成された絶縁膜とを含み、
   前記第１の電極は、所定幅の帯状で、かつ前記素子形成領域が、各角が互いに等しい大きさの六角形を形成するように前記主表面上に形成され、
   前記六角形は第１の組、第２の組、及び第３の組の、互いに平行な２辺からなり、前記六角形の頂点のうち、前記第２の組の２辺と前記第３の組の２辺とが交わる２点の間の距離は、前記第１の組の２辺の間の距離よりも長い、半導体装置。
2. 前記複数個の引出電極はそれぞれ、前記第３の電極の、前記第１の電極の前記多角形の辺の中央に最も近い位置に接続されるように形成される、請求項１に記載の半導体装置。
3. 前記複数個の引出電極が形成された箇所の各々において、前記絶縁膜は前記第１の電極上に形成されており、かつ当該絶縁膜上に前記引出電極が形成されている、請求項１又は請求項２に記載の半導体装置。
4. 主表面及び裏面を有する半導体基板と、
   前記主表面を、互いに離隔した複数個の素子形成領域に区分するように前記主表面上に形成された第１の電極と、
   前記複数個の素子形成領域の各々において、
   前記主表面上の当該素子形成領域に、前記第１の電極と所定の間隔を隔てて形成された第２の電極と、
   前記主表面上の当該素子形成領域に、前記第１の電極及び前記第２の電極の双方からそれぞれ所定の間隔を隔てて形成された第３の電極と、
   各々が、前記第３の電極に接続された第１の端部と、隣接する前記素子形成領域中に形成された前記第３の電極に接続された第２の端部とを有するように形成された複数個の引出電極と、
   前記複数個の引出電極の各々と、前記第１の電極との間に形成された絶縁膜とを含み、
   前記第１の電極は、前記複数個の素子形成領域の各々が、各角が互いに等しい大きさの六角形を形成するように前記主表面上に形成され、
   前記六角形は第１の組、第２の組、及び第３の組の、互いに平行な２辺からなり、前記六角形の頂点のうち、前記第２の組の２辺と前記第３の組の２辺とが交わる２点の間の距離は、前記第１の組の２辺の間の距離よりも長い、半導体装置。
5. 前記第１、第２、及び第３の電極、並びに前記引出電極の上に形成され、前記第２の電極の上部を露出する開口部が形成された絶縁層と、
   前記絶縁層上に形成された第１の導電体層とをさらに含む、請求項４に記載の半導体装置。

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