JP5330232B2 - 画像表示装置およびその駆動方法 - Google Patents

Description

本発明は、発光素子を備えた画像表示装置およびその駆動方法に関するものである。

近時、エレクトロルミネッセンス発光素子（以下「発光素子」という）を用いた画像表示装置や照明装置に多くの研究者が注目している。

特に、画像表示装置は複数の画素から構成され、各画素は、所定の電流値で発光する発光素子を含んでいる。また、各画素は発光素子の輝度を制御する薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含んでいる。ＴＦＴは、例えば、アモルファス・シリコン、多結晶シリコンで形成される。

アモルファス・シリコンで形成されたＴＦＴ（ａ−Ｓｉ ＴＦＴ）は、長時間の使用によってそのゲート閾値（以下「Ｖ_th」という）が上昇する。この上昇は、ａ−Ｓｉ ＴＦＴの“Ｖ_thシフト”と呼ばれている。Ｖ_thシフトの進行の速さは、ａ−Ｓｉ ＴＦＴの用途や動作条件に依存する。

例えば、液晶ディスプレイのようにａ−Ｓｉ ＴＦＴをスイッチとして使用する場合には、ごく短時間だけａ−Ｓｉ ＴＦＴにパルス状の電流が流れるため、Ｖ_thシフトの進行は遅い。一方、有機発光画像表示パネルのようにａ−Ｓｉ ＴＦＴを有機発光素子の駆動素子として使用する場合には、ａ−Ｓｉ ＴＦＴに大きな定常電流を流す必要があるため、Ｖ_thシフトの進行は速い。

ａ−Ｓｉ ＴＦＴのＶ_thシフトは、画像に対して２つの悪影響を与える。その一つは、Ｖ_thシフトの進行が画素ごとに異なることにより画像の均一性が悪化することである。もう一つは、Ｖ_thシフトが大きくなった結果、Ｖ_thの検出範囲から外れ、画素の輝度が低下する。

一方、Ｖｔｈ補償と呼ばれる回路技術がある（例えば、非特許文献１参照）。これは、ａ−Ｓｉ ＴＦＴのＶ_thシフトを検出してそのＶ_thシフトにビデオ信号を重畳する回路を構成することにより、Ｖ_thの変動によらず均一な画像を得る技術である。Ｖｔｈ補償を行うとＶ_thの影響を１／５〜１／１０程度に縮小することができると言われている。

Ｓ． Ｏｎｏ ｅｔ ａｌ．， Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＩＤＷ '０３，２５５（２００３）

しかしながら、Ｖ_thを補償できる範囲には限界があり、Ｖ_thその範囲を超えると、Ｖ_thの変化による画素の輝度変化が急速に進行する。

また、Ｖ_thの変動が補償範囲内であっても、Ｖ_thシフトの進行は画素ごとに異なるために、各画素において適切なＶｔｈ補償をすることが困難である。

本発明の一態様にかかる画像表示装置は、通電により発光する発光素子と、前記発光素子に接続され、該発光素子を発光制御する駆動素子と、前記駆動素子の閾値電圧を検出し、該検出した閾値電圧に基づいて該駆動素子への印加電圧を制御する制御手段と、を備える。前記制御手段は、前記閾値電圧と所定の閾値との比較結果に基づき、前記発光素子の非発光時に前記駆動素子に逆バイアスとなる電圧または順バイアスとなる電圧を印加する。

本発明の別の態様にかかる画像表示装置の駆動方法は、通電により発光する発光素子と、前記発光素子に接続され、該発光素子を発光制御する駆動素子と、を有する画像表示装置の駆動方法である。該駆動方法は、前記発光素子を発光させるステップと、前記駆動素子の閾値電圧を検出するステップと、前記閾値電圧と所定の閾値との比較結果に基づき、前記発光素子の非発光時に前記駆動素子に逆バイアスとなる電圧または順バイアスとなる電圧を印加するステップと、を含む。

本発明にかかる画像表示装置およびその駆動方法によれば、駆動素子の閾値電圧が検出範囲から外れることを抑制でき、画素回路の信頼性を向上させることができる。

また、本発明にかかる画像表示装置およびその駆動方法によれば、駆動素子の閾値電圧のシフト量が画素ごとに均一化され、画像表示装置における画像の均一性を改善することができる。

図１は、本発明の好適な実施の形態にかかる画像表示装置の１画素に対応する画素回路の構成例を示す図である。 図２は、発光素子を発光／非発光制御する場合の駆動波形の一例を示す図である。 図３は、駆動素子Ｑ１のゲート−ソース間電圧Ｖ_gsとドレイン−ソース間電流（Ｉ_ds）^1/2との関係（Ｖ−Ｉ^1/2特性）を示す図である。 図４は、Ｖ_thシフト均一化処理の一例（第１の手法）を示すフローチャートである。 図５は、Ｖ_thシフト均一化処理の一例（第２の手法）を示すフローチャートである。 図６は、Ｖ_thシフト均一化処理の一例（第３の手法）を示すフローチャートである。 図７は、図１とは異なる画素回路の構成例を示す図である。 図８は、図１，図７とは異なる画素回路の構成例を示す図である。 図９は、図１，図７および図８とは異なる画素回路の構成例を示す図である。 図１０は、Ｖ_th検出時における駆動素子のゲート−ソース間電圧Ｖ_gsと検出時間との関係を示すグラフである。 図１１は、図１０のグラフの縦軸をゲート−ソース間電圧Ｖ_gsと閾値電圧Ｖ_thとの電位差で表したグラフである。 図１２は、本発明の一手法を適用して画像信号線の電位を上昇・降下させたときのゲート−ソース間電圧Ｖ_gsの変化を示すグラフである。

符号の説明

Ｄ１，Ｄ２，Ｄ３，Ｄ４ 発光素子
Ｑ１，Ｑ２，Ｑ３ａ，Ｑ４ 駆動素子
Ｑ３ｂ スイッチング素子
Ｕ１，Ｕ２，Ｕ３，Ｕ４ コントローラ

以下、本発明の画像表示装置およびその駆動方法にかかる好適な実施の形態を図面に基づいて詳細に説明する。なお、以下の実施の形態により本発明は限定されない。

本実施形態における画像表示装置は、マトリックス状に配置された複数の画素回路を備え、各画素回路は、発光素子および駆動素子を備える。

図１は、本発明の好適な実施の形態にかかる画像表示装置の１画素に対応する画素回路を示す図である。同図に示す画素回路は、駆動素子Ｑ１の動作の容易な理解のために、簡略化されている。

図１に示す画素回路は、発光素子Ｄ１と、発光素子Ｄ１に直列に接続される駆動素子Ｑ１と、駆動素子Ｑ１を制御するコントローラＵ１と、を備えている。駆動素子Ｑ１は、ａ−Ｓｉ ＴＦＴのようなトランジスタである。発光素子Ｄ１は、例えば有機発光素子である。発光素子Ｄ１のアノード端は、印加電圧のより高い側の端子（以下「ＶＰ端子」という）に接続され、カソード端は、駆動素子Ｑ１のドレイン端子に接続されている。一方、駆動素子Ｑ１のソース端子は印加電圧のより低い側の端子（以下「ＶＮ端子」という）に接続され、ゲート端子は、コントローラＵ１の出力端子に接続されている。コントローラＵ１は、駆動素子Ｑ１のゲート電圧を制御することによって、駆動素子Ｑ１に逆バイアス電圧を印加するための制御手段である。コントローラＵ１は、例えば、一つまたは複数のＴＦＴ、コンデンサなどの容量素子、ＴＦＴを制御する制御線、および画像信号電位を与える画像信号線で構成される。なお、図１に示す接続構成は、発光素子Ｄ１を駆動素子Ｑ１のドレイン端子に接続するとともに駆動素子Ｑ１のゲート端子を制御する「電圧制御型」の構成であり、「ゲート・コントロール／ドレイン・ドライブ」と呼ばれている。

つぎに、図１に示す画素回路の動作について説明する。発光素子を有する画素回路は、一般的に、準備期間、Ｖ_th検出期間、書き込み期間および発光期間という４つの期間を経て動作する。

まず、準備期間では、発光素子Ｄ１（より詳細には発光素子Ｄ１自身が有する寄生容量）に所定の電荷が蓄積される。なお、この準備期間に発光素子Ｄ１に電荷を蓄積する理由は、駆動素子Ｑ１のＶ_th検出時に、駆動素子Ｑ１のドレイン−ソース間電流が零となるまで電流を供給するためである。

つぎに、Ｖ_th検出期間では、ＶＰ端子とＶＮ端子とが略同電位に設定され、このときに生ずる駆動素子Ｑ１のゲート−ソース間電圧であるＶ_thがコントローラＵ１内の容量素子（図示省略）などに記憶／保持される。これによりＶ_thが検出される。なお、この容量素子にＶ_thを記憶／保持する動作は、準備期間に発光素子Ｄ１に蓄積した電荷を利用して行われる。

さらに、書き込み期間では、Ｖ_th検出期間において検出されたＶ_thに画像データ信号が重畳された所定電圧が、図示を省略したコントローラＵ１内の容量素子（Ｖ_thを記憶／保持する容量素子と同一であっても、異なっていてもよい）などに記憶／保持される。

最後に、発光期間では、書き込み期間において記憶／保持された所定電圧が駆動素子Ｑ１に印加され、これにより発光素子Ｄ１の発光が制御される。

コントローラＵ１は、これらの一連の動作を規定する所定のシーケンスに基づいて発光素子Ｄ１に流す電流を制御する。この制御によって、画像表示装置の各画素の輝度（階調）、色相および彩度が適切な値に設定される。

つぎに、本発明にかかるコントローラＵ１の動作について図１および図２を参照して説明する。なお、図２は、発光素子を発光および非発光させる場合の駆動波形の一例を示す図である。

図１において、コントローラＵ１は、発光素子Ｄ１の非発光時に駆動素子Ｑ１に順バイアスとなる電圧または逆バイアスとなる電圧を印加するように制御する。これらの制御は、フレーム周期ごとに行ってもよく、画像表示装置の非使用時に行ってもよい。なお、これらの制御の詳細については後述する。

ここで、フレーム周期とは、画像表示装置の表示パネルに表示される画像を書き換える周期として定義される。例えば、６０Ｈｚで駆動される表示パネルであれば、１フレーム周期が１６．６７ｍｓとなる（図２参照）。なお、一般的に、この１６．６７ｍｓの１フレーム周期の間に、階調レベルに応じて決定された駆動電圧に基づいて発光素子Ｄ１が発光するというシーケンスが繰り返される。

図２において、波線で示すＶ_gsは、駆動トランジスタのゲート−ソース間の電位差（ゲート−ソース間電圧）であり、実線で示すＶ_OLEDは、発光素子Ｄ１のアノード−カソード間の電位差である。図２に示すように、発光素子Ｄ１は１６．６７ｍｓ（６０Ｈｚ）の周期で駆動されるとともに、この周期で非発光と発光の動作が交互に行われる。

なお、上記した画像表示装置の非使用時とは、画像データが各画素回路に供給されず、全ての発光素子に通電が行われていない状態を意味する。

また、上記した逆バイアスとなる電圧の印加とは、駆動素子Ｑ１がＮ型トランジスタの場合には、一般的にトランジスタのゲート−ソース間電圧Ｖ_gs（＝Ｖ_g（ゲート電位）−Ｖ_s（ソース電位））がトランジスタの閾値電圧Ｖ_thよりも低い状態になることを意味する。

また、駆動素子Ｑ１がＰ型トランジスタの場合の逆バイアスとなる電圧の印加とは、一般的にトランジスタのゲート−ソース間電圧Ｖ_gs（定義はＮ型トランジスタの場合と同様）がトランジスタの閾値電圧よりも高い状態になることを意味する。

例えば、Ｎ型トランジスタの場合に、閾値電圧Ｖ_thが２（Ｖ）、ゲート電位Ｖ_gが−３（Ｖ）、ドレイン電位Ｖ_dが１０（Ｖ）、ソース電位Ｖ_sが０（Ｖ）であれば、Ｖ_gs＝Ｖ_g−Ｖ_s＝−３（Ｖ）であり、Ｖ_gs−Ｖ_th＝−５（Ｖ）＜０（Ｖ）であるため、逆バイアスとなる電圧が印加された状態に相当する。なお、逆バイアス電圧の値はＶ_gsの値で示される。

上記のような逆バイアスの定義によれば、駆動素子Ｑ１に印加される電圧が逆バイアスとなる電圧に相当するか否かは、閾値電圧Ｖ_thの値に依存する。そこで、ＴＦＴで構成される駆動素子Ｑ１のＶ_thの求め方について、Ｎ型トランジスタを例として、以下に説明する。

前述の表記のように、駆動素子Ｑ１のゲート−ソース間電圧をＶ_gs、ドレイン−ソース間電圧をＶ_ds（＝Ｖ_d（ドレイン電位）−Ｖ_s（ソース電位））、閾値電圧をＶ_thとする。また、ＴＦＴに流れるドレイン−ソース間電流をＩ_dsで表す。このとき、このＩ_dsは、飽和領域および線形領域のそれぞれにおいて、以下に示すような式で近似される。

（ａ） Ｖ_gs−Ｖ_th＜Ｖ_ds（飽和領域）のとき
Ｉ_ds＝β×［（Ｖ_gs−Ｖ_th）²］ （１）
（ｂ） Ｖ_gs−Ｖ_th≧Ｖ_ds（線形領域）のとき
Ｉ_ds＝２×β×［（Ｖ_gs−Ｖ_th）×Ｖ_ds−（１／２×Ｖ_ds ²）］ （２）

ここで、上記（１）式および（２）式のβは、駆動素子Ｑ１の特性係数であり、駆動素子Ｑ１のチャネル幅をＷ（ｃｍ）とし、チャネル長をＬ（ｃｍ）とし、絶縁膜の単位面積あたりの容量をＣ_ox（Ｆ／ｃｍ²）とし、移動度をμ（ｃｍ²／Ｖ_s）としたときに、次式のように表される。
β＝１／２×Ｗ×μ×Ｃ_ox／Ｌ （３）

つぎに、上記（１）式で示される飽和領域について考察する。なお、以下の考察は、線形領域における本発明の適用を排除することを意味するものではない。

ここでは飽和領域について考える。上記（１）式において、Ｉ_dsの平方根は、次式のように表される。

（Ｉ_ds）^1/2＝（β）^1/2×（Ｖ_gs−Ｖ_th） （４）

上記（４）式に示されるように、（Ｉ_ds）^1/2は（Ｖ_gs−Ｖ_th）に比例する。すなわち、駆動素子Ｑ１のドレイン電流Ｉ_dsの平方根は、ゲート電圧（Ｖ_gs）に対して線形であることを意味する。また、式（４）から明らかなように、（Ｉ_ds）^1/2＝０となるＶ_gsは、Ｖ_thと等しくなる。この関係を用いて、ＴＦＴのＶ_thを定義するのが、一般的に用いられる手法であり、本発明においても、この手法を用いてＴＦＴのＶ_thを算出するようにする。

図３は、駆動素子Ｑ１のゲート−ソース間電圧Ｖ_gsとドレイン−ソース間電流（Ｉ_ds）^1/2との関係（Ｖ−Ｉ^1/2特性）を示す図であり、駆動素子Ｑ１において、ドレイン−ソース間電圧Ｖ_dsを１０（Ｖ）（固定）とし、ゲート−ソース間電圧Ｖ_gsを−３（Ｖ）から９（Ｖ）まで変化させたときのドレイン−ソース間電流（Ｉ_ds）^1/2のグラフの一例である。なお、図３において、実線は実測値の一例であり、破線は、前述の（４）式に従う特性を示した計算値である。

なお、一般的な、アモルファス・シリコンのＮ型ＴＦＴであれば、初期のＶ_thは５（Ｖ）以下である。図３を用いてＶ_thを求めるとつぎのように算出することができる。図３の（Ｉ_ds）^1/2特性曲線上の白丸で示された点のＸ軸（横軸）の値は、Ｖ_gs＝６（Ｖ）と８（Ｖ）であり、これらの２点を通る直線のＸ切片は、式（４）における（Ｉ_ds）^1/2＝０、つまり、（Ｖ_gs−Ｖ_th）＝０となるときのＶ_gsとなる。いま、図３に示すグラフからＸ切片の値を読みとると、約２．１（Ｖ）である。すなわち、駆動素子Ｑ１のＶ_thは、２．１（Ｖ）となる。

図３の実線で示されるように、駆動素子Ｑ１のゲート−ソース間電圧Ｖ_gsがＶ_th以下となる領域においても、駆動素子Ｑ１のドレイン−ソース間には電流が流れる。このため、Ｖ_thの検出期間を長く設定すれば、Ｖ_gsはＶ_th以下の値となる。

つぎに、上述した本発明にかかる２つの課題、すなわち、（１）駆動素子のＶ_thが検出範囲から外れるのを抑制することと、（２）駆動素子のＶ_thシフトを画素回路ごとに均一化することとのそれぞれの解決手法について説明する。

上述した課題を解決するための手法として、まず、駆動素子Ｑ１を発光させないとき、すなわち駆動素子Ｑ１の非発光時において、全画素回路の駆動素子Ｑ１に、所定量の逆バイアスとなる電圧を印加することができる。実際、逆バイアスとなる電圧の印加により、Ｖ_thシフト量は小さくなる。ところが、この手法には、以下に示す問題がある。

例えば、画像表示装置において、常に黒表示している画素があるとする。この画素には、電流がほとんど流れないので、他の画素のような駆動素子Ｑ１のＶ_thシフトは殆どない。ところが、逆バイアスとなる電圧の印加によるＶ_thシフトは、他の画素と同じように起きるので、Ｖ_thシフトが逆方向（Ｎ型の場合では負方向、Ｐ型の場合では正方向）に生ずる。このため、全画素回路に対し共通して一定量の逆バイアスとなる電圧を印加するような手法では、Ｖ_thシフトの画素回路間でのバラツキが大きくなり、画像表示の均一性が充分に改善されない。また、この手法では、一部の画素回路において、Ｖ_thシフトが逆方向に進行し過ぎてＶ_thの値が検出範囲を外れ、Ｖ_thの補償を正しくできないという可能性がある。なお、詳細な説明は省略するが、準備期間において、駆動素子Ｑ１のソース端子に印加される電圧をＶ_p（Ｎ型：Ｖ_p＞０，Ｐ型：Ｖ_p＜０）とすると、Ｖ_thの検出範囲は、０≦Ｖ_th≦Ｖ_p（Ｎ型）、Ｖ_p≦Ｖ_th≦０（Ｐ型）となる。

そこで、本実施の形態では、上記手法に修正を加えた、以下に示す第１〜第３の手法を提案する。

[第１の手法]
まず、第１の手法について説明する。第１の手法では、Ｖ_thシフトの進行が大きくない状態のとき、すなわちＮ型ＴＦＴであればＶ_thが所定値よりも小さい状態のとき、Ｐ型ＴＦＴであればＶ_thが所定値よりも大きい状態のとき、駆動素子Ｑ１に逆バイアスとなる電圧を印加しない。この制御により、Ｖ_thが逆方向にシフトし過ぎて検出範囲から外れることが抑制される。

Ｎ型ＴＦＴの場合には、上記所定値を例えば２Ｖに設定する。この場合、Ｖ_th≦２（Ｖ）の範囲では逆バイアスとなる電圧が印加されないので、通常使用状態において、Ｖ_thが正方向にシフトする。逆に、Ｖ_th＞２（Ｖ）の範囲では、非発光時において、所定の画素回路に逆バイアスとなる電圧が印加されるので、当該画素回路のＶ_thは負方向にシフトする。このため、Ｖ_thが２（Ｖ）に近づき、均一性が高まる。なお、ここでいう「通常使用状態」とは、特定の画素回路が常時黒表示しているような特別の場合を除き、画素回路に所定の画素電位を与えて発光させるような、一般的な使用状態を意味している。

また、Ｐ型ＴＦＴの場合には、例えば上記所定値を−２（Ｖ）に設定する。この場合、Ｖ_th≧−２（Ｖ）の範囲では逆バイアスとなる電圧が印加されないので、通常使用状態において、Ｖ_thが負方向にシフトする。逆に、Ｖ_th＜−２（Ｖ）の範囲では、非発光時において、所定の画素回路に逆バイアスとなる電圧が印加されるので、当該画素回路のＶ_thは正方向にシフトする。このため、Ｖ_thが−２（Ｖ）に近づき、均一性が高まる。

図４は、上述した第１の手法にかかる処理を示すフローチャートである。なお、図４に示すフローチャートは、駆動素子Ｑ１がＮ型トランジスタである場合を示す。

コントローラＵ１は、閾値電圧Ｖ_thを検出するとともに（ステップ１０１）、検出したＶ_thと所定の第１の閾値である閾値１とを比較する（ステップＳ１０２）。ここで、Ｖ_thが閾値１よりも大きい場合には（ステップＳ１０２，Ｙｅｓ）、所定の逆バイアスとなる電圧を印加するとともに（ステップＳ１０３）、ステップＳ１０１の処理に戻りＶ_thの検出を継続する。一方、Ｖ_thが閾値１以下の場合には（ステップＳ１０２，Ｎｏ）、当該逆バイアスとなる電圧を印加することなくステップＳ１０１の処理に戻りＶ_thの検出を継続する。なお、逆バイアスとなる電圧の印加処理は、フレーム周期の非発光期間において行えばよい。また、駆動素子Ｑ１がＰ型トランジスタの場合には、上記ステップＳ１０２において、Ｖ_thが閾値１よりも小さい場合に、所定の逆バイアスとなる電圧を印加すればよい。

[第２の手法]
つぎに、第２の手法について説明する。第２の手法では、Ｖ_thシフトの進行が大きくない状態のとき、すなわちＮ型ＴＦＴであればＶ_thが所定値よりも小さい状態のとき、Ｐ型ＴＦＴであればＶ_thが所定値よりも大きい状態のとき、駆動素子Ｑ１に順バイアスとなる電圧を印加する。この制御により、Ｖ_thが逆方向にシフトし過ぎて検出範囲から外れることが抑制される。

Ｎ型ＴＦＴの場合には、上記所定値を例えば２（Ｖ）に設定する。この場合、Ｖ_th≦２（Ｖ）の範囲では、非発光時において、所定の画素回路に順バイアスとなる電圧が印加されるので、当該画素回路のＶ_thは正方向にシフトする。逆に、Ｖ_th＞２（Ｖ）の範囲では、順バイアスとなる電圧が印加されず、通常の使用でなければＶ_thは基本的にはシフトしない。なお通常使用状態では順バイアスとなる電圧を印加しない間、Ｖ_thは正方向にシフトするが、この間も考慮してＶ_thを２（Ｖ）に近づけるためには、第１の手法と組み合わせればよい。第１の手法と第２の手法とを組み合わせる手法については、後述する第３の手法で述べる。

また、Ｐ型ＴＦＴの場合には、例えば上記所定値を−２（Ｖ）に設定する。この場合、Ｖ_th≧−２（Ｖ）の範囲では、非発光時において、所定の画素回路に順バイアスとなる電圧が印加されるので、Ｖ_thは負方向にシフトする。逆に、Ｖ_th＜−２（Ｖ）の範囲では、順バイアスとなる電圧が印加されないので、Ｖ_thシフトは生じないか、正方向に生じる。このため、Ｖ_thが−２（Ｖ）に近づき、均一性が高まる。

図５は、上述した第２の手法にかかる処理を示すフローチャートである。なお、図５に示すフローチャートは、駆動素子Ｑ１がＮ型トランジスタである場合を示す。

コントローラＵ１は、閾値電圧Ｖ_thを検出するとともに（ステップ２０１）、検出したＶ_thと所定の第２の閾値である閾値２とを比較する（ステップＳ２０２）。ここで、Ｖ_thが閾値２よりも小さい場合には（ステップＳ２０２，Ｙｅｓ）、所定の順バイアスとなる電圧を印加するとともに（ステップＳ２０３）、ステップＳ２０１の処理に戻りＶ_thの検出を継続する。一方、Ｖ_thが閾値２以上の場合には（ステップＳ２０２，Ｎｏ）、当該順バイアスとなる電圧を印加することなくステップＳ２０１の処理に戻りＶ_thの検出を継続する。なお、順バイアスとなる電圧の印加処理は、フレーム周期の非発光期間において行えばよい。また、駆動素子Ｑ１がＰ型トランジスタの場合には、上記ステップＳ２０２において、Ｖ_thが閾値２よりも大きい場合に、所定の順バイアスとなる電圧を印加すればよい。

[第３の手法]
つぎに、第３の手法について説明する。この第３の手法は、第１の手法と第２の手法とを併用して行うものである。具体的には、駆動素子Ｑ１がＮ型ＴＦＴであれば、Ｖ_thが所定値よりも大きい状態のとき、駆動素子Ｑ１に逆バイアスとなる電圧を印加する一方で、Ｖ_thが所定値よりも小さい状態のとき、駆動素子Ｑ１に順バイアスとなるを印加する。また、駆動素子Ｑ１がＰ型ＴＦＴであれば、Ｖ_thが所定値よりも小さい状態のとき、駆動素子Ｑ１に逆バイアスとなる電圧を印加する一方で、Ｖ_thが所定値よりも大きい状態のとき、駆動素子Ｑ１に順バイアスとなる電圧を印加する。この制御により、Ｖ_thが逆方向にシフトし過ぎて検出範囲から外れることが抑制される。また、この制御により、Ｖ_thシフト量が所定値から大きく外れるのを抑制することが可能となる。

なお、上記の説明では、逆バイアスとなる電圧および順バイアスとなる電圧の印加を判定するための判定値（所定値）を同一として説明したが、それぞれの判定値が異なっていてもよいことは無論である。

図６は、上述した第３の手法にかかる処理を示すフローチャートである。なお、図６に示すフローチャートは、駆動素子Ｑ１がＮ型トランジスタである場合を示す。

コントローラＵ１は、閾値電圧Ｖ_thを検出するとともに（ステップ３０１）、検出したＶ_thと所定の第１の閾値である閾値１とを比較する（ステップＳ３０２）。ここで、Ｖ_thが閾値１以上の場合には（ステップＳ３０２，Ｎｏ）、所定の逆バイアスとなる電圧を印加するとともに（ステップＳ３０３）、ステップＳ３０１の処理に戻りＶ_thの検出を継続する。一方、Ｖ_thが閾値１よりも小さい場合には（ステップＳ３０２，Ｙｅｓ）、当該逆バイアスとなる電圧を印加することなくステップＳ３０４の処理に移行し、検出したＶ_thと所定の第２の閾値である閾値２とを比較する（ステップＳ３０４）。ここで、Ｖ_thが閾値２よりも小さい場合には（ステップＳ３０４，Ｙｅｓ）、所定の順バイアスとなる電圧を印加するとともに（ステップＳ３０５）、ステップＳ３０１の処理に戻りＶ_thの検出を継続する。一方、Ｖ_thが閾値２以上の場合には（ステップＳ３０４，Ｎｏ）、当該順バイアスとなる電圧を印加することなくステップＳ３０１の処理に戻りＶ_thの検出を継続する。なお、逆バイアスとなる電圧および順バイアスとなる電圧の印加処理は、上記第１、第２の手法と同様に、フレーム周期の非発光期間において行えばよい。また、駆動素子Ｑ１がＰ型トランジスタの場合には、上記ステップＳ３０２において、Ｖ_thが閾値１よりも小さい場合に、所定の逆バイアスとなる電圧を印加し、上記ステップＳ３０４において、Ｖ_thが閾値２以上の場合に、所定の順バイアスとなる電圧を印加すればよい。

つぎに、駆動素子Ｑ１に印加する逆バイアスとなる電圧および順バイアスとなる電圧の大きさについて説明する。まず、図４〜図６に示した各フローチャートにおいて、駆動素子Ｑ１に印加する逆バイアスとなる電圧または順バイアスとなる電圧の大きさは、閾値電圧Ｖ_thの大きさに依らず一定値とすることが可能である。なお、この手法では、Ｖ_thが所定値よりも大きいか、小さいかの判定情報のみに基づき、逆バイアスまたは順バイアスとなる一定の電圧を印加する制御を行えばよく、画素回路の構成が簡易になるという利点がある。

一方、駆動素子Ｑ１に印加する逆バイアスおよび順バイアスとなる電圧の大きさは、閾値電圧Ｖ_thの大きさに応じて異ならせることが好ましい。一例を挙げるとすると、Ｖ_thが大きい程、駆動素子Ｑ１に、より小さな電圧（Ｎ型の場合）が印加される制御を行う。

いま、Ｎ型のＴＦＴとして、Ｖ_th＝１（Ｖ）の駆動素子と、Ｖ_th＝５（Ｖ）の駆動素子を仮定する。この場合、Ｖ_th＝１（Ｖ）の駆動素子には、例えばＶ_gs＝２（Ｖ）の電圧を印加する（このとき、ΔＶ１＝Ｖ_gs−Ｖ_th＝１（Ｖ）であり、順バイアスとなる電圧を印加した状態となる）。一方、Ｖ_th＝５（Ｖ）の駆動素子には、例えばＶ_gs＝３（Ｖ）の電圧を印加する（このとき、ΔＶ２＝Ｖ_gs−Ｖ_th＝−２（Ｖ）であり、逆バイアスとなる電圧を印加した状態となる）。

また、Ｐ型のＴＦＴとして、Ｖ_th＝−１（Ｖ）の駆動素子と、Ｖ_th＝−５（Ｖ）の駆動素子を仮定する。この場合、Ｖ_th＝−１（Ｖ）の駆動素子には、例えばＶ_gs＝−２（Ｖ）の電圧を印加する（このとき、ΔＶ１＝Ｖ_gs−Ｖ_th＝−１（Ｖ）であり、順バイアスとなる電圧を印加した状態となる。一方、Ｖ_th＝−５（Ｖ）の駆動素子には、例えばＶ_gs＝−３（Ｖ）の電圧を印加する（このとき、ΔＶ２＝Ｖ_gs−Ｖ_th＝２（Ｖ）であり、逆バイアスとなる電圧を印加した状態となる）。

換言すれば、閾値電圧Ｖ_thの絶対値が小さな駆動素子よりも、閾値電圧Ｖ_thの絶対値が大きな駆動素子に対して、より絶対値の大きな電圧（Ｖ_gs）を印加する制御を行えばよい。

なお、上記のような、駆動素子Ｑ１に印加する電圧を閾値電圧Ｖ_thの大きさに応じて異ならせる制御を行う場合には、画素回路の構成が複雑になるかもしれない。しかしながら、このような制御を簡易に行う手法が存在する。以下、その一例について、図１０〜図１２を参照して説明する。

図１０は、Ｖ_th検出時における駆動素子Ｑ１のゲート−ソース間電圧Ｖ_gsと検出時間との関係を示すグラフであり、図１１は、図１０のグラフの縦軸をゲート−ソース間電圧Ｖ_gsと閾値電圧Ｖ_thとの電位差で表したグラフである。また、図１２は、図１１のグラフにおいて、Ｖ_thの検出終了時（１０００μｓ）に画像信号線（図１のコントローラＵ１内に具備される：図示省略）の電位を８Ｖから１０Ｖに上昇させ、かつ、その４００μｓ後に画像信号線の電位を９Ｖに降下させたときのゲート−ソース間電圧Ｖ_gsの変化を示すグラフである。

図１２において、Ｖ_th＝０.４（Ｖ）の曲線では、画像信号線の電位を変化させた４００μｓの期間でＶ_gs−Ｖ_thが０（Ｖ）以上の電圧値となっており順バイアスとなる電圧が印加されているのが分かる。一方、Ｖ_th＝２.４Ｖ〜４.４Ｖの曲線では、画像信号線の電位を変化させた４００μｓの期間でＶ_gs−Ｖ_thが０（Ｖ）以下の電圧値となっており、逆バイアスとなる電圧が印加されているのが分かる。また、Ｖ_th＝１.４（Ｖ）の曲線では、この期間のＶ_gs−Ｖ_thが略０（Ｖ）となっており、順バイアスとなる電圧または逆バイアスとなる電圧のいずれも印加されていないことが分かる。

換言すれば、上記手法では、Ｖ_thの大きなグループ（Ｖ_th＝２.４（Ｖ）〜４.４（Ｖ））に対しては、より小さな電圧（逆バイアスとなる電圧）が印加された状態となり、Ｖ_thの小さなグループ（Ｖ_th＝０．４（Ｖ））に対しては、より大きな電圧（順バイアスとなる電圧）が印加された状態となり、Ｖ_thの高いグループと低いグループの中間にあるグループ（Ｖ_th＝１.４（Ｖ））に対しては、両者の中間値となる電圧が印加された状態になる。なお、このような制御が実行されるのは、Ｖ_thの検出時間を比較的長くとっているからである。Ｖ_th検出時間が長いと、Ｖ_thの小さなグループは検出値が０（Ｖ）に到達するのに対し、Ｖ_thの大きなグループは検出値がＶ_th−ｘ（ｘはある値）になるという性質を利用しているからである。

図７は、図１とは異なる画素回路の構成例を示す図である。図７に示す画素回路は、発光素子Ｄ２が駆動素子Ｑ２のソース端子に接続されている点を除いて、図１に示した画像表示装置と同一、あるいは同等な構成である。なお、図７に示す画像表示装置は、駆動素子Ｑ２のゲート端子を制御する「電圧制御型」の構成である点は図１と同一であり、「ゲート・コントロール／ソース・ドライブ」と呼ばれている。

図７に示す画素回路に対しても、上述した手法を適用することができ、図１の画素回路と同様な効果が得られる。なお、コントローラＵ２は、例えば、一つまたは複数のＴＦＴ、コンデンサなどの容量素子、ＴＦＴを制御する制御線、および画像信号電位を与える画像信号線で構成される。

図８は、図１および図７とは異なる画素回路の構成例を示す図である。図８に示す画素回路は、発光素子Ｄ３が駆動素子Ｑ３ａのソース端子に接続されている点は図７と同様であるが、駆動素子Ｑ３ａのゲート端子が接地されるとともに、駆動素子Ｑ３ａのソース端子の電流をコントローラＵ３で制御するところが相違している。なお、スイッチング素子Ｑ３ｂは、駆動素子Ｑ３ａのゲート−ソース間電圧を書き込む際に、駆動素子Ｑ３ａと発光素子Ｄ３とを切り離すためのスイッチング素子である。また、図８に示す画像表示装置は、駆動素子Ｑ３ａのソース端子を制御する「電流制御型」の構成であり、「ソース・コントロール／ソース・ドライブ」と呼ばれている。なお、コントローラＵ３は、例えば、一つまたは複数のＴＦＴ、コンデンサなどの容量素子、ＴＦＴを制御する制御線、および画像信号電位を与える画像信号線で構成される。

図８に示す画素回路も、図１および図７の画素回路と同様に、駆動素子のＶ_thシフトに起因する劣化や、劣化のバラツキによる画像の均一性の悪化の問題を回避することはできない。したがって、図８に示す画素回路に対しても、上述の技術を適用することができ、図１および図７の画素回路と同様な効果が得られる。

図９は、図１，図７および図８とは異なる画素回路の構成例を示す図である。図９に示す画素回路は、発光素子Ｄ４が駆動素子Ｑ４のドレイン端子に接続されている点は図１と同様であるが、駆動素子Ｑ４のゲート端子が接地されるとともに、駆動素子Ｑ４のソース端子の電流をコントローラＵ４で制御するところが相違している。なお、図９に示す画像表示装置は、駆動素子Ｑ４のソース端子を制御する「電流制御型」の構成であり、「ソース・コントロール／ドレイン・ドライブ」と呼ばれている。なお、コントローラＵ４は、例えば、一つまたは複数のＴＦＴ、コンデンサなどの容量素子、ＴＦＴを制御する制御線、および電源線で構成される。

図９に示す画素回路も、図１，図７および図８の画素回路と同様に、駆動素子のＶ_thシフトに起因する劣化や、劣化のバラツキによる画像の均一性の悪化の問題を回避することはできない。したがって、図９に示す画素回路に対しても、上述の技術を適用することができ、図１，図７および図８の画素回路と同様な効果を得ることができる。

以上のように、本発明にかかる画像表示装置およびその駆動方法は、駆動素子のＶ_thシフト量を画素ごとに均一化する発明として有用である。

Claims (10)

1. 通電により発光する発光素子と、
   ドレイン端子、ソース端子及びゲート端子を有し、該ドレイン端子又は該ソース端子が前記発光素子に直列接続され、該発光素子の発光を制御する駆動素子と、
   前記駆動素子の前記ゲート端子に接続され、前記駆動素子の閾値電圧を検出し、該検出した閾値電圧に基づいて該駆動素子への印加電圧を制御する制御手段と、
   を備え、
   記制御手段は、前記閾値電圧と、該閾値電圧と同極性でかつ前記駆動素子のソース端子に印加される電圧の絶対値以下の絶対値を有する所定の閾値との比較結果に基づき、前記発光素子の非発光時に前記駆動素子に逆バイアスとなる電圧または順バイアスとなる電圧を印加して、
   記駆動素子の前記ソース端子に印加される電圧は、前記制御手段が前記駆動素子の閾値電圧を検出する期間の間、前記閾値電圧の検出のために供給される一定の電圧であることを特徴とする画像表示装置。
2. 前記発光素子の非発光時において、前記閾値電圧の絶対値が前記所定の閾値の絶対値よりも大きいときに前記逆バイアスとなる電圧が前記駆動素子に印加されることを特徴とする請求項１に記載の画像表示装置。
3. 前記発光素子の非発光時において、前記閾値電圧の絶対値が前記所定の閾値の絶対値よりも小さいときに前記順バイアスとなる電圧が前記駆動素子に印加されることを特徴とする請求項１に記載の画像表示装置。
4. 記所定の閾値として、第１の閾値および第２の閾値が設定され、該第２の閾値の絶対値は該第１の閾値の絶対値よりも小さく、
   前記発光素子の非発光時において、前記閾値電圧の絶対値が前記第１の閾値の絶対値よりも大きいときに前記駆動素子に前記逆バイアスとなる電圧が印加され、前記閾値電圧の絶対値が前記第２の閾値の絶対値よりも小さいときに前記駆動素子に前記順バイアスとなる電圧が印加されることを特徴とする請求項１に記載の画像表示装置。
5. 前記制御手段は、前記閾値電圧の絶対値が小さな駆動素子よりも、該閾値電圧の絶対値が大きな駆動素子に対して、より絶対値の大きな電圧を印加することを特徴とする請求項１に記載の画像表示装置。
6. 通電により発光する発光素子と、ドレイン端子、ソース端子及びゲート端子を有し、該ドレイン端子又は該ソース端子が前記発光素子に直列接続され、該発光素子を発光制御する駆動素子と、を有する画像表示装置の駆動方法において、
   前記発光素子を発光させるステップと、
   前記駆動素子の閾値電圧を検出するステップと、
   前記閾値電圧と、該閾値電圧と同極性でかつ前記駆動素子のソース端子に印加される電圧の絶対値以下の絶対値を有する所定の閾値との比較結果に基づき、前記発光素子の非発光時に前記駆動素子に逆バイアスとなる電圧または順バイアスとなる電圧を印加するステップを含み、
   記駆動素子の前記ソース端子に印加される電圧は、前記駆動素子の閾値電圧を検出するステップの間、前記閾値電圧の検出のために供給される一定の電圧であることを特徴とする画像表示装置の駆動方法。
7. 前記発光素子の非発光時において、前記閾値電圧の絶対値が前記所定の閾値の絶対値よりも大きいときに前記逆バイアスとなる電圧が前記駆動素子に印加されることを特徴とする請求項６に記載の画像表示装置の駆動方法。
8. 前記発光素子の非発光時において、前記閾値電圧の絶対値が前記所定の閾値の絶対値よりも小さいときに前記順バイアスとなる電圧が前記駆動素子に印加されることを特徴とする請求項６に記載の画像表示装置の駆動方法。
9. 前記所定の閾値として、第１および第２の閾値が設定され、該第２の閾値の絶対値は該第１の閾値の絶対値よりも小さく、
   前記発光素子の非発光時において、前記閾値電圧の絶対値が前記第１の閾値の絶対値よりも大きいときに前記逆バイアスとなる電圧が前記駆動素子に印加され、前記閾値電圧の絶対値が前記第２の閾値の絶対値よりも小さいときに前記順バイアスとなる電圧が前記駆動素子に印加されることを特徴とする請求項６に記載の画像表示装置の駆動方法。
10. 前記閾値電圧の絶対値が小さな駆動素子よりも、該閾値電圧の絶対値が大きな駆動素子に対して、より絶対値の大きな電圧が印加されることを特徴とする請求項６に記載の画像表示装置の駆動方法。

Images