JP5307471B2 - 基板の製造方法、基板、基板を備えた装置、判別方法、半導体装置の製造方法 - Google Patents

Description

本発明は、基板の製造方法、基板、基板を備えた装置、判別方法に関する。

従来、基板と、電子部品、たとえば、半導体素子とを接続する際には、基板表面に半田を設け、半田を介して基板と半導体素子とを接続している。
一方、近年、半田としては、鉛入り半田に加え、鉛フリー半田が使用されている。基板等が搭載される装置の種類等に応じて、鉛入り半田、鉛フリー半田を区別して使用している。そのため、基板上に形成された半田の種別を判別することが必要である。
蛍光Ｘ線を使用し、半田の種別を確認する方法があるが、この方法では手間を要し、効率的に基板を生産することが困難となる。
そこで、たとえば、特許文献１に開示された方法が提案されている。
この方法では、基板表面に判別ランドを設け、この判別ランドに対する半田の広がり、盛り上がりによって、半田の種類を判別する。
鉛フリー半田を使用した場合には、リフローでの加熱溶融の際に、表面張力の低下が少なく、判別ランドに対する濡れ性が劣る。そのため、半田が中央部で肉厚となり、なだらかなスロープを描くとされている。
一方、鉛入り半田を使用した場合には、リフローでの加熱溶融の際に、表面張力が低下し、判別ランドに対する濡れ性がよい。そのため、半田が、均一な肉厚の平坦状となるとされている。

特開２００３−２０９３４９号公報

特許文献１では、リフローの際の表面張力の違いにより、半田の種類が判別できるとしているが、鉛フリー半田の種類や、鉛フリー半田の溶融温度等によっては、鉛フリー半田を使用した場合であっても、判別ランドに対する濡れ性がよくなり、鉛入り半田の場合と同様に、半田の形状が、均一な肉厚の平坦状となってしまうことがある。
従って、特許文献１の方法では、半田の種別を判別することが困難となる。

本発明者が検討した結果、鉛入り半田か、鉛フリー半田かは、半田表面の光沢の有無により判別することができ、外観を観察することで判別することができることがわかった。一般に、鉛フリー半田は、表面に光沢がなく、鉛入り半田は表面に光沢がある。
ところが、基板表面に形成された半田は、この半田の上に半導体素子等の電子部品が設置されることがあるため、表面が平坦化（コイニング処理）されることがある。コイニング処理は、コイニングツールの平坦面を半田表面に押し当てることにより行われ、半田表面が平坦化される。
このようにして半田表面がコイニング処理されてしまうと、半田表面が傷ついてしまい、半田の外観により、半田の種類を判別することは困難となる。

本発明によれば、基材の一方の面に第一半田部と、この第一半田部と同じ種類の半田で構成される第二半田部とを形成する工程と、上記第一半田部のみを平坦化する工程とを含む、基板の製造方法であって、上記基板は、上記基材と、上記基材の一方の面に設けられ、電子部品との接続に使用される第一半田部と、上記基材の一方の面に設けられ、上記第一半田部と同じ種類の半田で構成される第二半田部とを有し、上記基材上には、上記第一半田部および上記第二半田部が露出する開口が形成されたカバー膜が設けられており、上記第一半田部は、当該基板の電子部品実装領域内に形成され、上記第二半田部は、当該基板の上記電子部品実装領域外に形成され、上記第一半田部の上記基材側の面と反対側の面は平坦面とされ、上記第二半田部表面は、円弧を描いて、上記基材の一方の面と反対側に突出しており、上記第二半田部の上記基材の一方の面からの最大高さは、上記第一半田部の上記平坦面の上記基材の一方の面からの高さよりも低く、上記基材には、上記カバー膜を介して上記半田が塗布され、上記半田を塗布した状態において、上記第二半田部表面は、上記カバー膜の上記基材側の面と反対側の面よりも、上記基材側に位置するとともに、上記第一半田部表面は、上記カバー膜の上記基材側の面と反対側の面よりも上記基材と反対側に位置する、基板の製造方法が提供される。

この発明では、第一半田部のみを平坦化している。
これにより、第二半田部表面は、当該表面を平坦化するための処理が施されてしまうことがなく、第二半田部表面が平坦化により傷ついてしまうことが防止される。そのため、第二半田部表面を観察することで、第一半田部の半田の種別を判別することができる。
従って、半田の種別を容易、かつ、確実に判別することができる。

また、本発明によれば、上述した製造方法により製造された基板も提供できる。
具体的には、基材と、この基材の一方の面に設けられ、電子部品との接続に使用される第一半田部と、上記基材の一方の面に設けられ、上記第一半田部と同じ種類の半田で構成される第二半田部とを有し、上記基材上には、上記第一半田部および上記第二半田部が露出する開口が形成されたカバー膜が設けられ、上記第一半田部は、当該基板の電子部品実装領域内に形成され、上記第二半田部は、当該基板の上記電子部品実装領域外に形成され、上記第一半田部の上記基材側の面と反対側の面は平坦面とされ、上記第二半田部表面は、円弧を描いて、上記基材の一方の面と反対側に突出しており、上記第二半田部の上記基材の一方の面からの最大高さは、上記第一半田部の上記平坦面の上記基材の一方の面からの高さよりも低く、上記第二半田部表面は、上記カバー膜の上記基材側の面と反対側の面よりも上記基材側に位置するとともに、上記第一半田部の前記平坦面は、上記カバー膜の上記基材側の面と反対側の面よりも上記基材と反対側に位置する基板が提供できる。
ここで、平坦面とは、基材の一方の面と略平行な面をいう。

また、本発明によれば、上述した基板と、この基板の上記第一半田部に対し、半田を介して接続される電子部品とを有する装置も提供することができる。
さらに、本発明では、上述した基板を用い、上記第二半田部の外観を観察することで、上記第一半田部の半田の種類を判別する判別方法も提供できる。
さらに、本発明では、基板を準備する工程と、半導体素子を、上記基板上に搭載する工程とを含む、半導体装置の製造方法であって、上記基板は、基材と、上記基材の一方の面に設けられ、電子部品との接続に使用される第一半田部と、上記基材の一方の面に設けられ、上記第一半田部と同じ種類の半田で構成される第二半田部とを有し、上記第一半田部は、当該基板の電子部品実装領域内に形成され、上記第二半田部は、当該基板の上記電子部品実装領域外に形成され、上記第一半田部の上記基材側の面と反対側の面は平坦面とされ、上記第二半田部表面は、円弧を描いて、上記基材の一方の面と反対側に突出しており、上記第二半田部の上記基材の一方の面からの最大高さは、上記第一半田部の上記平坦面の上記基材の一方の面からの高さよりも低く、搭載する上記工程で、上記半導体素子を、上記第一半田部と接続する、半導体装置の製造方法も提供できる。

本発明によれば、半田の種別を容易、かつ、確実に判別することができる基板の製造方法、基板、この基板を備えた装置、判別方法が提供される。

以下、本発明の実施形態を図面に基づいて説明する。
はじめに、図１を参照して、本実施形態の基板１の概要について説明する。
この基板１は、基材１１と、この基材１１表面に設けられ、電子部品との接続に使用される第一半田部１２と、基材１１表面（基材１１の電子部品が搭載される側の一方の面を表面とする）に設けられ、第一半田部１２と同じ半田で構成される第二半田部１３とを有する。
第一半田部１２上面（基材１１表面に対向する面と反対側の面）は平坦面１２１とされ、第二半田部１３表面には、当該表面を平坦化するためのコイニング処理が施されていない。第二半田部１３の基材１１表面からの最大高さＨ２は、第一半田部１２の平坦面１２１の基材１１表面からの高さＨ１よりも低くなっている。
なお、コイニング処理とは、半田部表面をコイニングツール等で押圧し、平坦化する処理のことである。

次に、図１および図２を参照して、基板１について詳細に説明する。
基板１は、その表面に半導体素子２（電子部品）がフリップ素子実装されるものである（図３参照）。
この基板１は、基材１１として、配線基板部であるビルドアップ基板部１１を有する。
ビルドアップ基板部１１は、樹脂を含有する絶縁層１１１と導体配線層１１２とが交互に積層されたものである。絶縁層１１１中に形成されたホール中に導体層１１４が形成され、絶縁層１１１を挟んで配置される導体配線層１１２同士を接続している。
このようなビルドアップ基板部１１の最上層の絶縁層１１１上には、導体層であるランド１１３が複数配置されている。このランド１１３は、絶縁層１１１中に形成された導体層１１４を介して導体配線層１１２に接続される。
導体配線層１１２，ランド１１３，導体層１１４はいずれも金属製であり、たとえば、銅等を含んで構成される。

また、ランド１１３が設けられた絶縁層１１１上には、ソルダーレジスト（カバー膜）１４が設けられている。ソルダーレジスト１４には、ランド１１３の位置に対応する複数の開口が形成されている。ソルダーレジスト１４の開口の大きさは、ランド１１３の大きさよりも小さい。また、ソルダーレジスト１４の複数の開口は、いずれも同じ大きさ形状であり、ソルダーレジストの各開口から露出するランド１１３の面積は、いずれも同じである。

複数のランド１１３のうち、半導体素子搭載領域Ａに配置されたランド１１３上には、第一半田部１２が設置されている。
ここで、半導体素子搭載領域Ａとは、半導体素子２を搭載した際に、基板１表面側からみて、半導体素子２に被覆される領域である。
この第一半田部１２は、ソルダーレジスト１４の開口から露出しているランド１１３を完全に被覆するとともに、ソルダーレジスト１４の開口から上方（基材１１と反対側）に突出している。そして、第一半田部１２の上面は、基材１１表面と略平行な平坦面１２１となっている。この平坦面１２１は、ソルダーレジスト１４表面よりも上方側に位置している。平坦面１２１は半田をコイニング処理することにより形成されたものである。
第一半田部１２の半田の種類としては、特に限定されず、鉛入り半田であってもよく、また、鉛フリー半田であってもよい。
この第一半田部１２上には、図３に示すように、半導体素子２が半田バンプ３を介して搭載される。この半導体素子２の搭載安定性を高めるために、第一半田部１２の上面は平坦面１２１となっているのである。この第一半田部１２はいわゆる予備半田である。

一方、複数のランド１１３のうち、半導体素子搭載領域Ａ外に位置するランド１１３上には、第二半田部１３が配置されている。
ここで、第二半田部１３は、一つのランド１１３上にのみ設けられていてもよく、また、複数のランド１１３上に設けられていてもよい。
第二半田部１３が設けられるランド１１３は、半導体素子搭載領域Ａ近傍に配置されている。
この第二半田部１３は、ソルダーレジスト１４の開口から露出するランド１１３表面を完全に被覆している。この第二半田部１３は、ソルダーレジスト１４の開口から突出しておらず、その表面は、ソルダーレジスト１４表面（基材１１側の面と反対側の面）よりも基材１１側に位置する。
第二半田部１３の基材１１表面からの最大高さＨ２は、第一半田部１２の平坦面１２１の基材１１表面からの高さＨ１よりも低くなっている。
第二半田部１３の表面は、円弧を描いて、基材１１表面と反対側に突出している。換言すると、第二半田部１３はコイニング処理されていないものとなっている。
第二半田部１３の半田の種類は、第一半田部１２と同じであればよい。

図３に示すように、以上のような基板１上には、半導体素子２が搭載される。この半導体素子２は、半田バンプ３を介して、第一半田部１２と接続されることとなる。これにより、半導体素子２と、基板１とを有する半導体装置４が構成される。

次に、図４および図５を参照して、以上のような基板１の製造方法について説明する。
はじめに、基板１の製造方法の概要について説明する。
基板１の製造方法は、基材１１上に半田を塗布して、第一半田部１２と、この第一半田部１２の前記基材１１表面からの最大高さよりも前記基材１１表面からの最大高さが低く、前記第一半田部１２と同じ種類の半田で構成される第二半田部１３とを形成する工程と、第一半田部１２表面を押圧して、平坦化する工程とを含む。
第一半田部１２表面を押圧して、平坦化する前記工程では、第二半田部１３表面を押圧せずに、第一半田部１２の平坦面１２１の基材１１表面からの高さが、第二半田部１３の基材１１表面からの最大高さよりも高くなるように、第一半田部１２の表面を押圧する。そして、第一半田部１２表面を押圧して、平坦化する前記工程の後段で、第二半田部１３の外観を観察することで、第一半田部１２の半田の種類を判別する工程を実施する。

次に、基板１の製造方法について詳細に説明する。
はじめに、基材１１上にソルダーレジスト１４を設ける。
次に、図４に示すように、ソルダーレジスト１４上に、複数の開口Ｍ１，Ｍ２が形成されたマスクＭを設置する。
このマスクＭは第一半田部１２，第二半田部１３印刷用のマスクである。
マスクＭの一部の開口Ｍ２の面積は、他の開口Ｍ１よりも小さく形成されている。具体的には、半導体素子搭載領域Ａに位置するランド１１３上に位置する開口Ｍ１の面積は、半導体素子搭載領域Ａ外に位置するランド１１３上に位置する開口Ｍ２の面積よりも大きくなっている。

次に、マスクＭ上に半田を塗布する。半田は、マスクＭの開口Ｍ１，Ｍ２、さらには、ソルダーレジスト１４を介して基材１１のランド１１３上に塗布されることとなる。
マスクＭの開口Ｍ１，Ｍ２の大きさが異なっているため、半導体素子搭載領域Ａに位置するランド１１３上の半田量は、半導体素子搭載領域Ａ外のランド１１３上の半田量よりも多くなる。

次に、基材１１上からマスクＭを除去し、半田が塗布された基材１１をリフローする。
リフロー後には、図５に示すように、半導体素子搭載領域Ａに位置するランド１１３上の第一半田部１２、半導体素子搭載領域Ａ外のランド１１３上の第二半田部１３は、いずれも表面が円弧を描き、湾曲する。
ただし、半導体素子搭載領域Ａに位置するランド１１３上の半田量は、半導体素子搭載領域外のランド１１３上の半田量よりも多いため、半導体素子搭載領域Ａに位置するランド１１３上の第一半田部１２の頂部は、半導体素子搭載領域Ａ外のランド１１３上の半田１３の頂部よりも上方（基材１１と反対側）に位置することとなる。
また、第二半田部１３の表面は、ソルダーレジスト１４の開口から突出しておらず、ソルダーレジスト１４表面よりも基材１１側に位置している。一方で、第一半田部１２の表面は、ソルダーレジスト１４の開口から突出し、ソルダーレジスト１４表面よりも、基材１１と反対側に位置している。

次に、半導体素子搭載領域Ａ内のランド１１３上の第一半田部１２のコイニング処理を行う。
具体的には、基材１１表面側から押圧面が平坦面とされたコイニングツールを、基材１１に対して押しつけ、第一半田部１２の表面を平坦面とする。これにより、第一半田部１２が形成されることとなる。
この際、半導体素子搭載領域Ａ外のランド１１３上の第二半田部１３の頂部は、半導体素子搭載領域Ａに位置するランド１１３上の第一半田部１２の頂部よりも下方（基材１１側）にあるため、半導体素子搭載領域Ａに位置するランド１１３上の第二半田部１３はコイニングされない。
この工程により、第二半田部１３の基材１１表面からの最大高さが、第一半田部１２の平坦面１２１の基材１１表面からの高さよりも低くなる。

次に、第二半田部１３の外観を観察することで、第一半田部１２の半田の種類を判別する。具体的には、第二半田部１３の光沢の有無により、第一半田部１２の半田が鉛入り半田であるか、鉛フリー半田であるかを判別する。そして、半田が所望の種類であるかどうか確認する。
以上の工程により、基板１の製造が完了する。

その後、基板１上に半導体素子２を搭載することで半導体装置４が得られる。具体的には第一半田部１２の平坦面１２１上に半田バンプ３を介して半導体素子２を搭載する。その後、基板１および半導体素子２をリフローして、基板１および半導体素子２を接続する。
次に、第二半田部１３を観察し、第二半田部１３がソルダーレジスト１４の下方に潜り込んでしまっているかどうか確認する。第二半田部１３がソルダーレジスト１４の下方に潜り込んでしまっている場合には、第一半田部１２もソルダーレジスト１４の下方に潜り込んでしまっていると考えられる。
この場合には、第一半田部１２同士がソルダーレジスト１４の下方で接続し、導通不良を起こす可能性がある。

従って、第二半田部１３がソルダーレジスト１４の下方に潜り込んでしまっている場合には、半導体装置４が不良であると判断する。
一方で、第二半田部１３がソルダーレジスト１４の下方に潜り込んでいない場合には、正常な半導体装置４が得られていると判断する。

次に、本実施形態の作用効果について説明する。
第二半田部１３は、第一半田部１２と同じ種類の半田で構成されている。そして、第二半田部１３表面は、当該表面を平坦化するためのコイニング処理が施されていない。そのため、第二半田部１３表面がコイニング処理により傷ついてしまうことはなく、第二半田部１３表面を観察することで、第一半田部１２の半田の種別を判別することができる。
従って、半田の種別を容易、かつ、確実に判別することができる基板１を提供することができる。

また、半田を印刷する際のマスクＭの一部の開口Ｍ２を他の開口Ｍ１よりも小さくしている。そのため、他の開口Ｍ１の位置に塗布される半田の量よりも、一部の開口Ｍ２の位置に塗布される半田の量が少なくなる。これにより、リフロー後において、他の開口Ｍ１の位置に塗布された半田表面の位置を、一部の開口Ｍ２の位置に塗布された半田（第二半田部１３）表面の位置よりも低くすることができる。従って、コイニング処理して、第一半田部１２を形成する際に、第二半田部１３表面のコイニング処理を防止することが、容易となる。

さらに、本実施形態では、第二半田部１３は、ソルダーレジスト１４の開口から突出しておらず、その表面は、ソルダーレジスト１４表面よりも基材１１側に位置している。一方で、第一半田部１２となる半田は、ソルダーレジスト１４表面から基材１１と反対側に突出している。
これにより、第一半田部１２に平坦面１２１を形成する際に、第二半田部１３がコイニングされてしまうことを確実に防止できる。

また、本実施形態では、第二半田部１３を、基材１１の素子搭載領域Ａ外に設けている。これにより、基材１１の素子搭載領域Ａを狭めてしまうことを防止できる。
また、基材１１の素子搭載領域Ａ外に第二半田部１３を設けることで、半導体素子２を基板１に搭載した状態で、第二半田部１３を観察することが可能となる。
具体的には第二半田部１３がソルダーレジスト１４の下方に潜り込んでしまっているかどうかを観察することで、素子搭載領域Ａにある第一半田部１２がソルダーレジスト１４の下方に潜り込んでしまっているかどうかを判定することができる。
一般にソルダーレジスト１４と、ランド１１３とは密着性が良好ではなく、ランド１１３とソルダーレジスト１４とがはがれてしまい、半田がソルダーレジスト１４の下方に潜り込んでしまうことがある。
従来、半田のソルダーレジスト下方への潜り込みを判別するためには、半導体素子を引きはがし、確認していたが、本実施形態では、第二半田部１３があるため、半導体素子２を引きはがす必要がない。
これにより、半導体装置４の生産性を高めることができる。

さらに、本実施形態では、第二半田部１３が設けられるランド１１３は、半導体素子搭載領域Ａ近傍に配置されている。
半田のソルダーレジスト１４下方への潜り込みは、半導体素子２を半田バンプ３により接合する際に起こることが多く、この際、基板１には熱が加わる。
半導体素子搭載領域Ａ近傍に第二半田部１３を配置することで、第二半田部１３に対し、第一半田部１２と略同様の熱が加わることとなる。
従って、第二半田部１３を観察することで、第一半田部１２の状態を確実に把握することができるようになる。

なお、第二半田部１３を複数設ければ、半田の判別の確度および半田のソルダーレジスト１４への潜り込み不良の発生の判別の確度を高めることができる。

（変形例）
なお、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
たとえば、前記実施形態では、基材１１上にソルダーレジスト１４が設けられていたが、これに限らず、たとえば、ソルダーレジスト１４はなくてもよい。さらには、ソルダーレジスト１４にかえて、基材１１の絶縁層と同様の絶縁層が、カバー膜として基材１１上に設けられていてもよい。
さらに、前記実施形態では、ソルダーレジスト１４表面よりも第二半田部１３表面が基材１１側に位置するとしたが、これに限らず、第二半田部が第一半田部１２と同様にソルダーレジスト１４の開口から突出していてもよい。

また、前記実施形態では、基材１１をビルドアップ基板部から構成されるものとしたが、基材１１はこれに限られるものではなく配線基板等であればよい。

（参考となる形態）
第一半田部表面はコイニングされていなくてもよい。第一半田部表面が略平坦である場合には、コイニングは不要である。
また、第一半田部表面をコイニングしないような場合には、第二半田部表面が第一半田部表面よりも高い位置にあってもよい。
すなわち、基材と、この基材表面に設けられ、電子部品との接続に使用される第一半田部と、前記基材表面に設けられ、前記第一半田部と同じ種類の半田で構成される第二半田部とを有し、前記第二半田部上面は、当該上面を平坦化するためのコイニング処理が施されていない基板であってもよい。
たとえば、以下の構成も本発明に適用することが可能である。
（１）基材の一方の面に第一半田部と、この第一半田部と同じ種類の半田で構成される第二半田部とを形成する工程と、
前記第一半田部のみを平坦化する工程とを含む、基板の製造方法。
（２）（１）に記載の基板の製造方法において、
平坦化する前記工程の後段で、前記第二半田部の外観を観察することで、前記第一半田部の半田の種類を判別する工程を実施する基板の製造方法。
（３）（１）または（２）に記載の基板の製造方法において、
平坦化する前記工程では、平坦化後の前記第一半田部の前記基材の一方の面からの高さが、前記第二半田部の前記基材の一方の面からの最大高さよりも高くなるように、前記第一半田部を押圧する基板の製造方法。
（４）（１）乃至（３）のいずれかに記載の基板の製造方法において、
前記第一半田部は、当該基板の電子部品実装領域内に形成され、
前記第二半田部は、当該基板の前記電子部品実装領域外に形成される基板の製造方法。
（５）（１）乃至（４）のいずれかに記載の基板の製造方法において、
前記基材上には、前記第一半田部および前記第二半田部が露出する開口が形成されたカバー膜が設けられており、
前記基材には、前記カバー膜を介して前記半田が塗布され、
前記半田を塗布した状態において、前記第二半田部表面は、前記カバー膜の前記基材側の面と反対側の面よりも、前記基材側に位置するとともに、前記第一半田部表面は、前記カバー膜の前記基材側の面と反対側の面よりも前記基材と反対側に位置する基板の製造方法。
（６）（１）乃至（５）のいずれかに記載の基板の製造方法において、
基材上に前記第一半田部および第二半田部を形成する前記工程は、
前記基材上に複数の開口が形成されたマスクを配置する工程と、
前記マスクを介して前記基材上に半田を塗布する工程と、
前記マスクを前記基材上からのぞく工程とを含み、
前記マスクを設ける前記工程では、前記第二半田部を形成するための前記マスクの開口を、前記第一半田部を形成するための前記マスクの開口よりも小さく形成する基板の製造方法。
（７）基材と、
この基材の一方の面に設けられ、電子部品との接続に使用される第一半田部と、
前記基材の一方の面に設けられ、前記第一半田部と同じ種類の半田で構成される第二半田部とを有し、
前記第一半田部の前記基材側の面と反対側の面は平坦面とされ、
前記第二半田部の前記基材の一方の面からの最大高さは、前記第一半田部の前記平坦面の前記基材の一方の面からの高さよりも低い基板。
（８）（７）に記載の基板において、
前記第二半田部は、前記第一半田部の半田の種類を識別するためのものである基板。
（９）（７）または（８）に記載の基板において、
前記第二半田部表面は、円弧を描いて、前記基材の一方の面と反対側に突出している基板。
（１０）（７）乃至（９）のいずれかに記載の基板において、
前記基材上には、前記第一半田部および前記第二半田部が露出する開口が形成されたカバー膜が設けられ、
前記第二半田部表面は、前記カバー膜の前記基材側の面と反対側の面よりも前記基材側に位置するとともに、前記第一半田部の平坦面は、前記カバー膜の前記基材側の面と反対側の面よりも前記基材と反対側に位置する基板。
（１１）（１０）に記載の基板において、
前記カバー膜の前記第一半田部が露出する開口および、前記第二半田部が露出する開口
の大きさおよび形状は同一である基板。
（１２）（７）乃至（１１）のいずれかに記載の基板において、
前記第二半田部は、当該基板の電子部品実装領域外に形成されている基板。
（１３）（７）乃至（１２）のいずれかに記載の基板と、
この基板の前記第一半田部に対し、半田を介して接続される電子部品とを有する装置。
（１４）（７）乃至（１２）のいずれかに記載の基板を用い、前記第二半田部の外観を観察することで、前記第一半田部の半田の種類を判別する判別方法。

本発明の一実施形態にかかる基板の断面図である。 基板を示す斜視図である。 半導体装置の断面図である。 基板の製造工程を示す断面図である。 基板の製造工程を示す断面図である。

符号の説明

１ 基板
２ 半導体素子
３ 半田バンプ
４ 半導体装置
１１ 基材（ビルドアップ基板部）
１２ 第一半田部
１３ 第二半田部
１４ ソルダーレジスト
１１１ 絶縁層
１１２ 導体配線層
１１３ ランド
１１４ 導体層
１２１ 平坦面
Ａ 半導体素子搭載領域
Ｍ マスク
Ｍ１ 開口
Ｍ２ 開口

Claims (13)

1. 基材の一方の面に第一半田部と、この第一半田部と同じ種類の半田で構成される第二半田部とを形成する工程と、
   前記第一半田部のみを平坦化する工程とを含む、基板の製造方法であって、
   前記基板は、前記基材と、前記基材の一方の面に設けられ、電子部品との接続に使用される第一半田部と、前記基材の一方の面に設けられ、前記第一半田部と同じ種類の半田で構成される第二半田部とを有し、前記基材上には、前記第一半田部および前記第二半田部が露出する開口が形成されたカバー膜が設けられており、前記第一半田部は、当該基板の電子部品実装領域内に形成され、前記第二半田部は、当該基板の前記電子部品実装領域外に形成され、前記第一半田部の前記基材側の面と反対側の面は平坦面とされ、前記第二半田部表面は、円弧を描いて、前記基材の一方の面と反対側に突出しており、前記第二半田部の前記基材の一方の面からの最大高さは、前記第一半田部の前記平坦面の前記基材の一方の面からの高さよりも低く、前記基材には、前記カバー膜を介して前記半田が塗布され、前記半田を塗布した状態において、前記第二半田部表面は、前記カバー膜の前記基材側の面と反対側の面よりも、前記基材側に位置するとともに、前記第一半田部表面は、前記カバー膜の前記基材側の面と反対側の面よりも前記基材と反対側に位置する、基板の製造方法。
2. 請求項１に記載の基板の製造方法において、
   平坦化する前記工程の後段で、前記第二半田部の外観を観察することで、前記第一半田部の半田の種類を判別する工程を実施する基板の製造方法。
3. 請求項１または２に記載の基板の製造方法において、
   平坦化する前記工程では、平坦化後の前記第一半田部の前記基材の一方の面からの高さが、前記第二半田部の前記基材の一方の面からの最大高さよりも高くなるように、前記第一半田部を押圧する基板の製造方法。
4. 請求項１乃至３のいずれかに記載の基板の製造方法において、
   基材上に前記第一半田部および第二半田部を形成する前記工程は、
   前記基材上に複数の開口が形成されたマスクを配置する工程と、
   前記マスクを介して前記基材上に半田を塗布する工程と、
   前記マスクを前記基材上から除く工程とを含み、
   前記マスクを設ける前記工程では、前記第二半田部を形成するための前記マスクの開口を、前記第一半田部を形成するための前記マスクの開口よりも小さく形成する基板の製造方法。
5. 基材と、
   この基材の一方の面に設けられ、電子部品との接続に使用される第一半田部と、
   前記基材の一方の面に設けられ、前記第一半田部と同じ種類の半田で構成される第二半田部とを有し、
   前記基材上には、前記第一半田部および前記第二半田部が露出する開口が形成されたカバー膜が設けられ、
   前記第一半田部は、当該基板の電子部品実装領域内に形成され、
   前記第二半田部は、当該基板の前記電子部品実装領域外に形成され、
   前記第一半田部の前記基材側の面と反対側の面は平坦面とされ、
   前記第二半田部表面は、円弧を描いて、前記基材の一方の面と反対側に突出しており、
   前記第二半田部の前記基材の一方の面からの最大高さは、前記第一半田部の前記平坦面の前記基材の一方の面からの高さよりも低く、
   前記第二半田部表面は、前記カバー膜の前記基材側の面と反対側の面よりも前記基材側に位置するとともに、前記第一半田部の前記平坦面は、前記カバー膜の前記基材側の面と反対側の面よりも前記基材と反対側に位置する基板。
6. 請求項５に記載の基板において、
   前記第二半田部は、前記第一半田部の半田の種類を識別するためのものである基板。
7. 請求項５または６に記載の基板において、
   前記カバー膜の前記第一半田部が露出する開口および、前記第二半田部が露出する開口の大きさおよび形状は同一である基板。
8. 請求項５乃至７のいずれかに記載の基板と、
   この基板の前記第一半田部に対し、半田を介して接続される電子部品とを有する装置。
9. 請求項５乃至７のいずれかに記載の基板を用い、前記第二半田部の外観を観察することで、前記第一半田部の半田の種類を判別する判別方法。
10. 基板を準備する工程と、
    半導体素子を、前記基板上に搭載する工程とを含む、半導体装置の製造方法であって、
    前記基板は、基材と、前記基材の一方の面に設けられ、電子部品との接続に使用される第一半田部と、前記基材の一方の面に設けられ、前記第一半田部と同じ種類の半田で構成される第二半田部とを有し、前記第一半田部は、当該基板の電子部品実装領域内に形成され、前記第二半田部は、当該基板の前記電子部品実装領域外に形成され、前記第一半田部の前記基材側の面と反対側の面は平坦面とされ、前記第二半田部表面は、円弧を描いて、前記基材の一方の面と反対側に突出しており、前記第二半田部の前記基材の一方の面からの最大高さは、前記第一半田部の前記平坦面の前記基材の一方の面からの高さよりも低く、
    搭載する前記工程で、前記半導体素子を、前記第一半田部と接続する、半導体装置の製造方法。
11. 請求項１０に記載の半導体装置の製造方法において、
    前記第一半田部および前記第二半田部の半田が鉛フリー半田である、半導体装置の製造方法。
12. 請求項１０または１１に記載の半導体装置の製造方法において、
    前記基材上には、前記第一半田部および前記第二半田部が露出する開口が形成されたカバー膜が設けられており、前記基材には、前記カバー膜を介して前記半田が塗布され、前記半田を塗布した状態において、前記第二半田部表面は、前記カバー膜の前記基材側の面と反対側の面よりも、前記基材側に位置するとともに、前記第一半田部の前記平坦面は、前記カバー膜の前記基材側の面と反対側の面よりも前記基材と反対側に位置する、半導体装置の製造方法。
13. 請求項１２に記載の半導体装置の製造方法において、
    前記カバー膜の前記第一半田部が露出する開口および、前記第二半田部が露出する開口の大きさおよび形状は同一である、半導体装置の製造方法。

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