JP5289821B2 - 再マッピングされた不良ブロックアドレスを含む不揮発性メモリ装置及びシステム、並びにその動作方法 - Google Patents

Description

本発明は、電子工学分野に係り、さらに詳細には不揮発性メモリと不揮発性メモリの動作方法とに関する。

メモリ装置は、メモリセルブロックと、不良品を判断するブロックのための代替物として使用されうるリダンダンシーブロックとを有するアレイを含んで構成することができる。前記代替は、ブロック選択回路により行われて、代替が要求される際にブロック選択回路が最上位アドレスを有するメモリセルブロックを始めるメモリセルブロックの中から選択できる。
また、このような不揮発性メモリは、一例として特許文献１に開示されている。
米国特許６，９５６，７６９Ｂ２

本発明の目的は、不揮発性マット内の代替ブロックとして使用するために、現在割り当てられたブロックに対するスキャンに要求される時間の量を減少させることができる不揮発性メモリ装置及びシステム、並びにその動作方法を提供することにある。
本発明の他の目的は、マッピングされた不良ブロック有する不揮発性マットの部分のみをスキャニングすることにより、従来のシステムが全不揮発性マットをスキャンするのに使用することができる時間の重要な部分を除去できる不揮発性メモリ装置及びシステム、並びにその動作方法を提供することにある。
また、本発明のさらに他の目的は、既知の不良ブロックをアクティブにすることができないように防ぐことができる不揮発性メモリ装置及びシステム、並びにその動作方法を提供することにある。

本発明による実施の形態は、不揮発性メモリ装置、メモリカード、そしてマット（ｍａｔｓ）の間に再マッピングされた不良ブロックアドレスを含むシステム及びそのシステムの動作方法を提供することができる。このような実施の形態によると、不揮発性メモリ装置の動作方法は、前記不揮発性メモリ装置で第１不揮発性マット内の不良ブロックのアドレスを再マッピングし、前記不揮発性メモリ装置で第２不揮発性マット内の不良ブロックのアドレスを再マッピングすることにより提供することができ、ここで、前記第２不揮発性マットは、前記第１不揮発性マット内のブロックとマッピングされたアドレスであるブロックを含む。

本発明による他の実施の形態において、不良ブロックに対する不揮発性メモリ装置のスキャニング方法は、前記不揮発性メモリ装置の最低ブロックアドレス上にあり、前記不揮発性メモリ装置の歩留まりに基づいた開始ブロックアドレスで始まる不良ブロックが各ブロックであることを表すデータに対する不揮発性メモリ装置内のブロックを順次スキャニングすることにより提供することができる。

本発明による他の実施の形態において、メモリカードは、そこに再マッピングされた前記第１不揮発性マット内の第１不良ブロックを有する第１代替ブロックを有するその最も高い部分を含む第１不揮発性マットを前記メモリカード内に含むことができる。前記メモリカード内の第２不揮発性マットは、そこに再マッピングされた前記第２不揮発性マット内の第２不良ブロックを有する第２代替ブロックを有するその最も高い部分を含むことができる。

本発明による他の実施の形態において、不揮発性メモリ装置は、第１代替ブロックに再マッピングされた第１不良ブロックアドレスを含む第１不揮発性マット、そして前記第１不揮発性マット内のブロックとマッピングされたアドレスであるブロックを含み、第２代替ブロックに再マッピングされた第２不良ブロックアドレスを含む第２不揮発性マットを含むことができる。

本発明による他の実施の形態において、不揮発性メモリ装置は、第１代替ブロックに再マッピングされた第１不良ブロックアドレスを含む第１不揮発性マット、そして前記第１不揮発性マット内のブロックとマッピングされたアドレスであるブロックを含み、第２代替ブロックに再マッピングされた第２不良ブロックを含む第２不揮発性マットを含むことができる。

本発明による他の実施の形態において、不揮発性メモリ装置は、第１不良ブロックを含む第１不揮発性マットと第２不良ブロックを含む第２不揮発性マットとを含むことができ、ここで前記第１及び第２不良ブロックは、第２不揮発性マットの最も高い部分にある第１及び第２リダンダントブロックにそれぞれ再マッピングされたアドレスである。

本発明は、不揮発性マット内の代替ブロックとして使用するために現在割り当てられたブロックに対するスキャンに要求される時間を減少させることができ、従来のシステムが全不揮発性マットをスキャンするのに使用することができる時間の重要な部分を除去でき、そして既知の不良ブロックをアクティブにすることができないように防ぐことができる。

本発明は、添付された図面を参照して以下でより詳細に説明される。ここで本発明の実施の形態は、例示方法によって説明される。しかしながら、本発明は、多くの互いに異なる形態で具現されうるものであって、以下に説明された例示の実施の形態に限定されるものと解釈してはならない。むしろ、このような例示実施の形態が提供されるから、本開示が充分かつ完全になり、それにより当業者に本発明の技術範囲を十分に伝達することになる。

一つの要素が他の要素「に接続する（ｃｏｎｎｅｃｔｅｄ ｔｏ）」、「に結合される（ｃｏｕｐｌｅｄ ｔｏ）」、又は「に応答する（ｒｅｓｐｏｎｓｉｖｅ ｔｏ）」（及び／又はその変形）と言及されるとき、それは、他の要素に直接接続されるか、結合されるか、又は応答できるか、又は介入する要素が存在できるものと理解されたい。反対に、一つの要素が他の要素「に直接接続する（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）」、「に直接結合される（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ｔｏ）」、又は「に直接応答する（ｄｉｒｅｃｔｌｙ ｒｅｓｐｏｎｓｉｖｅ ｔｏ）」（及び／又はその変形）と言及されるとき、介入要素は存在しない。類似符号は、全体類似要素として言及する。ここで使用されたように、用語「及び／又は」は、関連リスト項目の一つ以上のうち、何れかの組み合わせ及びすべての組み合わせを含み、「／」と短縮できる。

第１、第２、第３などという用語が多様な要素、成分、領域、層及び／又は区画を説明するためにここで使用されるとしても、このような要素、成分、領域、層及び／又は区画は、このような用語により限定されてはならない。このような用語は一つの要素、成分、領域、層又は区画と異なる領域、層又は区画を区別するために使用されるだけである。したがって、以下で論議された第１要素、成分、領域、層又は区画は、本発明の思想を逸脱しない範囲内で、第２要素、成分、領域、層又は区画と言及することができる。

ここで使用された用語は、特別な実施の形態を説明するためのものであって、本発明を限定するものではない。ここに使用された通りに、文脈が明確に異なったものを表さない限り、単数の形態「ａ」、「ａｎ」及び「ｔｈｅ」は、また複数の形態を含むように意図されたものである。用語「含む」及び／又は「含んでいる」（及び／又はその変形）が本明細書に使用されるとき、この用語は、言及された特徴、整数、ステップ、動作、要素、及び／又は成分の存在を規定するものであり、しかしながら、この用語が一つ以上の他の特徴、整数、ステップ、動作、要素、成分、及び／又はグループの存在や追加を排除しないものとさらに理解されうるであろう。反対に、用語「構成される」（及び／又はその変形）が本明細書に使用されるとき、この用語は、言及された特徴、整数、ステップ、動作、要素、及び／又は成分の数を規定し、そして追加的な特徴、整数、ステップ、動作、要素、及び／又は成分を排除する。

その反対が特定されないと、ここに使用されたすべての用語（技術的及び科学的用語を含む）は、本発明が属する当業者により通常理解されるものと同じ意味を有する通常使用される辞書で特定される用語のような用語は、関連技術と本出願の文脈でのそれらの意味と一致する意味を有するものと解釈されなければならず、そしてここでそのように明確に特定されないと、理想化されるか、又は過度に公式的な意味と解釈されてはならない。

以下により詳細に説明されているように、本発明による実施の形態において、不揮発性マットのブロックが不良ブロックの代替のために割り当てられたものと判断するとき、不揮発性マットの部分的スキャンが行われうる。例えば、本発明による実施の形態において、所定のオフセットは、不揮発性マット内の最も低いアドレス上にある開始ブロックアドレスに不揮発性マットをインデックスするのに使用することができる。

例えば、所定のオフセットは、前記装置と関連した歩留まりに基づくことができる。例として、不揮発性マットを製造するのに使用される工程に対する歩留まりが約２．５％であると（すなわち、前記装置内のブロックの２．５％が不良であると）、部分的スキャンは、開始ブロックアドレスで始まることができ、これは、不揮発性マットの最も高いアドレスの下にあるアドレス空間の約２．５％である。

この部分的スキャン方法は、不揮発性マット内の代替ブロックとして使用するために現在割り当てられたブロックに対するスキャンに要求される時間を減少させることができる。従来のあるシステムにおいて、スキャンは、不揮発性マットの最も低い部分から始まることができ、不揮発性マットの最も高いアドレスが検査されるまで行われる。したがって、本発明による実施の形態において、部分的スキャン方法は、マッピングされた不良ブロックを有する不揮発性マットの部分のみをスキャニングすることによって、従来のシステムが全体の不揮発性マットをスキャンするのに使用することができる時間の重要な部分を除去することができる。

本発明による実施の形態において、部分的スキャン方法は、不良ブロックに対する代替ブロックとして使用するために、それが現在割り当てられたということを表す第１ブロックの検査まで行うことができる。この判断結果、部分的スキャン方法は、すべての残存ブロック（開始ブロックアドレスの上にある）が不良ブロックの代替のためにスキャンされるように続けることができ、ここでこの部分的スキャンを終了することができる。本発明による実施の形態において、部分的スキャン方法は、不揮発性マットの最も高い部分からオフセットされた開始ブロックアドレスを始めることができ、代替ブロックとして使用するために割り当てられた第１ブロックの発見までアドレス空間の最も高い部分を介して上に行うことができる。ここで部分的スキャンは、すべての残存の非スキャンのブロックを不良ブロックの代替のために割り当てられたものと表示（ｍａｒｋｉｎｇ）することにより終了できる。

本発明者により評価されるように、不揮発性メモリを含むシステムを駆動するとすぐに、初期スキャンがユーザのシステムにより行われ、不揮発性メモリ内のブロックが代替ブロックの使用するために現在割り当てられているか否かを判断することができる。動作時に、代替ブロックは、通常、不良と既知の不揮発性メモリ内のブロックに代替される。不良ブロックのアドレスにアクセスするとすぐに、その代わりにメモリコントローラは、不良ブロックアドレスと共に使用するために割り当てられた関連代替ブロックをアクセスできる。したがって、ここで使用されるように、不揮発性メモリ内の既知の不良ブロックと代替ブロックとのこの関係は、時々アドレス再マッピングと言及される。例えば、代替ブロックがアドレスされた不良ブロックの代りにアクセスされるとき、不良ブロックは、代替ブロックでアドレス再マッピングされたものとしても良い。

本発明によるさらに他の実施の形態において、多数の不揮発性マット（ＭＡＴｓ）は、互いに共にアドレスマッピングされうる。例えば、本発明による実施の形態において、２個のマットは共にアドレスマッピングされて、一つに合わせられたマットのすべては隣接したアドレス空間を提供することができる。本発明による実施の形態において、マットのうちの何れか一つが隣接したアドレス空間の最も低い部分を提供し、第２マットが隣接したアドレス空間のうち極めて近く隣接した上端部分を提供するようにマットが形成されて、線形アドレス空間を提供する。本発明による他の実施の形態において、偶数ブロックアドレスが第１マットに送られ、これに対し奇数ブロックアドレスが第１マットと共にアドレス挿入された第２マットに送られるように、第１及び第２マット内のブロックは、互いにアドレス挿入されることができる。

各々のこのような構成（線形又は挿入されたアドレスマッピングを使用する）において、各マットの最も高い部分は、各マットに位置した既知の不良ブロックと関連した代替ブロックとして使用するために割り当てることができる。また、ここで説明された部分的スキャン方法は、共にアドレスマッピングされた多数の不揮発性マットと関連して使用することができる。

本発明によるさらに他の実施の形態において、代替ブロックは、共にアドレスマッピングされた２個のマットのうちの何れか一つのマットのアドレス空間の最も高い部分に割り当てることができる。特に、そこに割り当てられた代替ブロックを有する不揮発性マットは、各々のマット内の不良ブロックのための代替ブロックを実際に提供する。例えば、本発明による実施の形態において、第１マット内の既知の不良ブロックは、第２マットのアドレス空間の最も高い部分に位置した代替ブロックにアドレス再マッピングすることができる。第１マットのアクセスに対する応答として、代替信号（アドレスされた不良ブロックと関連した代替ブロックをアクティブにする）は、第２マットと関連した不良ブロックの代替コントローラ回路により提供される。本発明によるさらに他の実施の形態において、代替信号は、アクセスされたマットと関連したブロック代替コントローラ回路により提供することができる。

図１は、不揮発性マット１００内の既知の不良ブロックのための代替ブロックとして使用するために割り当てられたメモリブロックＭＢ１０１９〜ＭＢ１０２３を含む不揮発性マット１００の概略表現を示したものである。不揮発性マット１００は、以前にスキャンされてそこに含まれたブロックのうち、どれがデータを格納するための使用に不適切（すなわち、不良ブロック）であるかを判断するものと理解されるはずである。そして、既知の不良ブロックは、メモリブロックＭＢ１０１９〜ＭＢ１０２３により現れる不揮発性マット１００のアドレス空間の最も高い部分に位置した代替ブロックに予めアドレス再マッピングされる。

ここで使用されたように、用語「マット」は、不揮発性メモリ装置、メモリカード及び／又は互いに独立的にアクセスされうる不揮発性メモリ装置（又はブロック）を含むメモリシステムを意味するものと理解されるであろう。例えば、２個のマットが互いに異なるブロックアドレスへのアクセスを受信することができるように、２個のマットは、互いに関連した別個のアドレスデコード回路を有することができる。また、用語「マット」は、システム内の他のメモリブロックと独立的にアクセスできるタイプのメモリブロックを含むことができる。ユーザのシステムが不揮発性マット１００を含むメモリシステムを再開始するとき、既知の不良ブロックのために代替ブロックとして割り当てられたブロックに対する不揮発性マット１００をスキャニングすることにより、不良ブロックテーブル（ブロックのうち、どれが不良で、代替ブロックのうち、どれが互いに関連しているかを表す）は、再構成されなければならない。したがって、不良ブロックスキャニング回路１０５は、不揮発性マット１００の部分的スキャンの開始のための不揮発性マット１００に開始ブロックアドレスを提供する。

不良ブロックスキャニング回路１０５は、開始ブロックアドレスを始めるメモリブロックＭＢを検査して、アクセスされるメモリブロックＭＢが代替ブロックとして使用するために割り当てられるか否かを判断する。開始ブロックアドレスは、最も高いメモリブロックＭＢ１０２３から不揮発性マット１００内へのオフセットにより提供される。そして、不良ブロックスキャニング回路１０５は、開始ブロックアドレスを増加させて順次的アクセスのための新しい現在アドレスを開始ブロックアドレス上に位置したメモリブロックに提供する。

図２は、本発明による実施の形態において、図１に示す不良ブロックスキャニング回路１０５の動作を表すフローチャートである。図２によると、不良ブロックスキャニング回路１０５は、不揮発性マット１００に対する所定のオフセットに基づいた開始ブロックアドレスを設定する（２０５）。ここで説明されるように、最も高いメモリブロックから不揮発性マット１００内への所定のオフセットは、不揮発性マット１００を製造する工程に対する歩留まりに基づくことができる。例えば、工程に対する歩留まりが装置内の２０４８個のメモリブロックの約２．５％が不良であると期待されると評価されると、そういう不揮発性マットに対する所定のオフセットは、約５０（すなわち、２０４８の２．５％）でありうる。したがって、不良ブロックスキャニング回路１０５は、５０個のアドレス分だけ最も高いブロックから不揮発性マット１００内にオフセットして、１９９８個の開始ブロックアドレスを提供することができる。

一旦開始ブロックアドレスが提供されると、不良ブロックスキャニング回路１０５は、現在アドレスを使用して不揮発性マット１００をアクセスし、そして現在アドレスは、第１アクセス時には開始ブロックアドレスと同様である（２１０）。不揮発性メモリマット１００へのアクセスは、データを不良ブロックスキャニング回路１０５に提供する。不良ブロックスキャニング回路１０５は、アクセスされたメモリブロックから回収されたデータを検査して、アクセスされたメモリブロックが既知の不良ブロックのための代替ブロックとして使用するために以前に割り当てられたか否かを判断する（２１５）。本発明による実施の形態において、各々のメモリブロックは、ブロックが既知の不良ブロックのための代替ブロックとして使用するために現在割り当てられているか否かを指示することができる、提供された分野を含むことができる。

不良ブロックスキャニング回路１０５が現在アクセスされたメモリブロックが代替ブロックとして使用するために割り当てられるものと判断すると（２１５）、不良ブロックスキャニング回路１０５は、現在アクセスされたメモリブロックが代替ブロックとして使用するために割り当てられたものであることを表すために、不良ブロックテーブルを更新する（２３０）。そうでない場合は、不良ブロックスキャニング回路１０５は、アクセスされたメモリブロックが代替ブロックとして現在割り当てられていないと判断する（２１５）。

すると、不良ブロックスキャニング回路１０５は、現在アクセスされたメモリブロックが不揮発性マット１００内で検査される最後のメモリブロックであるか否かを判断する（２２０）。不良ブロックスキャニング回路１０５が追加的なメモリブロックが検査されると判断すると、不揮発性マット１００をアクセスするのに使用される現在アドレスは増加し（２２５）、ここで動作は、ステップ２１０に戻って続けられる。しかしながら、万一、不良ブロックスキャニング回路１０５がスキャンされる追加的なメモリブロックがないと判断すると（２２０）、動作は終了する。

図３は、本発明による実施の形態において、図１に示された不良ブロックスキャニング回路１０５の動作を示すフローチャートである。図３によると、不良ブロックスキャニング回路１０５は、図２を参照して説明したように、不揮発性マット１００に対する所定のオフセットに基づいた開始ブロックアドレスを設定する（３０５）。不良ブロックスキャニング回路１０５は、現在アドレスを使用して不揮発性マットをアクセスし、そして現在アドレスは、第１アクセス時には開始ブロックアドレスと同様である（３１０）。不良ブロックスキャニング回路１０５は、図２を参照して説明した方法を使用して、現在アクセスされたメモリブロックが不揮発性マット内の既知の不良ブロックのための代替ブロックとして使用するために割り当てられるか否かを判断するものと理解されたい。

現在アクセスされたブロックが既知の不良ブロックのための代替ブロックとして使用するために割り当てられたものと不良ブロックスキャニング回路１０５が判断すると（３１５）、不良ブロックスキャニング回路１０５は、不良ブロックテーブルを更新することによって、現在アクセスされたメモリブロックが不揮発性マット１００内の既知の不良ブロックのための代替ブロックとして使用するために割り当てられ、なお現在アドレス上にあるすべてのブロックも同様に、不揮発性マット内の既知の不良ブロックのための代替ブロックとして使用するために割り当てられたものと見なすことができる（３３０）。次に、不良ブロックスキャニング回路１０５は、どのブロックが代替ブロックとして使用するために割り当てられると推定される現在ブロック上にあるすべてのブロックのように、代替ブロックとして割り当てられるかを判断するために、不揮発性マットによりアクセスすることを回避することができる。

不良ブロックスキャニング回路１０５が現在アクセスされたメモリブロックが代替ブロックとして使用するために割り当てられないと判断すると（３１５）、不良ブロックスキャニング回路１０５は、追加的なブロック（現在アクセスされたメモリブロック上にある）はスキャンされる（３２０）。追加的なブロックがスキャンされると、不良ブロックスキャニング回路１０５は、現在アドレスを増加させ（３２５）、ここで動作は、ステップ３１０に戻って再開始する。

図３に示すように、不良ブロックスキャニング回路１０５は、メモリブロックが代替ブロックとして使用するために割り当てられるものと発見されるまで、不揮発性マット１００をスキャンすることができ、ここで現在アドレス上に位置したすべてのブロックと不揮発性マット１００の最も高いアドレスは、代替ブロックとして使用するために割り当てられるすべてのものに仮定されて、不良ブロックスキャニング回路１０５によるさらに多いスキャニングが回避されるようにすることができる。したがって、図１〜図３を参照して説明した方法は、最も高いメモリブロックから不揮発性マット１００内への所定のオフセットを利用して代替ブロックとして使用するために割り当てられたブロックに対するスキャンを始めることによって、全体不揮発性マット１００を他の方法でスキャンするのに使用されうる時間を減少させることができる。そして、所定のオフセットは、不揮発性マット１００を製造するのに使用される工程の歩留まりに基づくことができる。

本発明による実施の形態において、不良ブロックスキャニング回路１０５が開始ブロックアドレスに位置したメモリブロックが代替ブロックとして使用するために割り当てられるものと判断すると、不良ブロックスキャニング回路１０５は、不揮発性マット１００内により深くインデックスする所定のオフセットを追加して、代替ブロックとして使用するために割り当てられた所定のブロックを部分的スキャンの間に見過ごす可能性を減少させうると理解される。この工程は、開始ブロックアドレスが現在アクセスされたブロックが代替ブロックとして使用するために割り当てられないことを表すまで繰り返すことができ、ここで工程は、図２及び／又は図３を参照して説明したとおりに行う。

図４は、線形アドレスマッピングされた空間の各部分を提供する多数のマットの概略表現を示すものであって、ここで、図１〜図３を参照して上述したように、各マットは、各マット内の部分的スキャンを使用して確認された多くの代替ブロックを含む。特に、マット１（ＭＡＴ１）は、ＭＢ１００８から始まり、ＭＢ１０２３（不揮発性マット１（ＭＡＴ１）の最も高いブロックと確認された）に向けて順次行う不良ブロックスキャニング回路１０５を使用して処理することができる。

同様に、マット２（ＭＡＴ２）は、メモリブロック２０３２から始まり、ＭＢ２０４７までメモリブロックを順次検査する不良ブロックスキャニング回路１０５を使用してスキャンされうる。したがって、ここで説明された部分的スキャンを使用する本発明による実施の形態は、隣接したアドレス範囲を不揮発性メモリ装置内のアドレス空間に提供するために共にアドレスマッピングされた多数のマットを部分的にスキャンするのに使用することができる。

図５は、本発明による実施の形態において既知の不良ブロックのための代替ブロックとして使用するために割り当てられたマット１とマット２に対するメモリ空間の最も高い部分のそれぞれに位置したメモリブロックを含む２個のマットそれぞれの概略表現を示したものである。図５によると、不揮発性メモリシステム５００は、第１不揮発性マット５２０と第２不揮発性マット５５０とを含む。第１マット５２０と第２マット５５０は共にアドレスマッピングされて、メモリブロックＭＣＢ０〜ＭＣＢ２０２７を含む線形アドレス空間を提供する。より具体的に説明すると、第１マット５２０に備えられた最も高いメモリブロックＭＣＢ１０２３は、第２マット５５０のアドレス空間内の最も低いブロックＭＣＢ１０２４の真下に位置する。したがって、第１及び第２不揮発性マット５２０、５５０は、ＭＣＢ０からＭＣＢ２０４７までスパニング（ｓｐａｎｎｉｎｇ）する隣接したアドレス空間を提供する。

なお、第１及び第２マット５２０、５５０のそれぞれは、ブロック代替コントローラ回路５３０、５６０を使用してアクセスされる。第１ブロック代替コントローラ回路５３０は、第１及び第２マット５２０、５５０の組み合わせにより提供される全体アドレス空間内に備えられた第１マット５２０をアクセスするのに使用されうるブロックアドレスを受信する。応答として、ブロック代替コントローラ回路５３０は、第１マット５２０内の既知の不良ブロックのための代替として使用するために割り当てられるブロックに該当代替信号を送ることができる。例えば、図５に示すように、ブロック代替コントローラ回路５３０は、メモリブロックＭＣＢ１００８〜ＭＣＢ１０２３のうちの何れか一つをアクセスするための代替信号１〜１６を送ることができ、ここで、メモリブロックＭＣＢ１００８〜ＭＣＢ１０２３のそれぞれは、第１マット５２０内のそれぞれ既知の不良ブロックのための代替ブロックとして使用するためにそれぞれ割り当てられる。

ブロック代替コントローラ回路５３０により提供されるアドレス再マッピングの例として、既知の不良ブロックＭＣＢ２は、ＭＣＢ１０２３が代替として提供されるようにアドレス再マッピングされる。同様に、既知の不良ブロックＭＣＢ４とＭＣＢｋは、各々代替ブロックＭＣＢ１０２２及びＭＣＢ１０２１にアドレス再マッピングされる。したがって、ブロック代替コントローラ回路５３０は、既知の不良ブロックアドレスと一致し、そこに提供されたブロックアドレスを検出し、既知の不良ブロックと関連した適切な代替ブロックは、代替信号を介してアクティブになる。したがって、既知の不良ブロックよりむしろ代替ブロックがデータの格納及び回収のためにアクセスされる。

互いに関連した第２マット５５０と関連ブロック代替コントローラ回路５６０は、実質的に第１マット５２０を参照して上述した通りに動作すると理解される。しかしながら、ここで説明されているように、第１及び第２マット５２０、５５０が共にアドレスマッピングされて、隣接したアドレス空間は、ＭＣＢ０からＭＣＢ２０４７まで提供されると理解される。

図６は、本発明による実施の形態で共にアドレスマッピングされて、第１メモリブロックＭＣＢ０から最も高いメモリブロックＭＣＢ２０４７まで隣接したアドレス空間を提供する第１及び第２不揮発性マット６２０、６５０を含む不揮発性メモリ装置６００の概略表現を示したものである。そして、第１及び第２不揮発性マット６２０、６５０は、挿入された構成内で共にアドレスマッピングされて、例えば、第１不揮発性マット６２０が偶数アドレスに対してアクセスされるようにするのに対し、第２不揮発性マット６５０は、奇数アドレスに対してアクセスされるようにするものと理解される。したがって、偶数ブロックアドレスは、ブロック代替コントローラ回路６３０により調節されるのに対し、奇数ブロックアドレスは、ブロック代替コントローラ回路６６０により調節される。

図５を参照して上述した動作は、実質的に図６での配列に適用されるものと理解される。例えば、各ブロック代替コントローラ回路による代替信号の発生は、実質的に図５に示したとおりである。ブロックアドレスの最も低いビットは、ブロック代替コントローラ回路６３０、６６０のうち、何れか一つをアクティブにするのに使用して、適切なブロック代替コントローラ回路６２０又はブロック代替コントローラ回路６３０をアクセスすることができる。特に、ブロックアドレスの最下位ビットで「０」は、第１不揮発性マット６２０をアクセスするのに使用されるブロック代替コントローラ回路６３０をアクティブにすることができるのに対し、ブロックアドレスの最下位ビットにおいて「１」は、ブロック代替コントローラ回路６６０をアクティブにするのに使用されて、第２不揮発性マット６５０をアクセスすることができる。

図７は、本発明による実施の形態において、ＭＣＢ０からＭＣＢ２０４７まで隣接したアドレス空間を提供するために共にアドレスマッピングされた第１及び第２不揮発性マット７２０、７５０を含む不揮発性メモリシステム７００の概略表現を示したものである。図７によると、第１不揮発性マット７２０に含まれた既知の不良ブロックは、第２不揮発性マット７５０のアドレス空間の最も高い部分にアドレス再マッピングされる。そして、第２マット７５０内の既知の不良ブロックは、第２マット７５０内のアドレス空間のうち、最も高い部分にアドレス再マッピングされる。したがって、ブロック代替コントローラ回路７３０を介して第１不揮発性マット７２０へのメモリアクセスは、第２不揮発性マット７５０と関連したブロック代替コントローラ回路７６０にブロック代替情報を提供することができる。

次に、ブロック代替コントローラ回路７６０は、第１不揮発性マット７２０がアドレス再マッピングされる適切な代替ブロックをアクティブにするための代替信号を提供することができる。例えば、ブロック代替コントローラ回路７３０に提供されたブロックアドレスが第１不揮発性マット７２０内の既知の不良ブロックアドレスを規定すると、ブロック代替コントローラ回路７３０は、ブロック代替情報をブロック代替コントローラ回路７３０（第２不揮発性マット７５０と関連した）に提供する。応答として、ブロック代替コントローラ回路７６０は、ブロック代替コントローラ回路７３０に提供されたブロックアドレスにより規定された既知の不良ブロック（ＭＣＢ０に対した代替ブロックとして割り当てられたＭＣＢ２０４６に対する代替信号を確証（ａｓｓｅｒｔ）する。

本発明による実施の形態において、ブロック代替情報は、全体ブロックアドレスの一部分を含むことができる。本発明による実施の形態において、ブロック代替情報は、ブロック代替コントローラ回路７５０がその入力（正しい代替信号をアクティブにするのに使用するための）に存在するブロックアドレスをラッチさせることを指示する信号でありうる。

図８は、第１及び第２不揮発性マット８２０、８５０を含む不揮発性メモリシステム８００の概略表現を示したものである。図８によると、第１及び第２マット８２０、８５０は、不揮発性メモリシステム８００に対する隣接アドレス空間を提供するために共にアドレスマッピングされる。そして、第１不揮発性マット８２０に備えられた既知の不良ブロックは、第２不揮発性マット８５０の最も高い部分にアドレス再マッピングされる。また、図７を参照して前述した通り、第２不揮発性マット８５０に含まれた既知の不良ブロックは、第１不揮発性マット８２０に備えられた既知の不良ブロックと共に第２不揮発性マット８５０内のアドレス空間の最も高い部分にアドレス再マッピングされる。

図８にさらに示すように、第１不揮発性マット８２０内の不良ブロックのために割り当てられた代替ブロックをアクティブにするのに使用される代替信号は、第１不揮発性マット８２０と関連したブロック代替コントローラ８３０により提供され、これに対し、第２不揮発性マット８５０内の不良ブロックに割り当てられた代替ブロックをアクティブにするのに使用される代替信号は、第２不揮発性マット８５０と関連したブロック代替コントローラ８６０により提供される。

図９は、本発明による実施の形態において、図５〜図８に示すように、ブロック代替コントローラ回路９３０の一部分の概略表現を示したものである。図９によると、ブロック代替コントローラ回路９３０は、ワンセットの不良ブロックレジスタ９１０と関連したワンセットの代替ブロックレジスタら９１５を含む。ブロック代替コントローラ回路９３０は、既知の不良ブロックのための代替ブロックとして使用するために割り当てられた不揮発性マットのブロックをアクティブにするのに使用されうるワンセットの代替信号を送る。そして、ブロック代替コントローラ回路９３０は、ブロックアドレスにより識別されたメモリブロックをアクセスするのに使用されうるロープレデコーダ（ｒｏｗ ｐｒｅｄｅｃｏｄｅｒ）９３５にブロックアドレス／不良ブロックアドレスを提供することができる。

図９にさらに示すように、ディセーブル回路９２０は、不良ブロックアドレスがブロック代替コントローラ回路９３０に提供されるとき、ロープレデコーダ９３５をディセーブルさせるために、ブロック代替コントローラ回路９３０により提供された代替信号を受信することができる。したがって、不良ブロックアドレスがアクセスのために提供されるとき、不良であると以前に識別されたブロックをアクティブにすることを回避するために、ディセーブル回路９２０がロープレデコーダ９３５により提供されたフリーデコードをディセーブルさせる間にブロック代替コントローラ回路９３０は、代替ブロックのための適切な代替信号をアクティブにする。

図１０は、本発明による実施の形態において、図９に示すブロック代替コントローラ回路９３０の他の部分の概略表現を示したものである。図１０によると、ブロック代替コントローラ回路９３０は、入力されたブロックアドレスと不良ブロックレジスタ９１０に備えられた既知の不良ブロックアドレスとを比較する比較器及び選択器回路１００５を備える。比較器及び選択器回路１００５がブロックアドレスを不良ブロックレジスタ９１０のうちの何れか一つに備えられた既知の不良ブロックのアドレスのうちの何れか一つと一致すると判断すると、比較器及び選択器回路１００５は、関連代替ブロックレジスタ９１５をアクセスし、代替信号ＲＥＰ１〜ＲＥＰ１６のうち、どれをアクティブにするかを判断する。

一旦、適切な代替信号がアクティブになると、既知の不良ブロックのために割り当てられた代替ブロックは、ブロックアドレスにより識別されたブロックよりむしろアクティブになる。また、図９を参照して前述したように、ブロックアドレスが既知の不良ブロックにアクセスされるアドレスを識別するという事実にもかかわらず、ブロック代替コントローラ回路９３０は、ロープレデコーダ９３５が既知の不良ブロックをアクティブにすることができないように防ぐことができる。

図１１は、本発明による実施の形態において、メモリカード１１００の概略表現を示したものである。図１１によると、フラッシュメモリ１１１０は、メモリコントローラ１１２０に備えられた各成分の一般的動作を調和させるＣＰＵ１１２２を備えるメモリコントローラ１１２０に結合される。また、メモリコントローラ１１２０は、リモートホストをアクセスするのに使用することができるホストインタフェース（Ｉ／Ｆ）１１２３と、ＣＰＵ１１２２がメモリコントローラ１１２０を動作させるのに使用されるデータとコマンドを格納するのに使用することができるＳＲＡＭ１１２１内にある、例として、データを保護するのに使用することができるエラー検査及び訂正回路（ＥＣＣ）１１２４を具備する。

図１２は、図１１を参照して説明した通り、メモリコントローラ１１２０とフラッシュメモリ１１１０とを備えるメモリシステムの概略表現を示したものである。メモリシステム１２００は、メモリシステム１２０に備えられた各サブシステムの動作を調和させるのに使用される一般動作プロセッサ１２３０を具備する。そして、メモリシステム１２００は、メモリシステム１２００を動作させるのに使用されるデータとコマンドを格納するためのＣＰＵ１２３０により使用することができるランダムアクセスメモリ（ＲＡＭ）１２４０を備える。また、メモリシステム１２００は、ユーザがメモリシステム１２００の動作を指示するようにすることができるユーザインタフェース１２５０を具備する。

そして、メモリシステム１２００は、メモリシステム１２００に備えられた各サブシステムの電源を供給できるパワーサプライ１２２０を具備する。メモリシステム１２００は、メモリカード、固体ディスク（ｓｏｌｉｄ ｓｔａｔｅ ｄｉｓｃ）、カメライメージプロセッサ及び応用チップセットなどのような一定形態のメモリシステムで具現されうるものと理解される。また、メモリシステム１２００（及びメモリカード１１００）は、ボールグリッドアレイ（ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）、チップスケールパッケージ（ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅ）、プラスチック鉛添加チップキャリア（ｐｌａｓｔｉｃ ｌｅａｄｅｄ ｃｈｉｐ ｃａｒｒｉｅｒ）、プラスチックデュアルイン−ラインパッケージ（ｐｌａｓｔｉｃ ｄｕａｌ ｉｎ−ｌｉｎｅ ｐａｃｋａｇｅ）、マルチチップパッケージ（ｍｕｌｔｉ−ｃｈｉｐ ｐａｃｋａｇｅ）、ウエハレベルで製造されたパッケージ（ｗａｆｅｒ ｌｅｖｅｌ ｆａｂｒｉｃａｔｅｄ ｐａｃｋａｇｅ）、ウエハレベルで処理されたスタックパッケージ（ｗａｆｅｒ ｌｅｖｅｌ ｐｒｏｃｅｓｓｅｄ ｐａｃｋａｇｅ）などのような多様なパッケージタイプに搭載することができる。

ここで説明するように、本発明による実施の形態において、不揮発性マットのどのブロックが不良ブロックの代替のために割り当てられるかを判断するとき、不揮発性マットの部分的スキャンは行われうる。例えば、本発明による実施の形態において、所定のオフセットは、不揮発性マット内の最も低いアドレス上にある開始ブロックアドレスに不揮発性マット内に索引するのに使用することができる。所定のオフセットは、例として、装置と関連した歩留まりに基づくことができる。例えば、不揮発性マットを製造するのに使用される工程に対する歩留まりが約２．５％（すなわち、装置内のブロックの２．５％が不良でありうる）であると、部分的スキャンは、開始ブロックアドレスで初期化することができ、これは、不揮発性マットの最も高いアドレス上にあるアドレス空間の約２．５％である。

本発明による他の実施の形態において、多数の不揮発性マットは、互いに／共にアドレスマッピングされうる。例えば、本発明による実施の形態において、２個のマットは、共にアドレスマッピングされて合わせられたマットのすべてが隣接したアドレス空間を提供する。本発明による実施の形態において、マットは、線形アドレス空間を提供して、マットのうち何れか一つが隣接したアドレス空間の最も低い部分を提供するようにし、第２マットが隣接したアドレス空間のまさに隣接した上端部分を提供するようにする。本発明による実施の形態において、第１及び第２マット内のブロックは、互いにアドレス挿入されて、偶数ブロックアドレスが第１マットに送られるようにし、これに対し奇数ブロックアドレスは、第１マットとアドレス挿入された第２マットに送られるようにすることができる。

本発明の技術的思想と範囲を逸脱しない範囲内で、本開示の利点を仮定すると、多くの交替と変形が当業者により行われうる。したがって、表現された実施の形態は、例示のために説明されたものであり、本発明は、請求項により規定されるように限定されないものと理解されるべきである。したがって、請求項は、文字そのまま説明された構成要素の組み合わせだけでなく、実質的に同じ結果を得るための実質的に同じ方法で実質的に同じ機能を行うためのすべての同等な構成要素を含むものと看做されるものである。また、請求項は、以上明確に表示され説明されたもの、概念的に同等なもの、そして本発明の必須思想を統合するものを含むと理解されるべきである。

本発明による実施の形態において不良ブロックアドレスの再マッピングのために割り当てられた不揮発性メモリ装置内のアドレス空間の最も高い部分に位置したメモリブロックを含む不揮発性メモリ装置の概略表現を示したものである。 本発明による実施の形態において不揮発性メモリ装置内の不良ブロックの代替のために割り当てられたブロックに対する部分的スキャニング動作を示すフローチャートである。 本発明による実施の形態において不揮発性メモリ装置内の不良ブロックの代替のために割り当てられたブロックに対する部分的スキャニング動作を示すフローチャートである。 本発明による実施の形態において不良ブロックの代替のために割り当てられた各アドレス空間の最も高い部分及びその上で動作される各部分的スキャンをそれぞれ有する第１及び第２不揮発性メモリマットの概略表現を示したものである。 本発明による他の実施の形態において線形アドレス空間を提供するために互いに共にマッピングされた２個のマット（ＭＡＴｓ）アドレスの概略表現を示したものであって、ここで前記マット（ＭＡＴｓ）内に各アドレス空間の最も高い部分は、不良ブロックの代替のために割り当てられる。 本発明による他の実施の形態において挿入された方式により共にマッピングされた２個のマットアドレスの概略表現を示したものであり、ここで前記マット各々は、不良ブロックの代替のために割り当てられた各アドレス空間の最も高い部分を含む。 マット１（ＭＡＴ１）とマット２（ＭＡＴ２）内に含まれた不良ブロックの代替のために割り当てられたマット２内のアドレス空間の最も高い部分内の線形アドレス空間又は挿入されたアドレス空間のうち、何れか一つを提供するために共にマッピングされた２個のマットアドレスの概略表現を示したものである。 線形構成や挿入された構成内で共にマッピングされた２個のマットの概略表現を示したものであって、ここで前記第２マットの前記アドレス空間の最も高い部分は、前記第１又は第２マットとそれぞれ関連した第１又は第２ブロック代替コントローラ回路により発生した代替信号に基づいた第１及び第２マット内にすべて位置した不良ブロックの代替のために割り当てられる。 本発明による他の実施の形態において、不良ブロックの代替コントローラ回路の概略表現を示したものである。 本発明による他の実施の形態において、不良ブロックアドレスレジスタと関連代替ブロックアドレスレジスタを含むブロック代替コントローラ回路の詳細図の概略表現を示したものである。 本発明による他の実施の形態において、マットを含む不揮発性メモリを含むメモリカードの概略表現を示したものである。 本発明による他の実施の形態において、不揮発性マットを含むメモリシステムの概略表現を示したものである。

Claims (23)

1. 不揮発性メモリ装置の動作方法であって、
   前記不揮発性メモリ装置における不揮発性マット内の不良ブロックのアドレスを前記不揮発性マットの最も高い部分に再マッピングし、前記再マッピングされたブロックを前記不良ブロックの代替ブロックとするステップを有し、
   前記代替ブロックに対するスキャンを実施する際に、
   予め設定された所定のオフセットに基づく開始ブロックから、当該開始ブロックより上位のアドレスに対応するブロックの順にアクセスしてスキャンを実施するスキャン実施ステップを有し、
   前記スキャン実施ステップにて現在アクセスされたブロックが代替ブロックとして使用されていると判断した場合には、それより上のアドレスに対応するブロックへのアクセスを中止することを特徴とする不揮発性メモリ装置の動作方法。
2. 前記不揮発性マットは第１不揮発性マットと第２不揮発性マットとを有し、
   前記第１不揮発性マット内の不良ブロックのアドレスは、前記不揮発性メモリ装置に備えられた前記第１不揮発性マットの最も高い部分に再マッピングされ、
   前記第２不揮発性マット内の不良ブロックは、前記不揮発性メモリ装置に備えられた前記第２不揮発性マットの最も高い部分に再マッピングされ、
   前記スキャン実施ステップは前記第１不揮発性マットと前記第２不揮発性マットの各々で実施されることを特徴とする請求項１に記載の不揮発性メモリ装置の動作方法。
3. 前記不揮発性マットは第１不揮発性マットと第２不揮発性マットとを有し、
   前記第１及び第２不揮発性マット内の不良ブロックのアドレスは、前記不揮発性メモリ装置に備えられた前記第２不揮発性マットの最も高い部分に再マッピングされ、
   前記スキャン実施ステップは前記第２不揮発性マットで実施されることを特徴とする請求項１に記載の不揮発性メモリ装置の動作方法。
4. 前記第１不揮発性マットにアクセスする間に前記第１不揮発性マット内の不良ブロックのための不良ブロックの代替情報を前記第２不揮発性マットに対するブロック選択を制御するために形成されたブロック代替コントローラに提供することを特徴とする請求項３に記載の不揮発性メモリ装置の動作方法。
5. 前記第１不揮発性マットのためのブロック選択を制御するために形成されたブロック代替コントローラ回路からの代替信号を、そこにマッピングされた前記第１不揮発性マット内の不良ブロックを有する前記第２不揮発性マットの代替ブロックに提供することを特徴とする請求項３に記載の不揮発性メモリ装置の動作方法。
6. 前記第１不揮発性マット内のブロックのアドレスは、前記第２不揮発性マット内のブロックのアドレスに挿入されることを特徴とする請求項２または請求項３に記載の不揮発性メモリ装置の動作方法。
7. 前記第２不揮発性マット内のブロックのアドレスは、前記第１不揮発性マット内の各々最も高いブロック真上、又は前記第１不揮発性マット内の各々最も低いブロックの真下で順次マッピングされることを特徴とする請求項２または請求項３に記載の不揮発性メモリ装置の動作方法。
8. 前記不揮発性マットの部分的不良ブロックスキャンのみを提供するために、前記不揮発性マットの最も低いブロック上から始まる前記不良ブロックを識別するために、前記不揮発性マットをスキャニングすることを特徴とする請求項１に記載の不揮発性メモリ装置の動作方法。
9. 前記オフセットは、前記不揮発性メモリに対する所定の歩留まりに基づいて決定され、前記開始ブロックのアドレスである開始ブロックアドレスを提供することを特徴とする請求項１に記載の不揮発性メモリ装置の動作方法。
10. 第１ブロック上でスキャニングする前記第１ブロックから読み出されたデータに基づいた不良として指示される前記第１ブロックが回避されることを判断するまで、前記開始ブロックアドレス上にある各ブロックに格納された前記データを順次検査することを特徴とする請求項９に記載の不揮発性メモリ装置の動作方法。
11. 前記不揮発性マットで最も高いブロックに到達するまで前記開始ブロックアドレス上にある各ブロックが不良であるか否かを順次判断することを特徴とする請求項８に記載の不揮発性メモリ装置の動作方法。
12. メモリカードであって、
    前記メモリカード内にあり、そこで再マッピングされた不揮発性マット内の不良ブロックを代替する代替ブロックをその最も高い部分を備える不揮発性マットと、
    前記代替ブロックに対するスキャンを実施する際に、予め設定された所定のオフセットに基づく開始ブロックから、当該開始ブロックより上位のアドレスに対応するブロックの順にアクセスしてスキャンを実施し、当該スキャンの実施の際に現在アクセスされたブロックが代替ブロックとして使用されていると判断した場合には、それより上のアドレスに対応するブロックへのアクセスを中止する不良ブロックスキャニング回路と、を含むことを特徴とするメモリカード。
13. 不揮発性メモリ装置であって、
    第１不良ブロックを備える第１不揮発性マットと、
    第２不良ブロックを備える第２不揮発性マットと、を含み、
    前記第１及び第２不良ブロックは、前記第２不揮発性マットの最も高い部分でそれぞれ第１及び第２代替ブロックにアドレスマッピングされ、
    前記第１及び第２代替ブロックに対するスキャンを実施する際に、予め設定された所定のオフセットに基づく開始ブロックから、当該開始ブロックより上位のアドレスに対応するブロックの順にアクセスしてスキャンを実施し、当該スキャンの実施の際に現在アクセスされたブロックが代替ブロックとして使用されていると判断した場合には、それより上のアドレスに対応するブロックへのアクセスを中止する不良ブロックスキャニング回路を有することを特徴とする不揮発性メモリ装置。
14. 前記第１不揮発性マットのブロックは、前記第２不揮発性マットのブロックと共に挿入されアドレスマッピングされることを特徴とする請求項１３に記載の不揮発性メモリ装置。
15. 前記第２不揮発性マットのブロックは、前記第１不揮発性マットの各々最も高いブロック真上、又は前記第１不揮発性マットの各々最も低いブロック真下で順次アドレスマッピングされることを特徴とする請求項１３に記載の不揮発性メモリ装置。
16. 前記第１不揮発性マットにアクセスする間に、前記第２不揮発性マットの代替ブロックに、前記第１不揮発性マットの制御ブロック選択のための代替信号を提供するブロック代替コントローラ回路をさらに備えることを特徴とする請求項１３に記載の不揮発性メモリ装置。
17. 前記第１不揮発性マットにアクセスする間に、前記第２不揮発性マットの不良ブロックのための不良ブロックの代替情報を前記第２不揮発性マットに対する制御ブロック選択に提供するブロック代替コントローラ回路に、前記第１不揮発性マットの不良ブロックのための不良ブロックの代替情報を提供するブロック代替コントローラ回路をさらに備えることを特徴とする請求項１３に記載の不揮発性メモリ装置。
18. 前記不良ブロックスキャニング回路は、
    前記第１及び／又は第２不揮発性マットの部分的不良ブロックのみを提供するために、前記第１及び／又は第２不揮発性マットの最も低いブロック上で始める前記第１及び／又は第２不揮発性マットの不良ブロックをさらに識別することを特徴とする請求項１３に記載の不揮発性メモリ装置。
19. 前記オフセットは、前記不揮発性メモリに対する所定の歩留まりに基づいて決定されており、
    前記不良ブロックスキャニング回路は、開始ブロックアドレスをさらに提供することを特徴とする請求項１８に記載の不揮発性メモリ装置。
20. 前記不良ブロックスキャニング回路は、第１ブロック上でよりスキャニングする前記第１ブロックから読み出されたデータに基づいた不良として指示される前記第１ブロックが回避されることを判断するまで、前記開始ブロックアドレス上の各ブロックに格納された前記データを順次にさらに検査することを特徴とする請求項１９に記載の不揮発性メモリ装置。
21. 前記不良ブロックスキャニング回路は、前記第１及び／又は第２不揮発性マットの最も高いブロックに到達するまで、前記開始ブロックアドレス上の各ブロックが不良であるか否かを順次さらに判断することを特徴とする請求項２０に記載の不揮発性メモリ装置。
22. 電子システムであって、
    電子システムの動作を調和させるプロセッサと、
    前記プロセッサに電気的に結合され、前記プロセッサ動作に対する応答としてデータを格納及び回収する揮発性メモリと、
    前記プロセッサに電気的に結合され、前記プロセッサと外部システムとの間に通信を提供するシステムインタフェースと、
    前記プロセッサに電気的に結合され、少なくとも一つの不揮発性メモリ装置を備える不揮発性メモリと、備え、
    第１不良ブロックを備える第１不揮発性マットと、
    第２不良ブロックを備える第２不揮発性マットと、備え、
    前記第１及び第２不良ブロックは、前記第２不揮発性マットの最も高い部分の第１及び第２代替ブロックのそれぞれにアドレスマッピングされ、
    前記第１及び第２代替ブロックに対するスキャンを実施する際に、予め設定された所定のオフセットに基づく開始ブロックから、当該開始ブロックより上位のアドレスに対応するブロックの順にアクセスしてスキャンを実施し、当該スキャンの実施の際に現在アクセスされたブロックが代替ブロックとして使用されていると判断した場合には、それより上のアドレスに対応するブロックへのアクセスを中止する不良ブロックスキャニング回路を有することを特徴とする電子システム。
23. メモリカードであって、
    前記メモリカードの動作を調和させる不揮発性メモリコントローラと、
    前記不揮発性メモリコントローラに電気的に結合され、不揮発性メモリを備える不揮発性メモリと、を備え、
    第１不良ブロックを備える第１不揮発性マットと、
    第２不良ブロックを備える第２不揮発性マットと、を備え、
    前記第１及び第２不良ブロックは、前記第２不揮発性マットの最も高い部分の第１及び第２代替ブロックのそれぞれにアドレス再マッピングされ、
    前記第１及び第２代替ブロックに対するスキャンを実施する際に、予め設定された所定のオフセットに基づく開始ブロックから、当該開始ブロックより上位のアドレスに対応するブロックの順にアクセスしてスキャンを実施し、当該スキャンの実施の際に現在アクセスされたブロックが代替ブロックとして使用されていると判断した場合には、それより上のアドレスに対応するブロックへのアクセスを中止する不良ブロックスキャニング回路を有することを特徴とする電子システム。

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