JP5218087B2 - Semiconductor device - Google Patents

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Description

本発明は、半導体チップの側面に側面配線を形成した半導体装置に関し、特に製造が容易であり、チップ面積を縮小することができる半導体装置に関するものである。   The present invention relates to a semiconductor device in which a side wiring is formed on a side surface of a semiconductor chip, and more particularly to a semiconductor device that is easy to manufacture and can reduce the chip area.

半導体チップが搭載部に実装された半導体装置において、半導体チップの電子回路と搭載部の電極を接続するために、ワイヤボンディング、フリップチップ、側面配線などが用いられている。側面配線は、半導体ウェハのダイシングライン上に設けた貫通孔を切断することにより、半導体チップの側面に形成される（例えば、特許文献１参照）。   In a semiconductor device in which a semiconductor chip is mounted on a mounting portion, wire bonding, flip chip, side wiring or the like is used to connect an electronic circuit of the semiconductor chip and an electrode of the mounting portion. The side wiring is formed on the side surface of the semiconductor chip by cutting through holes provided on the dicing line of the semiconductor wafer (see, for example, Patent Document 1).

特開平６−１２０２９４号公報JP-A-6-120294

従来は、半導体チップの辺に側面配線を形成していた。従って、１つの貫通孔から２個の半導体チップの側面配線が形成される。このため、半導体ウェハに多くの貫通孔を形成しなければならず、ウェハの強度が弱くなるため、製造が困難であった。また、側面配線の面積は貫通孔１／２個分と大きいため、チップ面積が大きくなるという問題もあった。   Conventionally, side wiring is formed on the side of the semiconductor chip. Accordingly, side wirings of two semiconductor chips are formed from one through hole. For this reason, many through holes must be formed in the semiconductor wafer, and the strength of the wafer becomes weak, making it difficult to manufacture. Further, since the area of the side wiring is as large as ½ of the through holes, there is a problem that the chip area becomes large.

また、半導体チップの上面には、電子回路と側面配線を接続するために上面配線が形成される。従来は、上面配線の上面の外周における長さは側面配線と同程度であった。従って、側面配線の位置が変わると側面配線が上面配線に接続されなくなるため、側面配線の位置の自由度が低かった。   Further, upper surface wiring is formed on the upper surface of the semiconductor chip to connect the electronic circuit and the side surface wiring. Conventionally, the length of the outer periphery of the upper surface of the upper surface wiring is about the same as that of the side surface wiring. Therefore, when the position of the side wiring is changed, the side wiring is not connected to the upper surface wiring, so the degree of freedom of the position of the side wiring is low.

本発明は、上述のような課題を解決するためになされたもので、第１の目的は、製造が容易であり、チップ面積を縮小することができる半導体装置を得るものである。第２の目的は、側面配線の位置の自由度を向上させることができる半導体装置を得るものである。   The present invention has been made to solve the above-described problems, and a first object is to obtain a semiconductor device that is easy to manufacture and can reduce the chip area. The second object is to obtain a semiconductor device capable of improving the degree of freedom of the position of the side wiring.

第１の発明は、上面及び下面と、前記上面と前記下面を連結する側面とを持つ半導体チップと、前記上面に形成された電子回路と、前記下面に形成された下面電極と、前記半導体チップの角において前記側面に形成され、前記電子回路と前記下面電極を接続する側面配線と、前記上面において前記上面の互いに隣接する２つの角を結ぶように形成された上面配線とを備え、前記側面配線の面積は貫通孔１／４個分であり、前記電子回路は、前記上面配線を介して前記側面配線に接続されていることを特徴とする半導体装置である。 According to a first aspect of the present invention, there is provided a semiconductor chip having an upper surface and a lower surface, a side surface connecting the upper surface and the lower surface, an electronic circuit formed on the upper surface, a lower surface electrode formed on the lower surface, and the semiconductor chip A side wiring that connects the electronic circuit and the bottom electrode, and a top wiring that connects two corners of the top surface that are adjacent to each other on the top surface. The area of the wiring is 1/4 of the through hole , and the electronic circuit is connected to the side wiring through the top wiring .

第２の発明は、上面及び下面と、前記上面と前記下面を連結する側面とを持つ半導体チップと、前記上面において前記上面の外周に沿って形成された上面配線と、前記上面に形成され、前記上面配線に接続された電子回路と、前記下面に形成された下面電極と、前記半導体チップの角において前記側面に形成され、前記上面配線と前記下面電極を接続する側面配線とを備え、前記側面配線の面積は貫通孔１／４個分であり、前記上面配線の前記上面の外周における長さが前記上面の一辺以上であることを特徴とする半導体装置である。 The second invention is formed on the top surface, a semiconductor chip having a top surface and a bottom surface, a side surface connecting the top surface and the bottom surface, a top surface wiring formed along the outer periphery of the top surface on the top surface, An electronic circuit connected to the upper surface wiring; a lower surface electrode formed on the lower surface; and a side surface wiring formed on the side surface at a corner of the semiconductor chip to connect the upper surface wiring and the lower surface electrode, The area of the side wiring is 1/4 of the through hole , and the length of the upper surface wiring at the outer periphery of the upper surface is one side or more of the upper surface.

第１の発明により、製造が容易であり、チップ面積を縮小することができる半導体装置を得ることができる。第２の発明により、側面配線の位置の自由度を向上させることができる。   According to the first invention, it is possible to obtain a semiconductor device that can be easily manufactured and can reduce the chip area. According to the second invention, the degree of freedom of the position of the side wiring can be improved.

実施の形態１．
図１，２は、実施の形態１に係る半導体チップを示す斜視図である。半導体チップ１０は、互いに対向する上面及び下面と、上面と下面を連結する側面とを持つ。半導体チップ１０の上面は、角１２ａと、角１２ａに隣接する角１２ｂと、角１２ａの対角線上に存在する角１２ｃと、角１２ｂの対角線上に存在する角１２ｄとを有する四角形である。 Embodiment 1 FIG.
1 and 2 are perspective views showing a semiconductor chip according to the first embodiment. The semiconductor chip 10 has an upper surface and a lower surface that face each other and a side surface that connects the upper surface and the lower surface. The upper surface of the semiconductor chip 10 is a quadrangle having a corner 12a, a corner 12b adjacent to the corner 12a, a corner 12c existing on the diagonal of the corner 12a, and a corner 12d existing on the diagonal of the corner 12b.

半導体チップ１０の上面において、角１２ａと角１２ｂを結ぶように上面配線１４ａが形成され、角１２ｃと角１２ｄを結ぶように上面配線１４ｂが形成されている。半導体チップ１０の上面に電子回路１６が形成されている。電子回路１６は、上面配線１４ａに接続された入力端子１６ｂと、上面配線１４ｂに接続された出力端子１６ａとを有する。半導体チップ１０の上面の角１２ａに対応する下面の角に下面電極１８ａが形成され、角１２ｃに対応する下面の角に下面電極１８ｂが形成されている。   On the upper surface of the semiconductor chip 10, the upper surface wiring 14a is formed so as to connect the corner 12a and the corner 12b, and the upper surface wiring 14b is formed so as to connect the corner 12c and the corner 12d. An electronic circuit 16 is formed on the upper surface of the semiconductor chip 10. The electronic circuit 16 has an input terminal 16b connected to the upper surface wiring 14a and an output terminal 16a connected to the upper surface wiring 14b. A lower surface electrode 18a is formed at the corner of the lower surface corresponding to the corner 12a of the upper surface of the semiconductor chip 10, and a lower surface electrode 18b is formed at the corner of the lower surface corresponding to the corner 12c.

半導体チップ１０の角１２ａにおいて側面に側面配線２０ａが形成され、半導体チップ１０の角１２ｃにおいて側面に側面配線２０ｂが形成されている。側面配線２０ａは、上面配線１４ａと下面電極１８ａとを接続する。側面配線２０ｂは、上面配線１４ｂと下面電極１８ｂとを接続する。電子回路１６の入力端子１６ｂは上面配線１４ａを介して側面配線２０ａに接続され、出力端子１６ａは上面配線１４ｂを介して側面配線２０ｂに接続されている。   Side wiring 20 a is formed on the side surface at the corner 12 a of the semiconductor chip 10, and side wiring 20 b is formed on the side surface at the corner 12 c of the semiconductor chip 10. The side wiring 20a connects the upper surface wiring 14a and the lower surface electrode 18a. The side wiring 20b connects the upper surface wiring 14b and the lower surface electrode 18b. The input terminal 16b of the electronic circuit 16 is connected to the side surface wiring 20a via the upper surface wiring 14a, and the output terminal 16a is connected to the side surface wiring 20b via the upper surface wiring 14b.

図３は、実施の形態１に係る半導体装置を示す断面図である。搭載部２２の表面に半田や導電性ペーストを用いて半導体チップ１０が実装されている。半導体チップ１０はモールド樹脂２４により封止されている。このようにワイヤ配線を用いることなく半導体チップ１０を搭載することができるため、パッケージを小体積化することができる。   FIG. 3 is a sectional view showing the semiconductor device according to the first embodiment. The semiconductor chip 10 is mounted on the surface of the mounting portion 22 using solder or conductive paste. The semiconductor chip 10 is sealed with a mold resin 24. Thus, since the semiconductor chip 10 can be mounted without using wire wiring, the volume of the package can be reduced.

図４，５は、実施の形態１に係る半導体チップを搭載部に搭載する様子を示す斜視図である。搭載部２２の表面において四角形を構成するように表面電極２４ａ〜２４ｄが配置されている。表面電極２４ｂは表面電極２４ａに隣接する。表面電極２４ｃは表面電極２４ａの対角線上に存在する。表面電極２４ｄは表面電極２４ｂの対角線上に存在する。   4 and 5 are perspective views showing how the semiconductor chip according to the first embodiment is mounted on the mounting portion. Surface electrodes 24 a to 24 d are arranged so as to form a quadrangle on the surface of the mounting portion 22. The surface electrode 24b is adjacent to the surface electrode 24a. The surface electrode 24c exists on the diagonal line of the surface electrode 24a. The surface electrode 24d exists on the diagonal line of the surface electrode 24b.

表面電極２４ａ，２４ｂに表面配線２６ａが接続されている。ただし、表面電極２４ｂと表面配線２６ａとの間にインダクタ２８が接続されている。従って、表面配線２６ａからインダクタ２８を介して表面電極２４ｂに伝わるマイクロ波やミリ波の信号は、表面配線２６ａから表面電極２４ａに伝わる信号に対して振幅及び位相が異なる。また、表面電極２４ｃ，２４ｄに表面配線２６ｂが接続されている。   A surface wiring 26a is connected to the surface electrodes 24a and 24b. However, the inductor 28 is connected between the surface electrode 24b and the surface wiring 26a. Accordingly, the amplitude and phase of the microwave or millimeter wave signal transmitted from the surface wiring 26a to the surface electrode 24b via the inductor 28 is different from the signal transmitted from the surface wiring 26a to the surface electrode 24a. Further, the surface wiring 26b is connected to the surface electrodes 24c and 24d.

半導体チップ１０を搭載部２２に搭載する際に、図４に示すように下面電極１８ａが表面電極２４ａに接続され下面電極１８ｂが表面電極２４ｃに接続される。又は、半導体チップ１０を９０度回転させて、図５に示すように下面電極１８ａが表面電極２４ｂに接続され下面電極１８ｂが表面電極２４ｄに接続される。   When the semiconductor chip 10 is mounted on the mounting portion 22, as shown in FIG. 4, the lower surface electrode 18a is connected to the surface electrode 24a, and the lower surface electrode 18b is connected to the surface electrode 24c. Alternatively, the semiconductor chip 10 is rotated 90 degrees so that the lower electrode 18a is connected to the surface electrode 24b and the lower electrode 18b is connected to the surface electrode 24d as shown in FIG.

次に、実施の形態１に係る半導体チップの製造方法について説明する。図６は、実施の形態１に係る半導体チップを製造する工程を示す斜視図である。半導体ウェハ３０上に、複数の電子回路１６を行列状に形成する。次に、それぞれの電子回路１６ごとに上面配線１４ａ，１４ｂを形成する。次に、ダイシングライン３２の交点に貫通孔３４を形成する。この貫通孔３４の内部をメタライズする。その後、半導体チップ１０の下面に下面電極１８ａ，１８ｂを形成する。そして、ダイシングライン３２に沿って半導体ウェハ３０をカットして、個々の半導体チップ１０を分離する。この際に貫通孔３４を切断することで側面配線２０ａ，２０ｂを形成する。以上の工程により半導体チップ１０が製造される。   Next, a method for manufacturing the semiconductor chip according to the first embodiment will be described. FIG. 6 is a perspective view showing a process for manufacturing the semiconductor chip according to the first embodiment. A plurality of electronic circuits 16 are formed in a matrix on the semiconductor wafer 30. Next, upper surface wirings 14 a and 14 b are formed for each electronic circuit 16. Next, a through hole 34 is formed at the intersection of the dicing lines 32. The inside of the through hole 34 is metallized. Thereafter, lower surface electrodes 18 a and 18 b are formed on the lower surface of the semiconductor chip 10. Then, the semiconductor wafer 30 is cut along the dicing line 32 to separate the individual semiconductor chips 10. At this time, the side wirings 20a and 20b are formed by cutting the through hole 34. The semiconductor chip 10 is manufactured through the above steps.

以上説明したように、実施の形態１では、半導体チップの角に側面配線を形成する。このため、図６に示すように１つの貫通孔から４個の半導体チップの側面配線を形成することができる。従って、半導体チップの辺に側面配線を形成する場合に比べて、ウェハ面内に形成する貫通孔の数を半分に削減することができ、ウェハの強度を強くすることができるため、製造が容易である。また、側面配線の面積を貫通孔１／２個分から１／４個分に削減することができため、チップ面積を縮小することができる。   As described above, in the first embodiment, the side wiring is formed at the corner of the semiconductor chip. For this reason, as shown in FIG. 6, the side wiring of four semiconductor chips can be formed from one through hole. Therefore, the number of through-holes formed in the wafer surface can be reduced to half and the strength of the wafer can be increased compared to the case where the side wiring is formed on the side of the semiconductor chip, so that the manufacturing is easy. It is. In addition, since the area of the side wiring can be reduced from ½ through hole to ¼, the chip area can be reduced.

また、図６に示すように隣り合うチップ毎に貫通孔の位置が変わってしまう。これに対し、実施の形態１では、上面配線は互いに隣接する２つの角を結ぶように形成され、電子回路は上面配線を介して側面配線に接続されている。従って、例えば貫通孔３４が角１２ａに有る場合でも角１２ｂに有る場合でも貫通孔３４は上面配線１４ａを介して電子回路１６に接続される。よって、各チップに共通の表面レイアウトを用いることができるため、チップ毎にレイアウトを変える場合よりも設計を省力化できる。   In addition, as shown in FIG. 6, the position of the through hole changes for each adjacent chip. On the other hand, in the first embodiment, the upper surface wiring is formed to connect two adjacent corners, and the electronic circuit is connected to the side surface wiring through the upper surface wiring. Therefore, for example, the through hole 34 is connected to the electronic circuit 16 through the upper surface wiring 14a regardless of whether the through hole 34 is at the corner 12a or the corner 12b. Therefore, since a common surface layout can be used for each chip, the design can be saved more than when the layout is changed for each chip.

また、従来は、得ようとする半導体装置の特性に応じて、必要なインピーダンスの表面配線を形成した搭載部を個々に用意しなければならなかった。これに対し、実施の形態１では、半導体チップを搭載部に図４のように搭載するか、図５のように搭載するかによって、信号の振幅及び位相を変えることができる。従って、同じ半導体チップと搭載部を用いて異なる特性の半導体装置を得ることができる。   Conventionally, it has been necessary to individually prepare a mounting portion on which surface wiring having a necessary impedance is formed according to the characteristics of the semiconductor device to be obtained. On the other hand, in the first embodiment, the amplitude and phase of the signal can be changed depending on whether the semiconductor chip is mounted on the mounting portion as shown in FIG. 4 or as shown in FIG. Therefore, semiconductor devices having different characteristics can be obtained using the same semiconductor chip and mounting portion.

なお、実施の形態１では、半導体チップの２個の角に側面配線を形成した半導体装置について説明したが、これに限らず半導体チップの１個、３個又は４個の角に側面配線を形成してもよい。また、モールド樹脂の代わりにセラミックパッケージなどを用いてもよい。   In the first embodiment, the semiconductor device in which the side wiring is formed at the two corners of the semiconductor chip has been described. However, the present invention is not limited to this, and the side wiring is formed at one, three, or four corners of the semiconductor chip. May be. A ceramic package or the like may be used instead of the mold resin.

また、実施の形態１では、インピーダンス変換回路としてインダクタ２８を用いたが、これに限らず、抵抗、キャパシタ、ラインなど、インピーダンスを変換できるものを用いることができる。
また、半導体チップを９０度回転させて搭載部に搭載した半導体装置について説明したが、これに限らず半導体チップを回転させる角度を６０度や４５度など任意の角度にしてもよい。
また、下面電極１個に対して接続できる表面電極が２個存在する半導体装置を説明したが、下面電極１個に対して接続できる表面電極が３個以上であってもよく、その表面電極と表面配線の間にそれぞれに異なるインダクタや抵抗などが接続されていてもよい。 In the first embodiment, the inductor 28 is used as the impedance conversion circuit. However, the present invention is not limited to this, and a resistor, a capacitor, a line, or the like that can convert impedance can be used.
Further, although the semiconductor device in which the semiconductor chip is rotated 90 degrees and mounted on the mounting portion has been described, the present invention is not limited thereto, and the angle at which the semiconductor chip is rotated may be any angle such as 60 degrees or 45 degrees.
Further, the semiconductor device has been described in which two surface electrodes that can be connected to one bottom electrode are described, but three or more surface electrodes that can be connected to one bottom electrode may be provided. Different inductors and resistors may be connected between the surface wirings.

実施の形態２．
図７は、実施の形態２に係る半導体チップを示す斜視図である。半導体チップ１０は、互いに対向する上面及び下面と、上面と下面を連結する側面とを持つ。半導体チップ１０の上面は四角形である。 Embodiment 2. FIG.
FIG. 7 is a perspective view showing a semiconductor chip according to the second embodiment. The semiconductor chip 10 has an upper surface and a lower surface that face each other, and a side surface that connects the upper surface and the lower surface. The upper surface of the semiconductor chip 10 is a rectangle.

半導体チップ１０の上面において、上面の外周に沿って上面配線１４が形成されている。半導体チップ１０の上面に電子回路１６が形成されている。電子回路１６は、上面配線１４に接続された入力端子１６ｂと、ワイヤパッド３６に接続された出力端子１６ａとを有する。半導体チップ１０の下面に下面電極１８が形成されている。   On the upper surface of the semiconductor chip 10, an upper surface wiring 14 is formed along the outer periphery of the upper surface. An electronic circuit 16 is formed on the upper surface of the semiconductor chip 10. The electronic circuit 16 has an input terminal 16 b connected to the upper surface wiring 14 and an output terminal 16 a connected to the wire pad 36. A lower surface electrode 18 is formed on the lower surface of the semiconductor chip 10.

半導体チップ１０の側面に側面配線２０が形成されている。側面配線２０は、上面配線１４と下面電極１８とを接続する。電子回路１６の入力端子１６ｂは上面配線１４を介して側面配線２０に接続されている。   Side wiring 20 is formed on the side surface of the semiconductor chip 10. The side wiring 20 connects the upper surface wiring 14 and the lower surface electrode 18. The input terminal 16 b of the electronic circuit 16 is connected to the side surface wiring 20 through the upper surface wiring 14.

次に、実施の形態２に係る半導体チップの製造方法について説明する。図８は、実施の形態２に係る半導体チップを製造する工程を示す斜視図である。半導体ウェハ３０上に、複数の電子回路１６を行列状に形成する。次に、それぞれの電子回路１６ごとに上面配線１４を形成する。次に、ダイシングライン３２上に貫通孔３４を形成する。この貫通孔３４の内部をメタライズする。その後、半導体チップ１０の下面に下面電極１８を形成する。そして、ダイシングライン３２に沿って半導体ウェハ３０をカットして、個々の半導体チップ１０を分離する。この際に貫通孔３４を切断することで側面配線２０を形成する。以上の工程により半導体チップ１０が製造される。   Next, a method for manufacturing a semiconductor chip according to the second embodiment will be described. FIG. 8 is a perspective view showing a process of manufacturing the semiconductor chip according to the second embodiment. A plurality of electronic circuits 16 are formed in a matrix on the semiconductor wafer 30. Next, the upper surface wiring 14 is formed for each electronic circuit 16. Next, a through hole 34 is formed on the dicing line 32. The inside of the through hole 34 is metallized. Thereafter, the lower surface electrode 18 is formed on the lower surface of the semiconductor chip 10. Then, the semiconductor wafer 30 is cut along the dicing line 32 to separate the individual semiconductor chips 10. At this time, the side wiring 20 is formed by cutting the through hole 34. The semiconductor chip 10 is manufactured through the above steps.

以上説明したように、実施の形態２では、半導体チップ１０の上面の４つの辺と４つの角の全てを結ぶように形成されている。このため、図８に示すように、側面配線２０を半導体チップ１０の外周のどこに形成しても、側面配線２０は上面配線１４に電気的に接続する。従って、側面配線２０の位置の自由度を向上させることができる。   As described above, in the second embodiment, the four sides of the upper surface of the semiconductor chip 10 and all four corners are connected. For this reason, as shown in FIG. 8, the side wiring 20 is electrically connected to the top wiring 14 no matter where the side wiring 20 is formed on the outer periphery of the semiconductor chip 10. Therefore, the freedom degree of the position of the side wiring 20 can be improved.

なお、上記のように上面配線１４を半導体チップ１０の外周全部に形成しなくても、上面配線１４の上面の外周における長さが上面の一辺以上であればよい。これにより、上面配線１４が形成された半導体チップ１０の辺又は角の任意の位置に側面配線２０を形成することができるため、側面配線２０の位置の自由度を向上させることができる。   Even if the upper surface wiring 14 is not formed on the entire outer periphery of the semiconductor chip 10 as described above, the length on the outer periphery of the upper surface of the upper surface wiring 14 may be longer than one side of the upper surface. As a result, the side wiring 20 can be formed at an arbitrary position on the side or corner of the semiconductor chip 10 on which the upper surface wiring 14 is formed, so that the degree of freedom of the position of the side wiring 20 can be improved.

実施の形態１に係る半導体チップを示す斜視図である。1 is a perspective view showing a semiconductor chip according to a first embodiment. 実施の形態１に係る半導体チップを示す斜視図である。1 is a perspective view showing a semiconductor chip according to a first embodiment. 実施の形態１に係る半導体装置を示す断面図である。1 is a cross-sectional view showing a semiconductor device according to a first embodiment. 実施の形態１に係る半導体チップを搭載部に搭載する様子を示す斜視図である。FIG. 3 is a perspective view showing a state where the semiconductor chip according to the first embodiment is mounted on a mounting portion. 実施の形態１に係る半導体チップを搭載部に搭載する様子を示す斜視図である。FIG. 3 is a perspective view showing a state where the semiconductor chip according to the first embodiment is mounted on a mounting portion. 実施の形態１に係る半導体チップを製造する工程を示す斜視図である。FIG. 6 is a perspective view showing a process for manufacturing the semiconductor chip according to the first embodiment. 実施の形態２に係る半導体チップを示す斜視図である。FIG. 6 is a perspective view showing a semiconductor chip according to a second embodiment. 実施の形態２に係る半導体チップを製造する工程を示す斜視図である。FIG. 10 is a perspective view showing a process for manufacturing a semiconductor chip according to the second embodiment.

１０ 半導体チップ
１２ａ 角（第１の角）
１２ｂ 角（第２の角）
１２ｃ 角（第３の角）
１２ｄ 角（第４の角）
１４ 上面配線
１４ａ 上面配線（第１の上面配線）
１４ｂ 上面配線（第２の上面配線）
１６ 電子回路
１６ａ 出力端子（第２の端子）
１６ｂ 入力端子（第１の端子）
１８ 下面電極
１８ａ 下面電極（第１の下面電極）
１８ｂ 下面電極（第２の下面電極）
２０ 側面配線
２０ａ 側面配線（第１の側面配線）
２０ｂ 側面配線（第２の側面配線）
２２ 搭載部
２４ａ 表面電極（第１の表面電極）
２４ｂ 表面電極（第２の表面電極）
２４ｃ 表面電極（第３の表面電極）
２４ｄ 表面電極（第４の表面電極）
２６ａ 表面配線（第１の表面配線）
２６ｂ 表面配線（第２の表面配線）
２８ インダクタ（インピーダンス変換回路） 10 semiconductor chip 12a corner (first corner)
12b corner (second corner)
12c corner (third corner)
12d corner (fourth corner)
14 Upper surface wiring 14a Upper surface wiring (first upper surface wiring)
14b Top surface wiring (second top surface wiring)
16 Electronic circuit 16a Output terminal (second terminal)
16b Input terminal (first terminal)
18 Lower electrode 18a Lower electrode (first lower electrode)
18b Bottom electrode (second bottom electrode)
20 Side wiring 20a Side wiring (first side wiring)
20b Side wiring (second side wiring)
22 Mounting portion 24a Surface electrode (first surface electrode)
24b Surface electrode (second surface electrode)
24c Surface electrode (third surface electrode)
24d surface electrode (fourth surface electrode)
26a Surface wiring (first surface wiring)
26b Surface wiring (second surface wiring)
28 Inductor (impedance conversion circuit)

Claims (4)

上面及び下面と、前記上面と前記下面を連結する側面とを持つ半導体チップと、
前記上面に形成された電子回路と、
前記下面に形成された下面電極と、
前記半導体チップの角において前記側面に形成され、前記電子回路と前記下面電極を接続する側面配線と、
前記上面において前記上面の互いに隣接する２つの角を結ぶように形成された上面配線とを備え、
前記側面配線の面積は貫通孔１／４個分であり、
前記電子回路は、前記上面配線を介して前記側面配線に接続されていることを特徴とする半導体装置。 A semiconductor chip having an upper surface and a lower surface, and a side surface connecting the upper surface and the lower surface;
An electronic circuit formed on the upper surface;
A bottom electrode formed on the bottom surface;
Side wiring formed on the side surface at the corner of the semiconductor chip and connecting the electronic circuit and the bottom electrode ;
An upper surface wiring formed on the upper surface so as to connect two adjacent corners of the upper surface ;
The area of the side wiring is 1/4 of the through hole ,
The semiconductor device , wherein the electronic circuit is connected to the side wiring through the top surface wiring . 前記上面は、第１の角と、前記第１の角に隣接する第２の角と、前記第１の角の対角線上に存在する第３の角と、前記第２の角の対角線上に存在する第４の角とを有する四角形であり、
前記上面配線は、前記第１の角と前記第２の角を結ぶように形成された第１の上面配線と、前記第３の角と前記第４の角を結ぶように形成された第２の上面配線とを有し、
前記電子回路は、前記第１の上面配線に接続された第１の端子と、前記第２の上面配線に接続された第２の端子とを有し、
前記下面電極は、前記第１の角に対応する前記下面の角に形成された第１の下面電極と、前記第３の角に対応する前記下面の角に形成された第２の下面電極とを有し、
前記側面配線は、前記半導体チップの前記第１の角において前記側面に形成され、前記第１の上面配線と前記第１の下面電極とを接続する第１の側面配線と、前記半導体チップの前記第３の角において前記側面に形成され、前記第２の上面配線と前記第２の下面電極とを接続する第２の側面配線とを有することを特徴とする請求項１記載の半導体装置。 The top surface includes a first corner, a second corner adjacent to the first corner, a third corner existing on the diagonal of the first corner, and a diagonal of the second corner. A quadrilateral having a fourth corner present;
The upper surface wiring is formed so as to connect the first corner and the second corner, and the second upper surface wiring formed so as to connect the third corner and the fourth corner. And having an upper surface wiring
The electronic circuit has a first terminal connected to the first upper surface wiring, and a second terminal connected to the second upper surface wiring,
The lower surface electrode includes a first lower surface electrode formed at a corner of the lower surface corresponding to the first corner, and a second lower surface electrode formed at a corner of the lower surface corresponding to the third corner. Have
The side wiring is formed on the side surface at the first corner of the semiconductor chip, the first side wiring connecting the first upper surface wiring and the first lower surface electrode, and the semiconductor chip. 2. The semiconductor device according to claim 1 , further comprising a second side surface wiring formed on the side surface at a third corner and connecting the second upper surface wiring and the second lower surface electrode. 表面に前記半導体チップが実装された搭載部と、
前記搭載部の表面において四角形を構成するように配置された第１〜第４の表面電極と、
前記第１の表面電極及び前記第２の表面電極に接続された第１の表面配線と、
前記第２の表面電極と前記表面配線との間に接続され、インピーダンスを変換するインピーダンス変換回路と、
前記第３の表面電極及び前記第４の表面電極に接続された第２の表面配線とを更に備え、
前記第２の表面電極は前記第１の表面電極に隣接し、
前記第３の表面電極は前記第１の表面電極の対角線上に存在し、
前記第４の表面電極は前記第２の表面電極の対角線上に存在し、
前記第１の下面電極が前記第１の表面電極に接続され前記第２の下面電極が前記第３の表面電極に接続されているか、又は、前記第１の下面電極が前記第２の表面電極に接続され前記第２の下面電極が前記第４の表面電極に接続されていることを特徴とする請求項２に記載の半導体装置。 A mounting portion on which the semiconductor chip is mounted; and
First to fourth surface electrodes arranged to form a quadrangle on the surface of the mounting portion;
A first surface wiring connected to the first surface electrode and the second surface electrode;
An impedance conversion circuit connected between the second surface electrode and the surface wiring for converting impedance;
A second surface wiring connected to the third surface electrode and the fourth surface electrode;
The second surface electrode is adjacent to the first surface electrode;
The third surface electrode exists on a diagonal line of the first surface electrode,
The fourth surface electrode exists on a diagonal line of the second surface electrode,
The first bottom electrode is connected to the first surface electrode and the second bottom electrode is connected to the third surface electrode, or the first bottom electrode is the second surface electrode. The semiconductor device according to claim 2 , wherein the second lower surface electrode is connected to the fourth surface electrode. 上面及び下面と、前記上面と前記下面を連結する側面とを持つ半導体チップと、
前記上面において前記上面の外周に沿って形成された上面配線と、
前記上面に形成され、前記上面配線に接続された電子回路と、
前記下面に形成された下面電極と、
前記半導体チップの角において前記側面に形成され、前記上面配線と前記下面電極を接続する側面配線とを備え、
前記側面配線の面積は貫通孔１／４個分であり、
前記上面配線の前記上面の外周における長さが前記上面の一辺以上であることを特徴とする半導体装置。 A semiconductor chip having an upper surface and a lower surface, and a side surface connecting the upper surface and the lower surface;
Upper surface wiring formed along the outer periphery of the upper surface on the upper surface;
An electronic circuit formed on the upper surface and connected to the upper surface wiring;
A bottom electrode formed on the bottom surface;
Formed on the side surface at the corner of the semiconductor chip, and includes a side surface wiring connecting the upper surface wiring and the lower surface electrode,
Area of the side surface wiring is 1/4 minute through-holes,
The semiconductor device according to claim 1, wherein a length of the upper surface wiring at an outer periphery of the upper surface is one side or more of the upper surface.
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