KR100913722B1 - Multi chip package and Fabricating method thereof - Google Patents

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Abstract

멀티 칩 패키지 및 그 제조방법에 관한 것으로서, 상부 면에 회로 패턴이 형성된 제1 기판과, 제1 기판상에 형성된 회로 패턴에 일 측면이 접합되어 있는 복수 개의 반도체 칩과, 하부 면에 형성된 회로 패턴에 복수 개의 반도체 칩의 타 측면이 접합되어 있는 제2 기판을 포함하여 이루어지는 것을 특징으로 한다.A multi-chip package and a method of manufacturing the same, comprising: a first substrate having a circuit pattern formed on an upper surface thereof, a plurality of semiconductor chips having one side surface bonded to a circuit pattern formed on the first substrate, and a circuit pattern formed on a lower surface thereof And a second substrate on which the other side surfaces of the plurality of semiconductor chips are bonded to each other.

본 발명에 의하면, 제1 기판 및 제2 기판의 회로 패턴 상에 반도체 칩을 세로로 세워서 접합시킴으로써, 작은 크기의 기판으로도 많은 수의 전자 부품을 실장할 수 있어, 전체 모듈의 부피를 줄일 수 있다.According to the present invention, by vertically bonding a semiconductor chip on a circuit pattern of a first substrate and a second substrate, a large number of electronic components can be mounted even with a small sized substrate, thereby reducing the volume of the entire module. have.

SIP 모듈, 멀티 칩, LTCC, 접합 SIP module, multichip, LTCC, junction

Description

멀티 칩 패키지 및 그 제조방법{ Multi chip package and Fabricating method thereof }Multi chip package and fabrication method

본 발명은 멀티 칩 패키지 및 그 제조방법에 관한 것으로서, 반도체 칩의 측면을 기판상의 회로 패턴에 접합함으로써, 반도체 칩을 세로로 세워 실장하는 멀티 칩 패키지 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi-chip package and a method for manufacturing the same, and more particularly, to a multi-chip package for mounting a semiconductor chip vertically by joining a side surface of the semiconductor chip to a circuit pattern on a substrate.

반도체 산업에서 집적 회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전하고 있다. In the semiconductor industry, packaging technology for integrated circuits continues to evolve to meet the demand for miniaturization and mounting reliability.

즉, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적, 전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.In other words, the demand for miniaturization is accelerating the development of technology for packages close to chip size, and the demand for mounting reliability emphasizes the importance of packaging technology that can improve the efficiency of mounting work and the mechanical and electrical reliability after mounting. I'm making it.

또한, 전기, 전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. In addition, as miniaturization of electric and electronic products and high performance are required, various technologies for providing a high capacity semiconductor module have been researched and developed.

고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 용량 증 대, 즉 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 구현될 수 있다.A method for providing a high capacity semiconductor module may include an increase in capacity of a memory chip, that is, high integration of a memory chip, and this high integration may be implemented by integrating a larger number of cells in a limited space of a semiconductor chip. have.

그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 멀티 칩 패키지(Multi Chip Package) 기술이 제안되었다.However, the high integration of such a memory chip requires a high level of technology and a lot of development time, such as requiring a fine fine line width. Therefore, a multi chip package technology has been proposed as another method for providing a high capacity semiconductor module.

멀티 칩 패키지는 서로 다른 기능을 갖는 두 개 이상의 반도체 칩들을 하나의 패키지로 제작한 형태로서, 여러 개의 반도체 칩들을 기판상에 단순 나열하여 패키징하는 방법 또는 두 개 이상의 반도체 칩들을 적층 구조로 쌓아 올려 패키징하는 방법으로 제작된다.A multi-chip package is a form in which two or more semiconductor chips having different functions are manufactured in one package. A method of packaging a plurality of semiconductor chips by simply arranging them on a substrate or stacking two or more semiconductor chips in a stacked structure. Produced by packaging.

이러한 멀티 칩 패키지 기술로 제작된 제품이 SIP(System In Package) 모듈인데, SIP 모듈은 한 개의 패키지에 이종, 복수의 반도체 칩을 배열 또는 적층하여 그 자체가 하나의 완벽한 시스템으로서 작동하는 제품을 말한다. The product manufactured by the multi-chip package technology is a SIP (System In Package) module. The SIP module refers to a product that works as a complete system by arranging or stacking heterogeneous and multiple semiconductor chips in one package. .

도 1은 종래의 SIP(System In Package) 모듈을 나타낸 단면도이다.1 is a cross-sectional view showing a conventional SIP (System In Package) module.

이에 도시된 바와 같이, 기판(10)상에 저항, 커패시터, 인덕턴스와 같은 수동 소자(11, 12)들이 실장되어 있고, 능동 소자(13, 14, 15)들이 적층되어 실장되어 있으며, 상기 기판(10)상에 수동 소자(11, 12) 및 능동 소자(13, 14, 15)를 감싸며 수지 몰딩 부(20)가 형성되어 있다.As shown therein, passive elements 11 and 12 such as resistors, capacitors and inductances are mounted on the substrate 10, and active elements 13, 14 and 15 are stacked and mounted on the substrate 10. A resin molding part 20 is formed on the 10 to surround the passive elements 11 and 12 and the active elements 13, 14 and 15.

여기서, 상기 적층된 능동 소자(13, 14, 15)들은 각각 와이어 본딩(Wire Bonding)을 통하여 상기 기판(10)과 전기적으로 연결된다.Here, the stacked active elements 13, 14, and 15 are electrically connected to the substrate 10 through wire bonding, respectively.

이러한 SIP 모듈은 상기 기판(10) 하부 면에는 패드(30)가 형성되어, 상기 패드(30)를 이용한 LGA(Land Grid Array) 방식 또는 상기 패드(30)에 솔더 볼(Solder Ball)을 형성한 BGA(Ball Grid Array) 방식으로 셋 보드(Set Board)에 실장될 수 있다.In the SIP module, a pad 30 is formed on a bottom surface of the substrate 10, and a solder ball is formed on a pad grid 30 or an LGA (Land Grid Array) method using the pad 30. The board may be mounted on a set board in a ball grid array (BGA) manner.

종래의 SIP 모듈의 경우, 각 전자 소자들이 기판상에 평면적으로 실장되기 때문에, 실장되는 전자 소자의 수가 증가함에 따라 그 크기가 커지는 문제점이 있다.In the conventional SIP module, since each electronic device is mounted in a plane on the substrate, the size of the electronic device increases as the number of electronic devices to be mounted increases.

또한, 베어 칩(Bare Chip)과 같은 능동 소자의 경우, 기판상에 적층되어 형성되고, 이때 와이어 본딩을 통해 기판과 전기적으로 연결하는데, 와이어 본딩으로 인해 많은 공간이 필요하게 되고, 와이어 본딩 상태에 따라 전체 시스템의 성능이 좌우되는 문제점이 있다.In addition, an active element such as a bare chip is stacked and formed on a substrate, and is electrically connected to the substrate through wire bonding, which requires a lot of space due to wire bonding. Therefore, there is a problem that the performance of the entire system depends.

본 발명의 목적은, 멀티 칩 패키지의 크기를 줄이고, 와이어 본딩 없이 반도체 칩을 실장하는 멀티 칩 패키지 및 그 제조방법을 제공하는 데 있다.An object of the present invention is to reduce the size of the multi-chip package, to provide a multi-chip package for mounting a semiconductor chip without wire bonding and a method of manufacturing the same.

상기 문제점을 해결하기 위해 고안된 본 발명의 멀티 칩 패키지의 바람직한 실시예는, 상부 면에 회로 패턴이 형성된 제1 기판과, 상기 제1 기판상에 형성된 회로 패턴에 일 측면이 접합되어 있는 복수 개의 반도체 칩과, 하부 면에 형성된 회로 패턴에 상기 복수 개의 반도체 칩의 타 측면이 접합되어 있는 제2 기판을 포함하여 이루어진다.According to a preferred embodiment of the multi-chip package of the present invention devised to solve the above problems, a plurality of semiconductors having one side bonded to a first substrate having a circuit pattern formed on an upper surface and a circuit pattern formed on the first substrate A chip and a second substrate are bonded to the other side of the plurality of semiconductor chips to the circuit pattern formed on the lower surface.

그리고, 상기 제2 기판 상부에 형성되는 패드와, 상기 패드 하부에 상기 제2 기판을 관통하며 형성되고 도전성 물질로 충전되는 비아 홀을 더 포함하여 이루어지며, 상기 패드는 상기 비아 홀을 통하여 상기 제2 기판 하부 면에 형성된 회로 패턴과 연결되는 것을 특징으로 한다.And, a pad formed on the second substrate, and a via hole formed in the lower portion of the pad and penetrating the second substrate and filled with a conductive material. 2 is connected to the circuit pattern formed on the lower surface of the substrate.

또한, 상기 복수 개의 반도체 칩 사이에 단열 기판을 더 포함하고, 상기 단열 기판에는 내부를 관통하고 도전성 물질이 충전된 비아 홀이 형성되어 있으며, 상기 제2 기판의 하부 면에 형성된 회로 패턴과 상기 제1 기판의 상부 면에 형성된 회로 패턴은 상기 단열 기판을 관통하며 형성된 비아 홀을 통하여 연결되는 것을 특징으로 한다.The semiconductor substrate may further include a heat insulating substrate between the semiconductor chips, and the heat insulating substrate may have a via hole formed therein and filled with a conductive material. The circuit pattern may be formed on a lower surface of the second substrate. The circuit pattern formed on the upper surface of the substrate may be connected through a via hole formed through the insulating substrate.

본 발명의 멀티 칩 패키지의 제조방법의 바람직한 실시예는, 제1 기판 상부 면에 회로 패턴을 형성하고, 제2 기판 하부 면에 회로 패턴을 형성하는 단계와, 복수 개의 반도체 칩의 양 측면에 접합 패드를 형성하는 단계와, 상기 복수 개의 반도체 칩의 양 측면에 형성된 접합 패드를 상기 제1 기판 상부 면에 형성된 회로 패턴 및 상기 제2 기판 하부 면에 형성된 회로 패턴에 각각 접합하는 단계를 포함하여 이루어진다.According to a preferred embodiment of the method of manufacturing a multi-chip package, a circuit pattern is formed on an upper surface of a first substrate, a circuit pattern is formed on a lower surface of a second substrate, and bonded to both sides of a plurality of semiconductor chips. Forming pads, and bonding bonding pads formed on both sides of the plurality of semiconductor chips to circuit patterns formed on the upper surface of the first substrate and circuit patterns formed on the lower surface of the second substrate, respectively. .

여기서, 상기 제2 기판 하부 면에 회로 패턴을 형성한 이후에, 상기 제2 기판을 관통하고 도전성 물질이 충전된 비아 홀을 형성하는 단계와, 상기 제2 기판 상부의 비아 홀이 형성된 영역에 패드를 형성하는 단계를 더 포함하여 이루어지며, 상기 패드는 상기 비아 홀을 통하여 제2 기판의 하부 면에 형성된 회로 패턴과 연결되는 것을 특징으로 한다.Here, after the circuit pattern is formed on the lower surface of the second substrate, forming a via hole penetrating the second substrate and filled with a conductive material, and pads in a region where the via hole is formed on the second substrate. And forming a pad, wherein the pad is connected to a circuit pattern formed on the lower surface of the second substrate through the via hole.

그리소, 상기 복수 개의 반도체 칩의 양 측면에 형성된 접합 패드와 상기 제1 기판 상부 면에 형성된 회로 패턴 및 상기 제2 기판 하부 면에 형성된 회로 패턴과의 접합은, 솔더 크림(Solder Cream) 또는 에폭시(Epoxy)에 의해서 이루어지는 것을 특징으로 한다.Therefore, the bonding between the bonding pads formed on both side surfaces of the plurality of semiconductor chips, the circuit pattern formed on the upper surface of the first substrate, and the circuit pattern formed on the lower surface of the second substrate, may be performed using solder cream or epoxy ( Epoxy).

본 발명에 의하면, 제1 기판 및 제2 기판의 회로 패턴 상에 반도체 칩을 세로로 세워서 접합시킴으로써, 작은 크기의 기판으로도 많은 수의 전자 부품을 실장할 수 있어, 전체 모듈의 부피를 줄일 수 있다.According to the present invention, by vertically bonding a semiconductor chip on a circuit pattern of a first substrate and a second substrate, a large number of electronic components can be mounted even with a small sized substrate, thereby reducing the volume of the entire module. have.

그리고, 반도체 칩과 제1 기판 및 제2 기판 간의 전기적 연결이 회로 패턴을 통해 이루어짐으로써, 와이어 본딩(Wire Bonding)을 이용하는 경우에 비해 임피던스를 쉽게 조절할 수 있으며, 그로 인해 제품의 성능 개선에 이바지할 수 있다.In addition, since the electrical connection between the semiconductor chip and the first substrate and the second substrate is made through a circuit pattern, the impedance can be easily adjusted as compared with the case of using wire bonding, thereby contributing to the improvement of product performance. Can be.

또한, 반도체 칩 사이에 단열 기판을 형성함으로써, 반도체 칩이 파워 증폭기(Power Amplifier)와 같이 열을 많이 발생시키는 전자 부품인 경우, 각 전자 부품 간에 단열 효과를 얻을 수 있다.In addition, by forming a heat insulating substrate between the semiconductor chips, when the semiconductor chip is an electronic component that generates a lot of heat such as a power amplifier, a heat insulating effect can be obtained between the electronic components.

이하, 도 2 내지 도 6을 참조하여 본 발명의 멀티 칩 패키지 및 그 제조방법에 대해 상세히 설명한다.Hereinafter, the multi-chip package of the present invention and a manufacturing method thereof will be described in detail with reference to FIGS. 2 to 6.

본 발명을 설명함에 있어서, 본 발명과 관련된 공지기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.In describing the present invention, when it is determined that the detailed description of the known technology related to the present invention may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. In addition, terms to be described below are terms defined in consideration of functions in the present invention, which may vary according to the intention or custom of a user or an operator. Therefore, the definition should be made based on the contents throughout the specification.

도 2는 본 발명의 멀티 칩 패키지의 제1 실시예를 나타낸 사시도이다.2 is a perspective view showing a first embodiment of a multi-chip package of the present invention.

이에 도시된 바와 같이, 제1 기판(100)상의 회로 패턴(105)에 제1 반도체 칩(110) 및 제2 반도체 칩(120)의 일 측면이 각각 접합되어 있고, 상기 제1 기 판(100)과 마주보며 위치한 제2 기판(150) 하면의 회로 패턴(155)에 상기 제1 반도체 칩(110) 및 제2 반도체 칩(120)의 타 측면이 각각 접합되어 이루어진다.As shown in the drawing, one side surface of the first semiconductor chip 110 and the second semiconductor chip 120 is bonded to the circuit pattern 105 on the first substrate 100, and the first substrate 100 is bonded to each other. The other side surfaces of the first semiconductor chip 110 and the second semiconductor chip 120 are bonded to the circuit pattern 155 on the bottom surface of the second substrate 150 facing each other.

여기서, 상기 제1 기판(100) 및 제2 기판(150)으로는 일반적인 인쇄회로기판(PCB)을 사용할 수도 있으나, 저온 동시 소성 세라믹(Low Temperature Co-fired Ceramic : LTCC) 기판을 사용하는 것이 바람직하다.Here, a general printed circuit board (PCB) may be used as the first substrate 100 and the second substrate 150, but a low temperature co-fired ceramic (LTCC) substrate is preferably used. Do.

저온 동시 소성 세라믹 기판(이하, 'LTCC 기판'이라 함) 제조 기술은, 주로 글라스 세라믹(Glass-Ceramic) 재료를 기반으로 하는 다수의 그린 시트(Green Sheet) 층에 전기 전도도가 우수한 Ag, Cu 등을 스크린 프린팅하여 회로의 내부 전극 및 수동 소자를 구현하고, 각 층을 적층 한 후, 세라믹과 금속을 동시 소성하는 것을 말한다.Low-temperature co-fired ceramic substrates (hereinafter referred to as 'LTCC substrates') manufacturing technology, Ag, Cu, etc. are excellent in electrical conductivity in a number of green sheet layer mainly based on glass-ceramic material By screen printing, the internal electrodes and passive elements of the circuit are embodied, and after laminating each layer, ceramic and metal are simultaneously fired.

상기 LTCC 기판을 이용하면 내부에 수동 소자(R, L, C)를 실장할 수 있어서, 표면 실장 부품(Surface Mounted Device ; SMD)에서 발생하는 기생 효과(Parasitic Effect)를 최소화할 수 있고, 수동 소자가 차지하는 부피를 줄일 수 있다.When the LTCC substrate is used, passive devices R, L, and C may be mounted therein, thereby minimizing parasitic effects occurring in surface mounted devices (SMDs) and passive devices. It can reduce the volume occupied.

상기 LTCC 기판을 이용하면 RF 통신 기기의 소형화 및 경량화를 구현할 수 있는데, 예를 들어 현재 이동통신 단말기 내부에 각각의 부품으로 조립되는 LC 필터, SAW 필터, 커플러, PAM 등을 단일 부품으로 복합화할 수 있다.By using the LTCC substrate, it is possible to realize miniaturization and weight reduction of an RF communication device. For example, an LC filter, a SAW filter, a coupler, a PAM, and the like, which are assembled as individual components in a mobile communication terminal, may be combined into a single component. have.

이때, 각 부품들이 요구하는 등가 회로 정수들을 구현하기 위해 특정의 크기와 형상을 가진 패턴들을 LTCC 기판 내부에 형성한다.At this time, patterns having a specific size and shape are formed inside the LTCC substrate to implement equivalent circuit constants required by each component.

상기 제1 반도체 칩(110) 및 제2 반도체 칩(120)은 양 측면에 각각 접합 패 드(115, 125)가 형성되어 있으며, 상기 양 측면에 형성된 접합 패드(115, 125)가 제1 기판(100)상에 형성된 회로 패턴(105) 및 제2 기판(150) 하부 면에 형성된 회로 패턴(155)에 각각 접합하여 전기적 접속이 이루어진다.Bonding pads 115 and 125 are formed at both sides of the first semiconductor chip 110 and the second semiconductor chip 120, and bonding pads 115 and 125 formed at both sides of the first semiconductor chip 110 and the first semiconductor chip 120 are formed of a first substrate. Electrical connections are made by bonding to the circuit pattern 105 formed on the 100 and the circuit pattern 155 formed on the lower surface of the second substrate 150, respectively.

이때, 상기 접합 패드(115, 125)와 회로 패턴(105, 155) 간의 접합은 솔더 크림(Solder Cream)이나 에폭시(Epoxy) 등을 통해 이루어진다.In this case, the bonding between the bonding pads 115 and 125 and the circuit patterns 105 and 155 may be made through solder cream or epoxy.

또한, 상기 제1 반도체 칩(110) 및 제2 반도체 칩(120) 간의 전기적 연결도 상기 제1 기판(100) 및 제2 기판(150)에 각각 형성된 회로 패턴(105, 155)을 통해 이루어진다.In addition, electrical connection between the first semiconductor chip 110 and the second semiconductor chip 120 is also made through circuit patterns 105 and 155 formed on the first substrate 100 and the second substrate 150, respectively.

한편, 상기 제2 기판(150)의 상부에는 패드(170)가 형성되어 있으며, 상기 패드(170)를 통해 외부와 전기적으로 연결된다. 이때, 상기 패드(170)의 하부에는 도전성 물질이 충전된 비아 홀(160)이 형성되어 상기 제2 기판(150)의 하부 면에 형성된 회로 패턴(155)과 연결되도록 한다.Meanwhile, a pad 170 is formed on the second substrate 150, and is electrically connected to the outside through the pad 170. In this case, a via hole 160 filled with a conductive material is formed under the pad 170 so as to be connected to the circuit pattern 155 formed on the lower surface of the second substrate 150.

본 발명에 의하면, 제1 기판(100) 및 제2 기판(150)상에 반도체 칩을 세로로 세워서 접합시킴으로써, 작은 크기의 기판으로도 많은 수의 전자 부품을 실장할 수 있어, 전체 모듈의 부피를 줄일 수 있다.According to the present invention, by vertically bonding a semiconductor chip on the first substrate 100 and the second substrate 150, a large number of electronic components can be mounted even with a small sized substrate, thereby reducing the volume of the entire module. Can be reduced.

그리고, 본 발명에 의하면, 제1 반도체 칩(110) 및 제2 반도체 칩(120)과 제1 기판(100) 및 제2 기판(150) 간의 전기적 연결이 회로 패턴(105, 155)을 통해 이루어지는데, 이와 같이 회로 패턴(105, 155)을 사용하면, 임피던스 조절이 가능함으로 와이어 본딩(Wire Bonding)을 이용하는 경우에 비해 제품의 성능 개선에 보다 유리하다.In addition, according to the present invention, the electrical connection between the first semiconductor chip 110 and the second semiconductor chip 120 and the first substrate 100 and the second substrate 150 is made through the circuit patterns 105 and 155. By using the circuit patterns 105 and 155 in this way, the impedance can be adjusted, which is more advantageous for improving the performance of the product than when wire bonding is used.

도 3은 본 발명의 멀티 칩 패키지의 제조방법을 나타낸 순서도이다.3 is a flowchart illustrating a method of manufacturing a multichip package of the present invention.

이에 도시된 바와 같이, 먼저 저온 동시 소성 세라믹(Low Temperature Co-fired Ceramic : LTCC) 기술을 이용하여 제1 기판(100) 및 제2 기판(150)을 제작한다(S 100).As shown in the drawing, first, a first substrate 100 and a second substrate 150 are manufactured using low temperature co-fired ceramic (LTCC) technology (S 100).

이때, 제1 기판(100)상에 회로 패턴(105)을 형성하고, 제2 기판(150) 하부 면에 회로 패턴(155)을 형성한다.In this case, the circuit pattern 105 is formed on the first substrate 100, and the circuit pattern 155 is formed on the lower surface of the second substrate 150.

다음으로, 상기 제2 기판(150)상에 외부와의 전기적 연결을 위한 패드(170)를 형성하고, 상기 패드(170) 하부에 상기 제2 기판(150)을 관통하며 도전성 물질이 충전된 비아 홀(160)을 형성한다(S 110).Next, a via is formed on the second substrate 150 to form a pad 170 for electrical connection with the outside, and penetrates the second substrate 150 under the pad 170 and is filled with a conductive material. A hole 160 is formed (S 110).

여기서, 상기 패드(170)는 상기 비아 홀(160)을 통하여 제2 기판(150) 하부 면에 형성된 회로 패턴(155)과 연결된다.Here, the pad 170 is connected to the circuit pattern 155 formed on the lower surface of the second substrate 150 through the via hole 160.

이어서, 제1 반도체 칩(110) 및 제2 반도체 칩(120)의 양 측면에 접합 패드(115, 125)를 각각 형성한다(S 120).Subsequently, bonding pads 115 and 125 are formed on both side surfaces of the first semiconductor chip 110 and the second semiconductor chip 120, respectively (S 120).

연이어, 상기 제1 반도체 칩(110) 및 제2 반도체 칩(120)의 양 측면에 각각 형성된 접합 패드(115, 125)를 제1 기판(100)상의 회로 패턴(105) 및 제2 기판(150) 하부 면의 회로 패턴(155)과 접합시킨다.Subsequently, the bonding pads 115 and 125 formed on both side surfaces of the first semiconductor chip 110 and the second semiconductor chip 120 are connected to the circuit pattern 105 and the second substrate 150 on the first substrate 100. ) To the circuit pattern 155 on the lower surface.

도 4는 본 발명의 멀티 칩 패키지의 제2 실시예를 나타낸 사시도이다.4 is a perspective view showing a second embodiment of a multi-chip package of the present invention.

이에 도시된 바와 같이, 제1 기판(100)상의 회로 패턴(105)에 제1 반도체 칩(110) 및 제2 반도체 칩(120)의 일 측면이 각각 접합되어 있고, 상기 제1 기판(100)과 마주보며 위치한 제2 기판(150) 하면의 회로 패턴(155)에 상기 제1 반도체 칩(110)의 타 측면이 접합되어 있으며, 상기 제1 반도체 칩(110)과 제2 반도체 칩(120) 사이에 단열 기판(200)이 세로로 형성되어 이루어진다.As shown in the drawing, one side surface of the first semiconductor chip 110 and the second semiconductor chip 120 is bonded to the circuit pattern 105 on the first substrate 100, and the first substrate 100 is bonded to each other. The other side surface of the first semiconductor chip 110 is bonded to the circuit pattern 155 on the bottom surface of the second substrate 150 facing the second substrate 150, and the first semiconductor chip 110 and the second semiconductor chip 120 are bonded to each other. Insulating substrate 200 is formed between the vertical.

본 실시예에 의하면, 제1 반도체 칩(110) 또는 제2 반도체 칩(120)이 파워 증폭기(Power Amplifier)와 같이 열을 많이 발생시키는 전자 부품인 경우, 각 전자 부품 간에 단열 효과를 얻을 수 있다.According to the present embodiment, when the first semiconductor chip 110 or the second semiconductor chip 120 is an electronic component that generates a lot of heat, such as a power amplifier, a thermal insulation effect may be obtained between the electronic components. .

이때, 상기 제1 반도체 칩(110)과 제2 반도체 칩(120) 간의 전기적 연결은 상기 단열 기판(200) 내부에 형성되며 도전성 물질이 충전된 비아 홀(210)을 통하여 이루어질 수 있다.In this case, electrical connection between the first semiconductor chip 110 and the second semiconductor chip 120 may be formed through the via hole 210 formed in the insulation substrate 200 and filled with a conductive material.

즉, 상기 단열 기판(200) 내부에 형성되는 비아 홀(210)이 상기 제2 기판(150)의 하부 면에 형성된 회로 패턴(155)과 상기 제1 기판(100) 상에 형성되는 회로 패턴(105)을 서로 연결함으로써, 상기 제1 반도체 칩(110)과 제2 반도체 칩(120)을 전기적으로 연결하게 된다.That is, the circuit pattern 155 formed on the lower surface of the second substrate 150 and the circuit pattern formed on the first substrate 100 are formed in the via hole 210 formed in the heat insulating substrate 200. By connecting the 105 to each other, the first semiconductor chip 110 and the second semiconductor chip 120 are electrically connected.

도 5는 본 발명의 멀티 칩 패키지의 제3 실시예를 나타낸 단면도이다. 본 실시예는 반도체 칩의 크기가 서로 다른 경우, 각 반도체 칩이 기판상에 실장되는 상태를 나타내었다.5 is a cross-sectional view showing a third embodiment of the multi-chip package of the present invention. In the present embodiment, when the sizes of the semiconductor chips are different from each other, each semiconductor chip is mounted on a substrate.

이에 도시된 바와 같이, 반도체 칩의 크기에 따라 반도체 칩이 접합되는 부분의 기판에 돌출부를 형성하여 반도체 칩의 양 측면이 서로 대향하여 형성된 기판 사이에 접합되도록 한다.As shown in the drawing, a protrusion is formed on a substrate of a portion to which the semiconductor chip is bonded according to the size of the semiconductor chip so that both side surfaces of the semiconductor chip are bonded to each other.

즉, 가장 크기가 큰 제1 반도체 칩(310)의 경우, 제1 반도체 칩(310)의 양 측면이 제1 기판(300)상에 형성된 회로 패턴(305)과 제2 기판(350)의 하부 면에 형성된 회로 패턴(355)에 각각 접합되도록 한다.That is, in the case of the first semiconductor chip 310 having the largest size, both side surfaces of the first semiconductor chip 310 are formed on the first substrate 300 and the lower portion of the circuit pattern 305 and the second substrate 350. Each of them is bonded to the circuit pattern 355 formed on the surface.

그리고, 중간 크기의 제2 반도체 칩(320)의 경우, 제2 반도체 칩(320)의 양 측면이 제1 기판(300)에 형성된 제1 돌출부(307)상의 회로 패턴(305)과 제2 기판(350)의 하부 면에 형성된 회로 패턴(355)에 각각 접합되도록 한다.In the case of the second semiconductor chip 320 having a medium size, the circuit pattern 305 and the second substrate on the first protrusion 307 formed at both sides of the second semiconductor chip 320 on the first substrate 300 are described. Each of them is bonded to the circuit pattern 355 formed on the lower surface of the 350.

이때, 제2 기판(350)상에 패드(370)를 형성하여 외부와 전기적으로 연결되도록 하고, 상기 패드(370) 하부에 도전성 물질이 충전된 비아 홀(360)을 형성하여, 상기 패드(370)와 제2 기판(350)의 하부 면에 형성된 회로 패턴(355)을 연결할 수 있다.In this case, a pad 370 is formed on the second substrate 350 to be electrically connected to the outside, and a via hole 360 filled with a conductive material is formed under the pad 370 to form the pad 370. ) May be connected to the circuit pattern 355 formed on the lower surface of the second substrate 350.

또한, 크기가 가장 작은 제3 반도체 칩(330)의 경우, 제3 반도체 칩(330)의 양 측면이 제1 기판(300)에 형성된 제2 돌출부(309) 및 제2 기판(350) 하부에 형성된 제3 돌출부(357)상의 회로 패턴(355)에 각각 접합되도록 한다.In addition, in the case of the third semiconductor chip 330 having the smallest size, both side surfaces of the third semiconductor chip 330 may be disposed under the second protrusion 309 and the second substrate 350 formed on the first substrate 300. Each of the third protrusions 357 is formed to be bonded to the circuit pattern 355.

여기서, 상기 제1 기판(300) 및 제2 기판(350)으로는 실리콘(Si)을 사용하는 데, 이는 상기 제1 기판(300) 및 제2 기판(350)에 제1 돌출부 내지 제3 돌출부(307, 309, 357)를 형성하기 위해 멤스(MEMS : Micro Electro Mechanical Systems) 기술을 사용하는 것이 바람직하기 때문이다.Here, silicon (Si) is used as the first substrate 300 and the second substrate 350, which are first to third protrusions on the first substrate 300 and the second substrate 350. This is because it is desirable to use MEMS (Micro Electro Mechanical Systems) technology to form (307, 309, 357).

한편, MEMS 기술을 이용하면 실리콘 기판상에 다양한 높이를 가지는 돌출부를 형성할 수 있으므로, 반도체 칩의 크기에 따라 실리콘 기판상에 형성되는 돌출 부들의 높이를 조절할 수 있다.On the other hand, using the MEMS technology can form a protrusion having a variety of heights on the silicon substrate, it is possible to adjust the height of the protrusions formed on the silicon substrate according to the size of the semiconductor chip.

본 발명에 의하면, 크기가 서로 다른 전자 부품들을 하나의 모듈에 실장할 수 있다. 예를 들어, PAM, 스위치, Saw 필터 등과 같은 여러 부품이 실장되는 이동통신 단말기의 프론트 엔드 모듈(Front End Module : FEM)를 구현할 수 있다.According to the present invention, electronic components having different sizes can be mounted in one module. For example, a front end module (FEM) of a mobile communication terminal in which various components such as a PAM, a switch, a saw filter, and the like is mounted can be implemented.

도 6은 본 발명의 멀티 칩 패키지의 제4 실시예를 나타낸 사시도이다. 이에 도시된 바와 같이, 4개의 기판을 사용하여 반도체 칩의 각 측면을 각 기판상의 회로 패턴과 접합시킬 수 있는데, 이에 의하면 반도체 칩을 외부 충격으로부터 보호할 수 있고, 회로 패턴을 다양하게 구현할 수 있다.6 is a perspective view showing a fourth embodiment of a multi-chip package of the present invention. As shown in the drawing, four substrates may be used to bond each side of the semiconductor chip with a circuit pattern on each substrate, thereby protecting the semiconductor chip from external shocks and implementing various circuit patterns. .

이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다. Although the present invention has been described in detail with reference to exemplary embodiments above, those skilled in the art to which the present invention pertains can make various modifications to the above-described embodiments without departing from the scope of the present invention. I will understand.

그러므로 본 발명의 권리범위는 설명된 실시예에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined by the claims below and equivalents thereof.

도 1은 종래의 SIP(System In Package) 모듈을 나타낸 단면도.1 is a cross-sectional view showing a conventional SIP (System In Package) module.

도 2는 본 발명의 멀티 칩 패키지의 제1 실시예를 나타낸 사시도.2 is a perspective view showing a first embodiment of a multichip package of the present invention;

도 3은 본 발명의 멀티 칩 패키지의 제조방법을 나타낸 순서도.Figure 3 is a flow chart showing a method of manufacturing a multi-chip package of the present invention.

도 4는 본 발명의 멀티 칩 패키지의 제2 실시예를 나타낸 사시도.4 is a perspective view showing a second embodiment of a multichip package of the present invention;

도 5는 본 발명의 멀티 칩 패키지의 제3 실시예를 나타낸 단면도.Fig. 5 is a sectional view showing a third embodiment of the multichip package of the present invention.

도 6은 본 발명의 멀티 칩 패키지의 제4 실시예를 나타낸 사시도.6 is a perspective view showing a fourth embodiment of a multichip package of the present invention;

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 제1 기판 105 : 회로 패턴100: first substrate 105: circuit pattern

110 : 제1 반도체 칩 115 : 접합 패드110: first semiconductor chip 115: bonding pad

120 : 제2 반도체 칩 125 : 접합 패드120: second semiconductor chip 125: bonding pad

150 : 제2 기판 155 : 회로 패턴150: second substrate 155: circuit pattern

160 : 비아 홀 170 : 패드160: via hole 170: pad

Claims (12)

상부 면에 회로 패턴이 형성된 제1 기판;A first substrate having a circuit pattern formed on an upper surface thereof; 상기 제1 기판상에 형성된 회로 패턴에 일 측면이 접합되어 있는 복수 개의 반도체 칩; A plurality of semiconductor chips having one side surface bonded to a circuit pattern formed on the first substrate; 하부 면에 형성된 회로 패턴에 상기 복수 개의 반도체 칩의 타 측면이 접합되어 있는 제2 기판; 및A second substrate on which other side surfaces of the plurality of semiconductor chips are bonded to a circuit pattern formed on a lower surface; And 상기 복수 개의 반도체 칩 사이에 형성되는 단열 기판을 포함하여 이루어지는 멀티 칩 패키지.The multi-chip package comprising a heat insulating substrate formed between the plurality of semiconductor chips. 삭제delete 제1항에 있어서,The method of claim 1, 상기 제2 기판 상부에 형성되는 패드; 및A pad formed on the second substrate; And 상기 패드 하부에 상기 제2 기판을 관통하며 형성되고 도전성 물질로 충전되는 비아 홀;을 더 포함하여 이루어지며,And a via hole formed under the pad and penetrating the second substrate and filled with a conductive material. 상기 패드는 상기 비아 홀을 통하여 상기 제2 기판 하부 면에 형성된 회로 패턴과 연결되는 것을 특징으로 하는 멀티 칩 패키지.The pad is connected to the circuit pattern formed on the lower surface of the second substrate through the via hole. 제1항에 있어서,The method of claim 1, 상기 제1 기판 및 제2 기판은 저온 동시 소성 세라믹(Low Temperature Co-fired Ceramic : LTCC) 기판인 것을 특징으로 하는 멀티 칩 패키지.The first substrate and the second substrate is a multi-chip package, characterized in that the Low Temperature Co-fired Ceramic (LTCC) substrate. 제1항에 있어서,The method of claim 1, 상기 단열 기판에는 내부를 관통하고 도전성 물질이 충전된 비아 홀이 형성되어 있으며, 상기 제2 기판의 하부 면에 형성된 회로 패턴과 상기 제1 기판의 상부 면에 형성된 회로 패턴은 상기 단열 기판을 관통하며 형성된 비아 홀을 통하여 연결되는 것을 특징으로 하는 멀티 칩 패키지.A via hole filled with a conductive material is formed in the insulating substrate, and a circuit pattern formed on a lower surface of the second substrate and a circuit pattern formed on an upper surface of the first substrate penetrate the insulating substrate. The multi-chip package characterized in that connected through the formed via hole. 제1항에 있어서,The method of claim 1, 상기 제1 기판의 상부 면 및 제2 기판의 하부 면은 상기 복수 개의 반도체 칩의 크기에 따라 복수 개의 돌출부가 형성되어 있으며, 상기 복수 개의 반도체 칩은 상기 돌출부상에 형성된 회로 패턴에 접합되는 것을 특징으로 하는 멀티 칩 패키지.The upper surface of the first substrate and the lower surface of the second substrate is formed with a plurality of protrusions according to the size of the plurality of semiconductor chips, the plurality of semiconductor chips are bonded to a circuit pattern formed on the protrusions. Multi-chip package. 제6항에 있어서,The method of claim 6, 상기 제1 기판 및 제2 기판은 실리콘으로 이루어지는 것을 특징으로 하는 멀티 칩 패키지.The first and second substrates are multi-chip package, characterized in that made of silicon. 제1항 또는 제6항에 있어서,The method according to claim 1 or 6, 상기 복수 개의 반도체 칩의 양 측면에는 접합 패드가 형성되어 있는 것을 특징으로 하는 멀티 칩 패키지.Bonding pads are formed on both side surfaces of the plurality of semiconductor chips. 제1 기판 상부 면에 회로 패턴을 형성하고, 제2 기판 하부 면에 회로 패턴을 형성하는 단계;Forming a circuit pattern on the upper surface of the first substrate and forming a circuit pattern on the lower surface of the second substrate; 복수 개의 반도체 칩의 양 측면에 접합 패드를 형성하는 단계; 및Forming bonding pads on both sides of the plurality of semiconductor chips; And 상기 복수 개의 반도체 칩의 양 측면에 형성된 접합 패드를 상기 제1 기판 상부 면에 형성된 회로 패턴 및 상기 제2 기판 하부 면에 형성된 회로 패턴에 각각 접합하는 단계;를 포함하여 이루어지고,Bonding the bonding pads formed on both side surfaces of the plurality of semiconductor chips to circuit patterns formed on the upper surface of the first substrate and circuit patterns formed on the lower surface of the second substrate, respectively; 상기 제1 기판 및 제2 기판은 저온 동시 소성 세라믹(Low Temperature Co-fired Ceramic : LTCC) 기판인 것을 특징으로 하는 멀티 칩 패키지의 제조방법.The first substrate and the second substrate is a low temperature co-fired ceramic (LTCC) substrate manufacturing method of a multi-chip package, characterized in that. 삭제delete 제9항에 있어서,The method of claim 9, 상기 제2 기판 하부 면에 회로 패턴을 형성한 이후에,After forming a circuit pattern on the lower surface of the second substrate, 상기 제2 기판을 관통하고 도전성 물질이 충전된 비아 홀을 형성하는 단계; 및Forming a via hole penetrating the second substrate and filled with a conductive material; And 상기 제2 기판 상부의 비아 홀이 형성된 영역에 패드를 형성하는 단계를 더 포함하여 이루어지며,And forming a pad in a region in which a via hole is formed on the second substrate. 상기 패드는 상기 비아 홀을 통하여 제2 기판의 하부 면에 형성된 회로 패턴과 연결되는 것을 특징으로 하는 멀티 칩 패키지의 제조방법.And the pad is connected to a circuit pattern formed on a lower surface of the second substrate through the via hole. 제9항에 있어서,The method of claim 9, 상기 복수 개의 반도체 칩의 양 측면에 형성된 접합 패드와 상기 제1 기판 상부 면에 형성된 회로 패턴 및 상기 제2 기판 하부 면에 형성된 회로 패턴과의 접합은, 솔더 크림(Solder Cream) 또는 에폭시(Epoxy)에 의해서 이루어지는 것을 특징으로 하는 멀티 칩 패키지의 제조방법.Bonding between the bonding pads formed on both side surfaces of the plurality of semiconductor chips, the circuit pattern formed on the upper surface of the first substrate, and the circuit pattern formed on the lower surface of the second substrate, are solder cream or epoxy. The manufacturing method of the multi-chip package characterized by the above-mentioned.
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