JP5217537B2 - プロジェクタ、電子機器、および、プロジェクタの制御方法 - Google Patents

Description

本発明は、投写面に画像を投写するプロジェクタ、このプロジェクタを備えた電子機器
、および、プロジェクタの制御方法に関する。

投写型表示装置のようなプロジェクタによりスクリーンに画像や画像を投写する場合、
プロジェクタの光源とスクリーンの投写面とが正対していないと、画像が台形に歪んでし
まう。従来、この画像の台形の歪み（いわゆる台形歪み）を補正するプロジェクタが知ら
れている（例えば、特許文献１参照）。
特開２００７−１５０５３１号公報

ところで、台形歪み補正は、例えば、ＬＣＤ等の光変調手段に表示されている略矩形形
状の画像を、投写面に投影されている画像が矩形形状となるように変形させることにより
実行される。このような台形歪み補正を行う際には、メモリに格納されている補正前の画
像を、補正後の画像のラインの並びに応じて読み出す必要があるが、補正前の画像と補正
後の画像のラインの角度は必ずしも一致しないため、メモリに格納されている補正前の画
像を読み出す際には、読み出しアドレスは連続しない場合が多い。特許文献１では、読み
出し用のテーブルを設け、当該テーブルに基づいてメモリから補正前の画像を読み出して
いる。このため、特許文献１では、テーブルを格納するための余分なメモリが必要になる
という問題点がある。
そこで本発明は、画像を投写するプロジェクタにおいて、台形歪みを簡単な構成で補正
することを目的とする。

〔形態１〕 上記課題を解決するため、形態１のプロジェクタは、画像を投写表示する
際に生じるライン方向およびこれに直交するピクセル方向の台形歪みを補正して補正後の
画像を表示するプロジェクタであって、前記補正の対象となる補正前の画像を記憶するフ
レームメモリと、前記補正前の画像の前記ライン方向および前記ピクセル方向にそれぞれ
Ｎ×Ｍ（Ｎ，Ｍ≧２）個の画素からなるブロックデータを単位として格納するとともに、
ｎ×Ｍ（ｎ≧２）ライン分の画像を格納可能な容量を有するブロックデータ記憶メモリと
、前記ブロックデータ記憶メモリに記憶されている前記ブロックデータに基づいて、補正
後の画像を生成する生成手段と、前記生成手段が処理の対象とするブロックデータが前記
ブロックデータ記憶メモリに存在しない場合には、前記フレームメモリから前記補正前の
画像を前記ブロックデータ単位で取得し、前記ブロックデータ記憶メモリに格納する制御
を行う制御手段と、を有し、前記制御手段は、前記補正処理の開始時には、前記フレーム
メモリから連続するｎ×Ｍ（ｎ≧２）ライン分の画像を取得して前記ブロックデータ記憶
メモリに格納し、その後の処理では、処理の対象となるブロックデータが前記ブロックデ
ータ記憶メモリに存在しない場合には、当該ブロックデータを前記フレームメモリから取
得するとともに、前記ブロックデータ記憶メモリに格納されているブロックデータのうち
、前記補正前の画像において前記ライン方向の同一位置であって、前記ピクセル方向の最
も遠い位置に存在するブロックデータに対して上書きすることを特徴とする。
上記構成によれば、補正の対象となる補正前の画像をフレームメモリに記憶し、補正前
の画像のライン方向およびピクセル方向にそれぞれＮ×Ｍ（Ｎ，Ｍ≧２）個の画素からな
るブロックデータを単位とし、ｎ×Ｍ（ｎ≧２）ライン分の画像を格納可能な容量を有す
るブロックデータ記憶メモリにブロックデータを記憶し、ブロックデータ記憶メモリに記
憶されているブロックデータに基づいて、補正後の画像を生成手段が生成し、生成手段が
処理の対象とするブロックデータがブロックデータ記憶メモリに存在しない場合には、フ
レームメモリから補正前の画像をブロックデータ単位で取得し、ブロックデータ記憶メモ
リに格納する制御を制御手段が行い、制御手段は、補正処理の開始時には、フレームメモ
リから連続するｎ×Ｍ（ｎ≧２）ライン分の画像を取得してブロックデータ記憶メモリに
格納し、その後の処理では、処理の対象となるブロックデータがブロックデータ記憶メモ
リに存在しない場合には、当該ブロックデータをフレームメモリから取得するとともに、
ブロックデータ記憶メモリに格納されているブロックデータのうち、補正前の画像におい
てライン方向の同一位置であって、ピクセル方向の最も遠い位置に存在するブロックデー
タに対して上書きする。このため、台形歪みを簡単な構成で補正することが可能になる。

〔形態２〕 形態２のプロジェクタは、形態１のプロジェクタにおいて、前記フレーム
メモリに格納されている前記補正前の画像は、前記ブロックデータを構成する各画素が連
続するアドレスに格納されるようにフォーマットの変換が施されていることを特徴とする
。
上記構成によれば、フレームメモリから補正前画像を連続して読み出すことができる。
このため、フレームメモリからの補正前画像の読み出しを高速に行うことができることか
ら、台形歪み補正を高速に実行できる。

〔形態３〕 形態３のプロジェクタは、形態１または２のプロジェクタにおいて、前記
ブロックデータ記憶メモリは、前記ブロックデータを構成する画素が異なるバンクに格納
していることを特徴とする。
上記構成によれば、バンクを切り換えることにより、ブロックデータを読み出すことが
できる。このため、アドレスの切り換えよりも高速に行うことができるバンクの切り換え
によって、ブロックデータを高速に読み出すことができることから、台形歪み補正を高速
に実行できる。

〔形態４〕 形態４のプロジェクタは、形態１乃至２のいずれかのプロジェクタにおい
て、前記生成手段によって生成された前記補正後の画像を、所定量だけ格納した後、一括
して出力する出力手段をさらに有することを特徴とする。
上記構成によれば、補正後の画像を所定量だけ格納した後に、一括して出力することが
できる。このため、補正後の画像をブロック転送することにより、補正後の画像を高速に
出力することができる。

〔形態５〕 形態５の電子機器は、形態１乃至４のプロジェクタを備えたことを特徴と
する。
上記構成によれば、台形歪みを簡単な構成で補正することが可能な電子機器を提供する
ことができる。

〔形態６〕 形態６のプロジェクタの制御方法は、画像を投写表示する際に生じるライ
ン方向およびこれに直交するピクセル方向の台形歪みを補正して補正後の画像を表示する
プロジェクタの制御方法であって、前記プロジェクタは、前記補正の対象となる補正前の
画像を記憶するフレームメモリと、前記補正前の画像の前記ライン方向および前記ピクセ
ル方向にそれぞれＮ×Ｍ（Ｎ，Ｍ≧２）個の画素からなるブロックデータを単位として格
納するとともに、ｎ×Ｍ（ｎ≧２）ライン分の画像を格納可能な容量を有するブロックデ
ータ記憶メモリと、前記ブロックデータ記憶メモリに記憶されている前記ブロックデータ
に基づいて、補正後の画像を生成する生成手段と、前記生成手段が処理の対象とするブロ
ックデータが前記ブロックデータ記憶メモリに存在しない場合には、前記フレームメモリ
から前記補正前の画像を前記ブロックデータ単位で取得し、前記ブロックデータ記憶メモ
リに格納する制御を行う制御手段と、を有し、前記制御手段が、前記補正処理の開始時に
は、前記フレームメモリから連続するｎ×Ｍ（ｎ≧２）ライン分の画像を取得して前記ブ
ロックデータ記憶メモリに格納し、その後の処理では、処理の対象となるブロックデータ
が前記ブロックデータ記憶メモリに存在しない場合には、当該ブロックデータを前記フレ
ームメモリから取得するとともに、前記ブロックデータ記憶メモリに格納されているブロ
ックデータのうち、前記補正前の画像において前記ライン方向の同一位置であって、前記
ピクセル方向の最も遠い位置に存在するブロックデータに対して上書きする、ことを特徴
とする。
上記構成によれば、補正の対象となる補正前の画像をフレームメモリに記憶し、補正前
の画像のライン方向およびピクセル方向にそれぞれＮ×Ｍ（Ｎ，Ｍ≧２）個の画素からな
るブロックデータを単位とし、ｎ×Ｍ（ｎ≧２）ライン分の画像を格納可能な容量を有す
るブロックデータ記憶メモリにブロックデータを記憶し、ブロックデータ記憶メモリに記
憶されているブロックデータに基づいて、補正後の画像を生成手段が生成し、生成手段が
処理の対象とするブロックデータがブロックデータ記憶メモリに存在しない場合には、フ
レームメモリから補正前の画像をブロックデータ単位で取得し、ブロックデータ記憶メモ
リに格納する制御を制御手段が行い、制御手段は、補正処理の開始時には、フレームメモ
リから連続するｎ×Ｍ（ｎ≧２）ライン分の画像を取得してブロックデータ記憶メモリに
格納し、その後の処理では、処理の対象となるブロックデータがブロックデータ記憶メモ
リに存在しない場合には、当該ブロックデータをフレームメモリから取得するとともに、
ブロックデータ記憶メモリに格納されているブロックデータのうち、補正前の画像におい
てライン方向の同一位置であって、ピクセル方向の最も遠い位置に存在するブロックデー
タに対して上書きする。このため、台形歪みを簡単な構成で補正することが可能になる。

（Ａ）本発明の実施の形態の説明
以下、本発明を適用した実施形態について図面を参照して説明する。
図１は、本実施形態に係るプロジェクタシステム１の概略構成を示すブロック図である
。
プロジェクタシステム１は、画像信号を出力する画像供給装置２と、画像供給装置２か
ら出力された画像信号に基づいて画像を投写するプロジェクタ１０とを備えて構成される
。プロジェクタシステム１によって投写される画像は、静止画像および動画像のどちらで
もよく、以下の説明の画像とは、静止画像と動画像の両方を含む。

プロジェクタ１０は、プロジェクタ１０の各部を制御するＭＰＵ（Micro Processing U
nit）１５を備え、このＭＰＵ１５は、図示せぬ記憶部に記憶された制御プログラムを読
み出して実行することにより、プロジェクタ１０の各種機能を実現する。ここで、ＭＰＵ
１５は、プロジェクタ１０自体を構成するものであるが、プロジェクタ１０の制御装置と
して機能すると見なしてもよい。
プロジェクタ１０は、入力回路１１、画像処理回路１２、フレームバッファ１３（請求
項中「フレームメモリ」に対応）、台形歪み補正回路１４、ＩＰ（Interlace Progressiv
e）変換回路１６、拡大縮小回路１７、画像合成回路１８、メニュー画像生成回路１９、
液晶ドライバ２０、光源２１、液晶パネル２２、および、レンズ２３を有している。

ここで、入力回路１１は、ＤＶＤ（Digital Versatile Disk）プレーヤやビデオデッキ
、パーソナルコンピュータなどの画像供給装置２からコンポジット信号やコンポーネント
信号、ＲＧＢ信号などの画像信号を入力する回路である。入力回路１１は、入力した画像
信号に同期信号が含まれている場合には、垂直同期信号や水平同期信号等の同期信号を分
離する。また、入力回路１１は、同期信号が分離されたアナログの画像信号をディジタル
の画像信号に変換する。
画像処理回路１２は、入力回路１１から供給されたディジタル画像信号を、画像データ
としてフレームバッファ１３に１フレーム毎に書き込む。また、画像処理回路１２は、ユ
ーザからの指示等に応じて画像データに対して、輝度や彩度の調整といった種々の色調補
正を行う。
フレームバッファ１３は、例えば、ＤＤＲ−ＳＤＲＡＭ（Double-Data-Rate Synchrono
us Dynamic Random Access Memory）によって構成され、画像処理回路１２から出力され
た原画像データと、原画像データに対して画像合成回路１８によってフォーマット変換が
施された補正前画像データと、補正前画像データに対して台形歪み補正回路１４によって
台形歪み補正が施された補正後画像データとが格納される。また、フレームバッファ１３
には、台形歪み補正回路１４が動作する際のワークエリアが確保される。
台形歪み補正回路１４は、スクリーンに対してプロジェクタ１０を傾けた状態で投写し
た場合に生じる歪み（以下、台形歪みと呼ぶ）を補正する。具体的には、フレームバッフ
ァ１３に格納されている補正前画像データを、台形歪みを補償する形状で液晶パネル２２
に表示させるため、補正前画像データに対して補正処理を施し、補正後画像データとして
フレームバッファ１３に格納する。なお、台形歪みおよび台形歪み補正の詳細については
、後述する。
ＩＰ変換回路１６は、フレームバッファ１３に格納されている原画像データのフォーマ
ットをインタレース方式からプログレッシブ方式に変換する処理を実行し、得られた画像
データを拡大縮小回路１７に供給する。拡大縮小回路１７は、ＩＰ変換回路１６によって
フォーマットの変換が施された原画像データに対して、サイズの拡大処理または縮小処理
を施し、得られた画像データを画像合成回路１８に供給する。
画像合成回路１８は、メニュー画像生成回路１９によって生成されたメニュー画像と、
拡大縮小回路１７から供給された原画像データとを合成するとともに、原画像データに対
してデータの並びに関するフォーマット変換を施し、フレームバッファ１３に補正前画像
データとして書き込む。なお、フォーマット変換とは、台形歪み補正回路１４が台形歪み
補正を実行する際に、台形歪み補正回路１４がフレームバッファ１３に格納されている補
正前画像データに対して少ないアクセス回数でデータを取得できるように画像データの格
納形式（フォーマット）を変換する処理である。
メニュー画像生成回路１９は、プロジェクタ１０の動作状態を表す文字や記号、あるい
は、画質調整等を行う際の画像を生成して出力する。

液晶ドライバ２０は、フレームバッファ１３に格納されている補正後画像データに基づ
いて液晶パネル２２を駆動し、画像を表示させる。

光源２１は、例えば高圧水銀ランプ、超高圧水銀ランプ等のランプ類や、その他の発光
体を備えて構成される。
液晶パネル２２は、複数の画素をマトリクス状に配置した透過型液晶パネルにより構成
される。液晶パネル２２は、液晶ドライバ２０によって駆動され、マトリクス状に配置さ
れた各画素における光の透過率を変化させることにより、画像を構成する。
ここで、プロジェクタ１０が３ＬＣＤ式プロジェクタとして構成されている場合、Ｒ、
Ｇ、Ｂの３色に対応する３枚の液晶パネル２２および光源２１の光の分配および集光をす
るプリズム等が配設される。本実施形態では、理解の便宜を図るため、あくまで一例とし
て、１枚の液晶パネル２２を備えた構成について説明する。
レンズ２３は、１または複数のレンズからなるレンズ群を組み合わせて構成され、図示
せぬフォーカス制御部によって駆動されることでフォーカス調整を実行可能な構成を有す
る。また、レンズ２３は、図示せぬズーム制御部によって駆動され、液晶パネル２２を透
過した光を拡大または縮小可能な構成を有する。
なお、このプロジェクタ１０の光学系は、光源２１、液晶パネル２２、および、レンズ
２３の他、配光を調整するレンズアレイ、偏光を調整する偏光調整素子、ミラー、プリズ
ム、防塵ガラス等を含む構成としてもよいが、ここで図示および説明を省略する。

図２は、図１に示す台形歪み補正回路１４の詳細な構成例を示すブロック図である。こ
の図２に示すように、台形歪み補正回路１４は、バスマスタ部１４ａ、キャッシュメモリ
部１４ｂ、小数整数分離部１４ｃ、座標変換部１４ｄ、制御部１４ｅ、バススレーブ部１
４ｆ、レジスタ部１４ｇ、画素補間部１４ｈ（請求項中「生成手段」に対応）、ダブルバ
ッファ部１４ｉ（請求項中「出力手段」に対応）、および、バスマスタ部１４ｊを有して
いる。
ここで、バスマスタ部１４ａは、フレームバッファ１３に格納されている補正前画像デ
ータを取得する際にフレームバッファ１３に対するバス（アドレスバスおよびデータバス
）に関するアクセス制御を行う。
キャッシュメモリ部１４ｂは、アクセス速度が速いＳＲＡＭ（Static RAM）１４ｂ１（
請求項中「ブロックデータ記憶メモリ」に対応）およびＳＲＡＭ１４ｂ１を制御する制御
部１４ｂ２（請求項中「制御手段」に対応）を有し、補正前画像データの一部を、８×８
画素からなるキャッシュブロック単位で取得して格納する。また、キャッシュメモリ部１
４ｂは、小数整数分離部１４ｃから供給される補正前座標の整数成分によって指定される
４×４画素からなる補間画素ブロックを画素補間部１４ｈに対して供給する。
制御部１４ｅは、図示せぬ記憶部に記憶されているプログラムに基づいて、台形歪み補
正回路１４の各部を制御し、台形歪み補正処理を実行する。より詳細には、制御部１４ｅ
は、レジスタ部１４ｇに格納されている各種パラメータに基づいて、台形歪み補正後の画
像の座標である補正後座標を計算し、座標変換部１４ｄに対して順次出力する。
レジスタ部１４ｇは、ＭＰＵ１５から供給されるパラメータを格納する。具体的には、
レジスタ部１４ｇには、台形歪み補正に関するコマンド（ｓｔａｒｔ、ｓｔｏｐ等）、処
理のステータスを示す情報、入力画像に関する情報（画像の解像度等）、補正前画像の格
納アドレス（フレームバッファ１３の格納アドレス）、補正前座標（ｘ０〜ｘ３，ｙ０〜
ｙ３）（図８参照）、補正後画像の格納アドレス（フレームバッファ１３の格納アドレス
）、補正後座標（Ｘ０〜Ｘ３，Ｙ０〜Ｙ３）（図８参照）、座標変換行列の変換係数（詳
細は後述する）、補間フィルタ係数（画素補間部１４ｈのフィルタ係数）、および、背景
色（例えば、青色等）に関する情報が格納される。
座標変換部１４ｄは、制御部１４ｅから出力された補正後座標を、台形歪み補正前の画
像の座標である補正前座標に変換し、小数整数分離部１４ｃに出力する。より詳細には、
座標変換部１４ｄは、台形歪み補正を行った後の画像（変形した画像）の座標値を、補正
前の画像（長方形の画像）の座標値に変換して出力する。なお、補正前画像と補正後画像
とは整数倍の対応関係とはなっていないため、座標変換部１４ｄから出力される座標値は
、小数を含んでいる。
小数整数分離部１４ｃは、座標変換部１４ｄから出力される座標値を整数と小数とに分
離し、整数についてはキャッシュメモリ部１４ｂに供給し、小数については画素補間部１
４ｈに供給する。なお、キャッシュメモリ部１４ｂは、小数整数分離部１４ｃから供給さ
れた座標値の整数に対応する補間画素ブロックを読み出し、画素補間部１４ｈに供給する
。
画素補間部１４ｈは、キャッシュメモリ部１４ｂから供給される補正前画像の補間画素
ブロックに基づいて補間処理を実行することにより、補正後画像の所定の画素を生成する
。すなわち、補正前画像と補正後画像を構成する画素は、一対一の対応関係とはなってい
ないため、補正後画像の所定の画素を求めるためには、補正前画像において対応する周辺
画素から補間処理に基づいて、当該所定の画素を算出する必要があるためである。具体的
には、画素補間部１４ｈは、キャッシュメモリ部１４ｂから供給される補間画素ブロック
と、小数整数分離部１４ｃから供給される補正前座標の小数値と、レジスタ部１４ｇから
供給されるフィルタ係数とに基づいて画素補間処理を実行し、補間画素（補正後画像の画
素）の値を求めて出力する。

ダブルバッファ部１４ｉは、２つのバッファを有しており、画素補間部１４ｈから出力
される補間画素を一方のバッファに格納し、当該バッファが一杯になった場合には、バッ
ファに格納された補間画素をバスマスタ部１４ｊを介してフレームバッファ１３に補正後
画像データとしてブロック転送するとともに、他方のバッファに対して画素補間部１４ｈ
から出力される新たな補間画素を格納する。そして、２つのバッファに対するこのような
処理を繰り返すことにより、画素補間部１４ｈから出力された補間画素を、フレームバッ
ファ１３に転送する。
バスマスタ部１４ｊは、ダブルバッファ部１４ｉに格納されている補間画素をフレーム
バッファ１３に対して転送する際に、フレームバッファ１３に対するバス（アドレスバス
およびデータバス）の制御を行う。

次に、プロジェクタ１０が画像を投写する際の動作について、説明する。
図３は、プロジェクタ１０の設置状態とスクリーン４における投写状態との関係を示す
図である。この図３には、プロジェクタ１０が水平面に設置された例を示す。図３（Ａ）
は液晶パネル２２における画素の状態を示し、図３（Ｂ）はプロジェクタ１０とスクリー
ン４との位置関係を示し、図３（Ｃ）はスクリーン４上の投写状態を示す。
また、図４はプロジェクタ１０の設置状態とスクリーン４に投写された画像の台形歪み
との関係を示す図であり、図５は台形歪み補正の例を示す図である。図４（Ａ）および図
５（Ａ）は液晶パネル２２における画素の状態を示し、図４（Ｂ）および図５（Ｂ）はプ
ロジェクタ１０とスクリーン４との位置関係を示し、図４（Ｃ）および図５（Ｃ）はスク
リーン４上の投写状態を示す。
これら図３〜図５中に破線で示した格子状の模様は、液晶パネル２２の画像を形成可能
な最大領域である最大画素領域２２Ａおよび光を透過させて実際に画像を形成する領域で
ある画像形成領域２２Ｂと、スクリーン４に投写可能な最大領域である最大投写領域４Ａ
および実際に画像が投写される領域である画像投写領域４Ｂとの対応を示すために補助的
に付加した線であり、実際にこのような格子状の模様が形成され、あるいは表示されるこ
とを意味するものではない。

図３に示す状態は、例えば、プロジェクタ１０が水平面に設置され、かつ、スクリーン
４が鉛直方向に沿って配置された場合に該当する。この例では、図３（Ｂ）に示すように
、プロジェクタ１０の光軸１０Ｌがスクリーン４の投写面に対して垂直である。言い換え
れば、光軸１０Ｌとスクリーン４の投写面の法線とが平行である。
このため、図３（Ａ）に示すように、液晶パネル２２において画素が配置された最大画
素領域２２Ａに、長方形の画像形成領域２２Ｂが配置され、この画像形成領域２２Ｂに表
示された画像が正規の形状の最大投写領域４Ａに投写される。ここで、正規の形状とは、
一般的には、アスペクト比Ｓｘ：Ｓｙが４：３もしくは１６：９の長方形である。

これに対し、図４に示す例では、プロジェクタ１０が水平な設置面５に対して角度θ（
≠０）で上向きに設置され、光軸１０Ｌは斜め上向きになっている。このように光軸１０
Ｌが斜め上向きになる状態で投写を行うことを「あおり投写」と呼び、角度θを「あおり
角」と呼ぶ。スクリーン４の投写面が鉛直である場合、あおり角θは、スクリーン４の投
写面と、光軸１０Ｌに垂直な仮想平面６がなす角に等しい。
この図４に示す状態では、図４（Ａ）に示すように長方形の画像形成領域２２Ｂが投写
された最大投写領域４Ａは、台形に歪む。この歪みが、いわゆる台形歪みであり、歪みの
大きさはあおり角θの大きさに伴って増大する。
そこで、プロジェクタ１０により台形歪み補正を行うと、図５（Ａ）に示すように液晶
パネル２２において変形した画像形成領域２２Ｂが用いられ、最大投写領域４Ａの台形歪
みが相殺される。図５（Ａ）の画像形成領域２２Ｂは、最大投写領域４Ａの歪み（上辺が
長く、下辺が短い）を補償するように、上辺が短く下辺が長い台形である。この画像形成
領域２２Ｂに適合するように、台形歪み補正回路１４（図１）によって合成画像データを
変形させて画像形成領域２２Ｂに表示し、光源２１の光により投写することで、図５（Ｃ
）の画像投写領域４Ｂのように、もとの合成画像データと同じ縦横比の長方形の画像が投
写される。ここで、画像形成領域２２Ｂの上辺と下辺の比（上辺の長さ／下辺の長さ）は
、概ね、最大投写領域４Ａの上辺と下辺の比（上辺の長さ／下辺の長さ）の逆数となる。
この台形歪み補正を行うと、スクリーン４には正規の形状の画像投写領域４Ｂを投写で
きるが、その一方で、画像形成領域２２Ｂは最大画素領域２２Ａの一部しか使用できない
ため、スクリーン４に投写される画像サイズは最大投写領域４Ａより小さくなる。画像投
写領域４Ｂは最大投写領域４Ａよりも小さいことが明らかである。このため、台形歪み補
正を実行すると、ズーム率が一定のままであれば、画像が縮小する。なお、図５（Ｃ）に
は参考のためにハッチングを付して最大投写領域４Ａを図示しているが、このハッチング
の部分は最大画素領域２２Ａの非透過部分に相当し、実際に視認されることはない。

図４および図５は、プロジェクタ１０が水平な設置面５に対して角度θで上向きに設置
された場合の例であるが、プロジェクタ１０が左右方向（水平方向）に傾いて設置された
場合にも台形歪みが生じる。図６は、図３に示すプロジェクタ１０を矢印Ｐの方向から眺
めた図である。図６に示す例では、プロジェクタ１０がスクリーン４の投写面の法線と、
光軸１０Ｌとが水平方向に角度φ（≠０）傾いた状態で設置されている。
この図６に示す状態では、図４（Ａ）と同様に、長方形の画像形成領域２２Ｂが投写さ
れた最大投写領域４Ａは、水平方向に台形に歪む。
そこで、プロジェクタ１０により台形歪み補正を行うと、図６（Ａ）に示すように液晶
パネル２２において変形した画像形成領域２２Ｂが用いられ、最大投写領域４Ａの台形歪
みが相殺される。図６（Ａ）の画像形成領域２２Ｂは、最大投写領域４Ａの歪み（左辺が
長く、右辺が短い）を補償するように、左辺が短く右辺が長い台形である。この画像形成
領域２２Ｂに適合するように、台形歪み補正回路１４（図１）によって合成画像データを
変形させて画像形成領域２２Ｂに表示し、光源２１の光により投写することで、図６（Ｃ
）の画像投写領域４Ｂのように、もとの合成画像データと同じ縦横比の長方形の画像が投
写される。ここで、画像形成領域２２Ｂの左辺と右辺の比（左辺の長さ／右辺の長さ）は
、概ね、最大投写領域４Ａの左辺と右辺の比（左辺の長さ／右辺の長さ）の逆数となる。
なお、このような台形歪み補正では、スクリーン４に投写される画像サイズが最大投写
領域４Ａより小さくなることは前述した場合と同様である。図６（Ｃ）には参考のために
ハッチングを付して最大投写領域４Ａを図示しているが、このハッチングの部分は最大画
素領域２２Ａの非透過部分に相当し、実際に視認されることはない。

図７は、水平方向および垂直方向にそれぞれ傾きを有してプロジェクタ１０が配置され
た場合の投写状態を示す図である。水平方向および垂直方向にそれぞれ傾きを有してプロ
ジェクタ１０が配置された場合、スクリーン４に投写される画像は、図７（Ａ）に示すよ
うに、左右方向（水平方向）および上下方向（垂直方向）のそれぞれに台形歪みを生じる
。図７（Ｂ）に示すように、液晶パネル２２に表示される画像を補正（最大画素領域とし
ての補正前画像２２Ａを、画像形成領域としての補正後画像２２Ｂに補正）することによ
り、スクリーン４に投影される画像投写領域４Ｂが略長方形になるように調整することが
できる。

（Ｂ）本発明の実施の形態の動作の概要
つぎに、本発明の実施の形態の動作の概要について説明する。図８（Ａ）に示す補正前
画像を、図８（Ｂ）に示す補正後画像に補正する場合の座標系の変換は、つぎに示す式（
１）の透視変換によって表される。ここで、Ａ〜Ｉは、変換係数である。
補正後座標の４点が分かれば、以下の式（２）により、変換係数Ａ〜Ｈを求めることが
できる。なお、Ｉ＝１である。
台形歪み補正を行う場合において、補正後画像の所定の座標の画素値を求めるためには
、上述した透視変換によって、補正後画像の座標から逆透視変換によって対応する補正前
画像の画素の座標を求め、求めた座標に基づいて台形歪み補正を実行する。このとき、補
正前画像と補整後画像の座標は一対一に対応していないため、補正前画像の複数の画素か
ら目的の画素の値を求める補間処理を実行する必要がある。
図９は、補間処理の一例を示す図である。この図９の例では、補正前画像の画素が白い
１６個の丸で示されており、補正後画像の画素がハッチングが施された１個の丸で示され
ている。補正後画像の画素は、補正前画像の画素の配列位置とは一致しておらず、直近の
画素からｄｘ，ｄｙだけずれを有する位置に配置される。このような場合において、補正
後画素の画素値は、前述した逆透視変換によって得られる座標（ｘ，ｙ）の周辺に配置さ
れている補正前画像の１６個の画素から補間によって求められる。

ところで、補正後画像は図１０（Ｂ）に示すように、長方形ではなく歪みを有する四角
形となる。このとき、補正後画像における走査線（矢印で示すライン）は、補正前画像で
は図１０（Ａ）に示すように斜めのラインとなる。したがって、前述した透視逆変換に基
づいて、補正後画像の各走査線の画素の値を計算する場合、補正前画像の画素を、図１０
（Ａ）に示す斜めのラインに沿って取得する必要がある。このため、補正前画像データを
格納するためのラインバッファを大量に準備する必要がある。例えば、ＸＧＡ（１０２４
×７６８）の解像度の画像を縦３０度、横２０度の角度で補正する場合には、試算による
と４００ライン弱のラインバッファが必要になる。

そこで、本実施の形態では、図１１に示すように、補正前画像を８×８画素（合計６４
画素）からなるキャッシュブロックに分割し、キャッシュブロック単位でキャッシュメモ
リ部１４ｂのＳＲＡＭ１４ｂ１に格納する。そして、ＳＲＡＭ１４ｂ１に格納されている
キャッシュブロックから４×４画素から構成される補間画素ブロックを読み出し、補間処
理を実行し、補正後画像を生成する。なお、図１１の例では、補正前画像はＸＧＡ解像度
の１０２４×７６８画素によって構成されており、このような補正前画像が１２６×９５
個のキャッシュブロックに分割されている。各キャッシュブロック内に記載されている文
字列（ｘ，ｙ）は、そのキャッシュブロックの横方向（ｘ）および縦方向（ｙ）の位置を
示している。また、キャッシュブロックを構成する各画素内に示されている０〜６３の数
字は、各画素を区別するために付与された数字である。

台形歪み補正処理の開始時には、補正後画像の補正の内容に拘わらず、キャッシュメモ
リ部１４ｂのＳＲＡＭ１４ｂ１には、図１２に示すように、補正前画像の（０，０）〜（
１２７，３）の５１２個のキャッシュブロックが格納される。そして、補正処理が開始さ
れると、画素補間部１４ｈは、キャッシュメモリ部１４ｂのＳＲＡＭ１４ｂ１から補正の
対象となる補間画素ブロックを読み出して補間処理を実行する。このとき、ＳＲＡＭ１４
ｂ１に対象となるキャッシュブロックが存在しない場合には、図１３に示すように、補正
前画像において同一のライン方向であって、ピクセル方向に最も遠い位置に存在するキャ
ッシュブロックに対して、新たなキャッシュブロックを上書きする。図１３の例では、（
０，０）〜（１２７，３）のキャッシュブロックがＳＲＡＭ１４ｂ１に格納されている場
合に、ハッチングが施された領域を補間画素ブロックとして指定されたとき、（０，４）
で示すキャッシュブロックがキャッシュメモリ部１４ｂ上に存在しないことから、（０，
４）で示すキャッシュブロックがフレームバッファ１３から読み出される。そして、ＳＲ
ＡＭ１４ｂ１に格納されている補正前画像において、（０，４）のキャッシュブロックと
同一のライン位置（すなわち、（０，ｙ）の位置）であって、ピクセル方向に最も遠い位
置に存在する（０，０）のキャッシュブロックが、（０，４）のブロックによって上書き
される。

このような処理が繰り返され、ある程度処理が進行すると、上述したような上書き処理
が繰り返され、図１０（Ａ）の矢印に沿ったキャッシュブロックがＳＲＡＭ１４ｂ１に格
納された状態となる。図１４は、ある程度処理が進行した場合に、ＳＲＡＭ１４ｂ１に格
納されているキャッシュブロックの補正前画像における位置の一例を示した模式図である
。この図に示すように、補正処理が進行すると、ＳＲＡＭ１４ｂ１に格納されるキャッシ
ュブロックは、補正前画像において斜め方向のライン上に位置するキャッシュブロックが
格納された状態となる。

以上に示したように、本実施の形態では、キャッシュメモリ部１４ｂのＳＲＡＭ１４ｂ
１には、一定量（図１２の例では５１２個）のキャッシュブロックを格納可能とするとと
もに、補正処理開始時には補正前画像の冒頭部分の一定量のキャッシュブロックを取得し
て格納し、補正処理の対象となるキャッシュブロックがＳＲＡＭ１４ｂ１に存在しない場
合には、補正前画像において同一のライン位置であって、ピクセル方向に最も遠い位置に
存在するキャッシュブロックに上書きするようにした。このため、ＳＲＡＭ１４ｂ１に格
納されるキャッシュブロックは常に５１２個であり、これはライン数にすると３２ライン
分であるため、ＳＲＡＭ１４ｂ１の容量を節約することができる。

（Ｃ）本発明の実施の形態の詳細な動作
つぎに、本発明の実施の形態の詳細な動作について説明する。図１５は、台形歪み補正
の処理の流れを説明するためのフローチャートである。この処理が開始されると、以下の
ステップが実行される。

ステップＳ１０では、プロジェクタ１０は、画像供給装置２から画像を入力する。すな
わち、プロジェクタ１０は、画像供給装置２から画像信号を入力し、入力回路１１におい
て同期信号を除去した後、Ａ／Ｄ変換によってディジタル信号に変換し、画像処理回路１
２に供給する。画像処理回路１２は、入力回路１１から供給された画像に対して色補正等
を施した後、フレームバッファ１３に対して、原画像として書き込む。

ステップＳ１１では、原画像を台形歪み補正回路１４によって読み出しやすい形式にフ
ォーマットの変換を行い、補正前画像としてフレームバッファ１３に格納する。すなわち
、画像合成回路１８は、ＩＰ変換回路１６によってＩＰ変換が施され、拡大縮小回路１７
によって拡大縮小処理が施され、メニュー画像生成回路１９によって生成されたメニュー
画像との合成がなされた画像のフォーマットを変換する処理を実行する。
図１６および図１７は、フォーマット変換の詳細を説明するための図である。フレーム
バッファ１３からキャッシュブロック単位で画素データを読み出してキャッシュメモリ部
１４ｂに格納する場合、フレームバッファ１３に格納されているキャッシュブロックを構
成する画素は、図１１に示すような形態で格納されている。このとき、各ラインを構成す
る画素データ（例えば、０〜７、８〜１５、１６〜２３、・・・）は連続するアドレスに
格納されているが、それぞれのラインは飛び飛びのアドレスに格納されている。このため
、このようなキャッシュブロックをフレームバッファ１３から読み出す際には、８回の読
み出し処理（０〜７のラインの読み出し、８〜１５のラインの読み出し、・・・）を実行
する必要が生じる。そこで、本実施形態では、画像合成回路１８が各キャッシュブロック
を構成する画素データが連続するアドレスに格納されるように並べ換えを行い、得られた
画像を補正前画像としてフレームバッファ１３に再度格納する。台形歪み補正回路１４は
、このようにして並べ換えが行われたキャッシュブロック（６４画素）を１回のアクセス
によって読み出すことにより、アクセス速度を向上させることができる。すなわち、フレ
ームバッファ１３は、キャッシュメモリ部１４ｂに比較すると、アクセス速度が遅いＤＲ
ＡＭによって構成されているため、アクセス回数を減らしてアクセス速度を向上させるこ
とにより台形歪み補正を高速に実行することができる。

図１６の例では、画像合成回路１８に供給された２つのキャッシュブロック（斜めのハ
ッチングが施されたブロックおよび縦のハッチングが施されたブロック）は、画像合成回
路１８によって並べ換えが実行され、それぞれのブロックがフレームバッファ１３におい
て連続したアドレスの領域に格納される。すなわち、図１７では、原画像に含まれる２つ
のキャッシュブロック（画素（０，０）〜（７，７）を含むブロックおよび画素（８，０
）〜（１５，７）を含むブロック）は、１つ目のキャッシュブロック（０，０）〜（７，
７）が連続するアドレスに格納され、また、２つ目のキャッシュブロック（８，０）〜（
１５，７）が連続するアドレスに格納される。そして、台形歪み補正回路１４はフレーム
バッファ１３に格納されている並べ換えが行われた画像（補正前画像）を、ブロック単位
で読み出す際に、１つのブロックを連続したアドレスから読み出すことにより（ブロック
転送することにより）、読み出し速度を向上させることができる。

ステップＳ１２では、台形歪み補正回路１４のバスマスタ部１４ａは、フレームバッフ
ァ１３に格納されている補正前画像から初期ブロックに含まれるキャッシュブロックを、
キャッシュメモリ部１４ｂに転送する。なお、初期ブロックとは、本実施の形態では、図
１２に示すように、補正前画像に含まれている（０，０）〜（１２７，３）の５１２個の
キャッシュブロックであり、これらのキャッシュブロックがフレームバッファ１３からキ
ャッシュメモリ部１４ｂに対して転送される。

初期ブロックの転送が終了すると、ステップＳ１３に進み、変数ｘ，ｙに“０”を設定
する。そして、ステップＳ１４に進み、ＳＲＡＭ１４ｂ１に格納されているキャッシュブ
ロックから図１１に示す補間画素ブロックに対応する画素を読み出し、画素補間部１４ｈ
に転送する処理を実行する。より詳細には、制御部１４ｅは、レジスタ部１４ｇに格納さ
れているパラメータに基づいて、図１０（Ｂ）に示す矢印で示すラインに沿って補正後座
標を座標変換部１４ｄに順次出力する。座標変換部１４ｄは、前述した式（１）に基づい
て、補正前画像の対応する座標値（補正前座標値）を算出し、小数整数分離部１４ｃに出
力する。小数整数分離部１４ｃは、補正前座標の座標値を小数部分と整数部分とに分離し
、小数部分を画素補間部１４ｈに供給し、整数部分をキャッシュメモリ部１４ｂに供給す
る。キャッシュメモリ部１４ｂの制御部１４ｂ２は、小数整数分離部１４ｃから供給され
た整数に対応する補間画素ブロックの範囲を特定し、当該補間画素ブロックに対応するキ
ャッシュブロックがＳＲＡＭ１４ｂ１に存在するか否かを判定し、存在する場合には補間
画素ブロックに含まれる画素データを画素補間部１４ｈに転送し、存在しない場合には、
図１３に示すように、補正前画像において、同一のライン位置であって、ピクセル方向に
最も遠い位置に存在するキャッシュブロックに対して上書きした後、補間画素ブロックを
画素補間部１４ｈに対して転送する。

ステップＳ１５では、画素補間部１４ｈは、ステップＳ１４においてキャッシュメモリ
部１４ｂから転送された補間画素ブロックに基づいて補間処理を実行し、補正後画像の所
定の画素の画素値を計算する。

ステップＳ１６では、ステップＳ１５において算出された、補正後画像の所定の画素の
画素値を、ダブルバッファ部１４ｉの一方のバッファに対して書き込む。ダブルバッファ
部１４ｉの一方のバッファが一杯になった場合には、ステップＳ１７に進み、一方のバッ
ファに書き込まれた画素データをフレームバッファ１３に転送し、補正後画像としてそこ
に格納させる。

ステップＳ１８では、変数ｘの値を“１”インクリメントする。そして、ステップＳ１
９に進み、変数ｘの値がフレーム幅よりも大きいか否かを判定し、大きい場合（ステップ
Ｓ１９；Ｙｅｓ）には、ステップＳ２０に進み、それ以外の場合（ステップＳ１９；Ｎｏ
）にはステップＳ１４に戻って前述の場合と同様の処理を繰り返す。つづくステップＳ２
０では、変数ｙの値を“１”インクリメントし、ステップＳ２１において変数ｘに“０”
を設定する。そして、ステップＳ２２において、変数ｙの値がフレームの高さよりも大き
いか否かを判定し、大きい場合（ステップＳ２２；Ｙｅｓ）には処理を終了し、それ以外
の場合（ステップＳ２２；Ｎｏ）にはステップＳ１４に戻って前述の場合と同様の処理を
繰り返す。

つぎに、図１８を参照して、図１５のステップＳ１４に示す「補間画素ブロック読み出
し処理」の詳細について説明する。図１８に示す処理が開始されると、以下のステップが
実行される。
すなわち、ステップＳ３０では、補正後座標を算出する処理が実行される。より詳細に
は、制御部１４ｅが、図１０（Ｂ）に示す補正後画像の所定の画素の座標を出力し、座標
変換部１４ｄが、前述した式（１）および変換係数Ａ〜Ｉに基づいて、補正前座標を算出
する。

ステップＳ３１では、座標変換部１４ｄは、ステップＳ３０において算出した補正前座
標を、デバイス座標に変換する。より詳細には、座標変換部１４ｄは、画像の中心を原点
とする座標系から、画像の左上を原点とするデバイス座標系に変換する。そして、座標変
換部１４ｄは、デバイス座標に変換された補正前座標（図９のハッチングを施した丸の座
標）を出力する。

ステップＳ３２では、小数整数分離部１４ｃは、座標変換部１４ｄから出力された補正
前座標を、図９に示す整数部（ｘ，ｙ）と小数部（ｄｘ，ｄｙ）に分離し、整数部につい
てはキャッシュメモリ部１４ｂに供給し、小数部については画素補間部１４ｈに供給する
。なお、整数部については補間画素ブロックを読み出す際のアドレスの指定に使用され、
小数部については補間処理において使用される。

ステップＳ３３では、キャッシュメモリ部１４ｂの制御部１４ｂ２は、図１１に示す、
補間画素ブロックの左上座標（ｉｐｔｌ．ｘ，ｉｐｔｌ．ｙ）を求める。より詳細には、
制御部１４ｂ２は、小数整数分離部１４ｃから供給された補正前座標の整数部（ｘ，ｙ）
と、補間画素ブロックの幅を示すＳｙｍｂｏｌ．ｗｉｄｔｈ（＝４）および高さを示すＳ
ｙｍｂｏｌ．ｈｅｉｇｈｔ（＝４）を用いて、以下の式に基づいて左上座標を求める。
（数３）
ｉｐｔｌ．ｘ＝ｘ−Ｓｙｍｂｏｌ．ｗｉｄｈｔ／２＋１・・・（式３．１）
ｉｐｔｌ．ｙ＝ｙ−Ｓｙｍｂｏｌ．ｈｅｉｇｈｔ／２＋１・・・（式３．２）

ステップＳ３４では、キャッシュメモリ部１４ｂの制御部１４ｂ２は、図１１に示す、
キャッシュブロックの左上座標（ｂｔｌ．ｘ，ｂｔｌ．ｙ）を求める。より詳細には、制
御部１４ｂ２は、ステップＳ３３で求めたｉｐｔｌ．ｘ，ｉｐｔｌ．ｙと、キャッシュブ
ロックの幅を示すＢｌｏｃｋ．ｗｉｄｔｈ（＝８）および高さを示すＢｌｏｃｋ．ｈｅｉ
ｇｈｔ（＝８）を用いて、以下の式に基づいて左上座標を求める。
（数４）
ｂｔｌ．ｘ＝ｉｐｔｌ．ｘ／Ｂｌｏｃｋ．ｗｉｄｔｈ・・・（式４．１）
ｂｔｌ．ｙ＝ｉｐｔｌ．ｙ／Ｂｌｏｃｋ．ｈｅｉｇｈｔ・・・（式４．２）

ステップＳ３５では、キャッシュメモリ部１４ｂの制御部１４ｂ２は、図１１に示す、
補間画素ブロックのキャッシュブロック内におけるオフセットｂｔｌ＿ｏｆｆ．ｘ，ｂｔ
ｌ＿ｏｆｆ．ｙを求める。より詳細には、制御部１４ｂ２は、ステップＳ３３で求めたｉ
ｐｔｌ．ｘ，ｉｐｔｌ．ｙと、キャッシュブロックの幅を示すＢｌｏｃｋ．ｗｉｄｔｈ（
＝８）および高さを示すＢｌｏｃｋ．ｈｅｉｇｈｔ（＝８）を用いて、以下の式に基づい
てオフセットを求める。なお、「ＭＯＤ」は剰余を求める演算子である。
（数５）
ｂｔｌ＿ｏｆｆ．ｘ＝ｉｐｔｌ．ｘ ＭＯＤ Ｂｌｏｃｋ．ｗｉｄｔｈ・・・（式５．
１）
ｂｔｌ＿ｏｆｆ．ｙ＝ｉｐｔｌ．ｙ ＭＯＤ Ｂｌｏｃｋ．ｈｅｉｇｈｔ・・・（式５
．２）

ステップＳ３６では、キャッシュメモリ部１４ｂの制御部１４ｂ２は、図９に示す、補
正前座標（ｘ，ｙ）の補間画素ブロック内におけるオフセットｉｐｔｌ＿ｏｆｆ．ｘ，ｉ
ｐｔｌ＿ｏｆｆ．ｙを求める。より詳細には、キャッシュメモリ部１４ｂは、ステップＳ
３３で求めたｉｐｔｌ．ｘ，ｉｐｔｌ．ｙと、小数整数分離部１４ｃから供給された整数
部（ｘ，ｙ）を用いて、以下の式に基づいてオフセットを求める。
（数６）
ｉｐｔｌ＿ｏｆｆ．ｘ＝ｘ−ｉｐｔｌ．ｘ ・・・（式６．１）
ｉｐｔｌ＿ｏｆｆ．ｙ＝ｙ−ｉｐｔｌ．ｙ ・・・（式６．２）

ステップＳ３７では、キャッシュメモリ部１４ｂの制御部１４ｂ２は、補間に必要なキ
ャッシュブロックの数および位置を算出する。具体的には、図１９に示すように、補間画
素ブロックとキャッシュブロックとの位置関係によって、補間に必要なキャッシュブロッ
クには４通りのパターンが存在する。図１９（Ａ）は、補間画素ブロックがキャッシュブ
ロック内に存在する場合であり、この場合には当該キャッシュブロック（以下、「基本ブ
ロック」と称する）のみを処理の対象とする。図１９（Ｂ）は補間画素ブロックが基本ブ
ロックの右側に外れた場合であり、この場合には、基本ブロックとともに、基本ブロック
に右接するキャッシュブロック（以下、「右接ブロック」と称する）が処理の対象となる
。図１９（Ｃ）は補間画素ブロックが基本ブロックの下側に外れた場合であり、この場合
には、基本ブロックとともに、基本ブロックに下接するキャッシュブロック（以下、「下
接ブロック」と称する）が処理の対象となる。図１９（Ｄ）は補間画素ブロックが基本ブ
ロックの右下側に外れた場合であり、この場合には、基本ブロックとともに、右接ブロッ
ク、下接ブロック、および、基本ブロックの右下に接するキャッシュブロック（以下、「
右下接ブロック」と称する）が処理の対象となる。ステップＳ３７の処理では、図２０を
参照して後述するように、補間に必要なブロック数と位置とを算出する。

ステップＳ３８では、キャッシュメモリ部１４ｂの制御部１４ｂ２は、基本ブロックに
対する処理である「基本ブロック処理」を実行する。より詳細には、制御部１４ｂ２は、
基本ブロックがＳＲＡＭ１４ｂ１に存在するか否かを判定し、存在する場合には補間画素
ブロックを読み出して画素補間部１４ｈに転送し、存在しない場合には基本ブロックに対
応するキャッシュブロックをフレームバッファ１３から読み出し、補正前画像において、
同一のライン位置であり、かつ、ピクセル方向に最も遠い位置のキャッシュブロックに対
して上書きする。なお、この処理の詳細については、図２１を参照して後述する。

ステップＳ３９では、右接ブロックに対する処理が必要か否かが判定され、処理が必要
であると判定された場合にはステップＳ４０に進み、それ以外の場合にはステップＳ４１
に進む。具体的には、図１９（Ｂ）（Ｄ）の場合には、右接ブロックに対する処理が必要
になるので、ステップＳ４０に進み、それ以外の場合にはステップＳ４１に進む。

ステップＳ４０では、制御部１４ｂ２は、右接ブロックに対する処理である「右接ブロ
ック処理」を実行する。より詳細には、制御部１４ｂ２は、右接ブロックがＳＲＡＭ１４
ｂ１に存在するか否かを判定し、存在する場合には補間画素ブロックを読み出して画素補
間部１４ｈに転送し、存在しない場合には右接ブロックに対応するキャッシュブロックを
フレームバッファ１３から読み出し、補正前画像において、同一のライン位置であり、か
つ、ピクセル方向に最も遠い位置のキャッシュブロックに対して上書きする。なお、この
処理の詳細については、図２１を参照して後述する。

ステップＳ４１では、下接ブロックに対する処理が必要か否かが判定され、処理が必要
であると判定された場合にはステップＳ４２に進み、それ以外の場合にはステップＳ４３
に進む。具体的には、図１９（Ｃ）（Ｄ）の場合には、下接ブロックに対する処理が必要
になるので、ステップＳ４２に進み、それ以外の場合にはステップＳ４３に進む。

ステップＳ４２では、制御部１４ｂ２は、下接ブロックに対する処理である「下接ブロ
ック処理」を実行する。より詳細には、制御部１４ｂ２は、下接ブロックがＳＲＡＭ１４
ｂ１に存在するか否かを判定し、存在する場合には補間画素ブロックを読み出して画素補
間部１４ｈに転送し、存在しない場合には下接ブロックに対応するキャッシュブロックを
フレームバッファ１３から読み出し、補正前画像において、同一のライン位置であり、か
つ、ピクセル方向に最も遠い位置のキャッシュブロックに対して上書きする。なお、この
処理の詳細については、図２１を参照して後述する。

ステップＳ４３では、右下接ブロックに対する処理が必要か否かが判定され、処理が必
要であると判定された場合にはステップＳ４４に進み、それ以外の場合にはもとの処理に
リターンする。具体的には、図１９（Ｄ）の場合には、右下接ブロックに対する処理が必
要になるので、ステップＳ４４に進み、それ以外の場合にはもとの処理にリターンする。

ステップＳ４４では、制御部１４ｂ２は、右下接ブロックに対する処理である「右下接
ブロック処理」を実行する。より詳細には、制御部１４ｂ２は、右下接ブロックがＳＲＡ
Ｍ１４ｂ１に存在するか否かを判定し、存在する場合には補間画素ブロックを読み出して
画素補間部１４ｈに転送し、存在しない場合には右下接ブロックに対応するキャッシュブ
ロックをフレームバッファ１３から読み出し、補正前画像において、同一のライン位置で
あり、かつ、ピクセル方向に最も遠い位置のキャッシュブロックに対して上書きする。な
お、この処理の詳細については、図２１を参照して後述する。

以上の処理により、制御部１４ｅから供給された補正後座標が補正前座標に変換され、
補正前座標に基づいて必要となるキャッシュブロックが特定される。そして、特定された
キャッシュブロックがＳＲＡＭ１４ｂ１に存在する場合には、補間画素ブロックが読み出
されて画素補間部１４ｈに転送され、存在しない場合にはフレームバッファ１３から読み
出されてＳＲＡＭ１４ｂ１の所定のキャッシュブロックに対して上書きされる。

つぎに、図２０を参照して、図１８のステップＳ３７に示す処理の詳細について説明す
る。図２０の処理が開始されると、以下のステップが実行される。
まず、ステップＳ５０では、図１８のステップＳ３５で求めた補間画素ブロックのｘ方
向のオフセット座標ｂｔｌ＿ｏｆｆ．ｘに補間画素ブロックの幅であるＳｙｍｂｏｌ．ｗ
ｉｄｔｈ（＝４）を加算した値が変数ａに代入されるとともに、補間画素ブロックのｙ方
向のオフセット座標ｂｔｌ＿ｏｆｆ．ｙに補間画素ブロックの高さであるＳｙｍｂｏｌ．
ｈｅｉｇｈｔ（＝４）を加算した値が変数ｂに代入される。

ステップＳ５１では、制御部１４ｂ２は、変数ａに格納されている値と、キャッシュブ
ロックの幅を示すＢｌｏｃｋ．ｗｉｄｈｔとを比較し、ａ＞Ｂｌｏｃｋ．ｗｉｄｈｔが成
立するか否かを判定し、成立する場合（ステップＳ５１；Ｙｅｓ）にはステップＳ５５に
進み、それ以外の場合（ステップＳ５１；Ｎｏ）にはステップＳ５２に進む。具体的には
、補間画素ブロックのｘ方向のオフセット値であるｂｔｌ＿ｏｆｆ．ｘに補間画素ブロッ
クの幅であるＳｙｍｂｏｌ．ｗｉｄｔｈを加算した値が、キャッシュブロックの幅である
Ｂｌｏｃｋ．ｗｉｄｈｔよりも大きい場合には、補間画素ブロックがキャッシュブロック
の右側にはみ出している状態であるので、その場合にはステップＳ５５に進む。

ステップＳ５２では、制御部１４ｂ２は、変数ｂに格納されている値と、キャッシュブ
ロックの高さを示すＢｌｏｃｋ．ｈｅｉｇｈｔとを比較し、ｂ＞Ｂｌｏｃｋ．ｈｅｉｇｈ
ｔが成立するか否かを判定し、成立する場合（ステップＳ５２；Ｙｅｓ）にはステップＳ
５４に進み、それ以外の場合（ステップＳ５２；Ｎｏ）にはステップＳ５３に進む。具体
的には、補間画素ブロックのｙ方向のオフセット値であるｂｔｌ＿ｏｆｆ．ｙに補間画素
ブロックの高さであるＳｙｍｂｏｌ．ｈｅｉｇｈｔを加算した値が、キャッシュブロック
の高さであるＢｌｏｃｋ．ｈｅｉｇｈｔよりも大きい場合には、補間画素ブロックがキャ
ッシュブロックの下側にはみ出している状態であるので、その場合にはステップＳ５４に
進む。

ステップＳ５３では、補間画素ブロックがキャッシュブロック内に収まっている状態（
図１９（Ａ）の状態）であるので、基本ブロックのみが処理の対象であると判定し、もと
の処理へリターンする。
ステップＳ５４では、補間画素ブロックがキャッシュブロックの下側にはみ出ている状
態（図１９（Ｃ）の状態）であるので、基本ブロックと下接ブロックが処理の対象である
と判定し、もとの処理へリターンする。

ステップＳ５５では、制御部１４ｂ２は、変数ｂに格納されている値と、キャッシュブ
ロックの高さを示すＢｌｏｃｋ．ｈｅｉｇｈｔとを比較し、ｂ＞Ｂｌｏｃｋ．ｈｅｉｇｈ
ｔが成立するか否かを判定し、成立する場合（ステップＳ５５；Ｙｅｓ）にはステップＳ
５７に進み、それ以外の場合（ステップＳ５５；Ｎｏ）にはステップＳ５６に進む。なお
、ステップＳ５５においてＹｅｓと判定された場合には、ステップＳ５１でＹｅｓと既に
判定された場合であるので、補間画素ブロックが基本ブロックの右下側にはみ出した状態
である。

ステップＳ５６では、補間画素ブロックがキャッシュブロックの右側にはみ出ている状
態（図１９（Ｂ）の状態）であるので、基本ブロックと右接ブロックが処理の対象である
と判定し、もとの処理へリターンする。
ステップＳ５７では、補間画素ブロックがキャッシュブロックの右下側にはみ出ている
状態（図１９（Ｄ）の状態）であるので、基本ブロック、右接ブロック、下接ブロック、
および、右下接ブロックが処理の対象であると判定し、もとの処理へリターンする。
以上の処理により、補間画素ブロックとキャッシュブロックとの関係が特定される。

つぎに、図２１を参照して、図１８のステップＳ３８，Ｓ４０，Ｓ４２，Ｓ４４の処理
の詳細について説明する。図２１の処理が開始されると、以下のステップが実行される。
すなわち、ステップＳ６０では、制御部１４ｂ２は、対象ブロックがＳＲＡＭ１４ｂ１
に存在するか否か、および、フレーム範囲外か否かをチェックする。図２２は、ＳＲＡＭ
１４ｂ１の詳細な構成例を示す図である。この図に示すように、ＳＲＡＭ１４ｂ１は、図
１１に示すキャッシュブロックの６４個の画素のそれぞれに対応する６４個のバンク＃０
〜＃６３を有している。図２２の例では、図１２に示すように、初期ブロックである（０
，０）〜（１２７，３）の５１２個のキャッシュブロックが格納されている状態を示して
いる。例えば、キャッシュブロック（０，０）については、図１１に示す“０”の画素が
バンク＃０に格納され、“１”の画素がバンク＃１に格納され、・・・、“６３”の画素
がバンク＃６３に格納されている。なお、ＳＲＡＭ１４ｂ１の何番目にどのキャッシュブ
ロックが格納されているかについては、制御部１４ｂ２が、例えば、テーブル等を用いて
管理している。その結果、ステップＳ６０の処理では、対象となるブロックが、例えば、
（０，０）のキャッシュブロックである場合、制御部１４ｂ２は、テーブルを参照して、
ＳＲＡＭ１４ｂ１に（０，０）のキャッシュブロックが存在するか否かをチェックする。
このように、キャッシュブロックの各画素をそれぞれ異なるバンクに分けて格納すること
により、アクセス速度を高速化することができる。すなわち、一般に、ＳＲＡＭのバンク
切り換えに必要な時間は、ＲＡＳアドレスの切換に必要な時間よりも大幅に短い。そのた
め、本変形例のようにＳＲＡＭを複数のバンクによって構成し、各バンクに跨って１キャ
ッシュブロック分のデータを記憶させるものとすれば、連続的なアドレス空間からＲＡＳ
アドレスを切り換えつつブロックデータを読み込むよりも、格段にデータ転送を効率化す
ることが可能になる。例えば、１クロックあたりのアクセス時間が７．５ｎｓだとすると
、ＸＧＡの解像度（１０２４×７６８）の１画面分をリードする時間は、式（７）のよう
に、５．９ｍｓとなり、１フレーム表示時間（１／６０秒）の３５％程度の短時間で、１
画面分の画素をリードすることが可能になる。
（数７）
（１０２４／４）×（７６８／４）×７．５ｎｓ×１６ｃｌｋ＝５．９ｍｓ・・・（７）

また、制御部１４ｂ２は、ステップＳ３３で求めたｉｐｔｌ．ｘ，ｉｐｔｌ．ｙに基づ
いて補間画素ブロックがフレーム（補正前画像）の範囲外であるか否かをチェックする。
なお、フレームの範囲外である場合には、補間処理の対象となる画素が存在しないため、
その場合には、ステップＳ６１の判定により、ステップＳ６９に進み、背景色を処理対象
の画素として用いる。

ステップＳ６１では、ステップＳ６０におけるチェック結果に基づいて、対象ブロック
がＳＲＡＭ１４ｂ１に存在するか否か、および、フレームの範囲外か否かを判定する。そ
の結果、ＳＲＡＭ１４ｂ１に対象ブロックが存在すると判定した場合には、ステップＳ６
２に進む。また、存在しないと判定した場合には、ステップＳ６４に進む。さらに、フレ
ーム範囲外であると判定した場合にはステップＳ６９に進む。

ステップＳ６２では、制御部１４ｂ２は、ＳＲＡＭ１４ｂ１の読み出し位置を特定する
。すなわち、制御部１４ｂ２は、ＳＲＡＭ１４ｂ１において、対象となるキャッシュブロ
ックが格納されている位置を特定するとともに、補間画素ブロックに対応するバンクを特
定する。例えば、対象ブロックが（０，０）であり、図１１に示すように、補間画素ブロ
ックが、キャッシュブロックの１０〜１３，１８〜２１，２６〜２９，３４〜３７の画素
であるとすると、図２２に示す左端の列に属する画素であって、かつ、バンク＃１０〜＃
１３，＃１８〜＃２１，＃２６〜＃２９，＃３４〜＃３７の画素が読み出し対象として特
定される。

ステップＳ６３では、制御部１４ｂ２は、ステップＳ６２で特定された画素をＳＲＡＭ
１４ｂ１から読み出し、画素補間部１４ｈに転送する。この結果、画素補間部１４ｈでは
、補間画素ブロックおよびレジスタ部１４ｇに格納されているパラメータに基づいて補間
処理が実行され、得られた画素がダブルバッファ部１４ｉを介して、フレームバッファ１
３に転送され、フレームバッファ１３に補正後画像として格納される。そして、もとの処
理にリターンする。なお、ダブルバッファ部１４ｉからの出力データをフレームバッファ
１３に格納するのではなく、液晶ドライバ２０に直接転送するようにしてもよい。

ステップＳ６１において、対象ブロックがＳＲＡＭ１４ｂ１に存在しないと判定された
場合には、ステップＳ６４に進み、制御部１４ｂ２は、ＳＲＡＭ１４ｂ１において上書き
するキャッシュブロックを決定する。例えば、図１３の場合では、（０，４）が対象ブロ
ックである場合には、補正前画像において同一のライン位置であって、ピクセル方向に最
も遠い位置に存在する（０，０）のキャッシュブロックを上書きするブロックに決定する
。

ステップＳ６５では、制御部１４ｂ２は、対象ブロックを新たなブロックとしてフレー
ムバッファ１３から読み出す。このとき、図１６，１７を参照して説明したように、フレ
ームバッファ１３に格納されているキャッシュブロックは、連続するアドレスに格納され
ていることから、制御部１４ｂ２は１回のアクセスにより、キャッシュブロックを得るこ
とができる。

ステップＳ６６では、ステップＳ６５で取得したキャッシュブロックを、ステップＳ６
４で求めた上書きするブロックに対して上書きする。前述した例では、対象ブロックは（
０，４）のブロックであり、また、上書きブロックは（０，０）のブロックであることか
ら、ステップＳ６５で読み出したキャッシュブロックを、図２２の左端の列に対して上書
きする。なお、書き込みの際にも前述したようにＲＡＳ信号を与える場合に比較すると高
速にデータを書き込むことができる。

ステップＳ６７では、制御部１４ｂ２は、ＳＲＡＭ１４ｂ１の読み出し位置を特定する
。すなわち、制御部１４ｂ２は、ＳＲＡＭ１４ｂ１において、補間画素ブロックに対応す
るバンクを特定する。例えば、対象ブロックが（０，４）であり、図１１に示すように、
補間画素ブロックが、キャッシュブロックの１０〜１３，１８〜２１，２６〜２９，３４
〜３７の画素であるとすると、図２２に示す左端の列に属する画素であって、かつ、バン
ク＃１０〜＃１３，＃１８〜＃２１，＃２６〜＃２９，＃３４〜＃３７の画素が読み出し
対象として特定される。

ステップＳ６８では、制御部１４ｂ２は、ステップＳ６７で特定された画素をＳＲＡＭ
１４ｂ１から読み出し、画素補間部１４ｈに転送する。この結果、画素補間部１４ｈでは
、補間画素ブロックおよびレジスタ部１４ｇに格納されているパラメータに基づいて補間
処理が実行され、得られた画素がダブルバッファ部１４ｉを介して、フレームバッファ１
３に転送され、フレームバッファ１３に補正後画像として格納される。そして、もとの処
理にリターンする。

ステップＳ６９では、制御部１４ｂ２は、背景色をレジスタ部１４ｇから取得する。例
えば、背景色が青である場合には、青に対応する値がレジスタ部１４ｇから取得される。
そして、このようにして取得された背景色は、画素補間部１４ｈに転送される。画素補間
部１４ｈでは、背景色およびレジスタ部１４ｇに格納されているパラメータに基づいて補
間処理が実行され、得られた画素がダブルバッファ部１４ｉを介して、フレームバッファ
１３に転送され、フレームバッファ１３に補正後画像として格納される。そして、もとの
処理にリターンする。

以上の処理によれば、ＳＲＡＭ１４ｂ１に対象ブロックが存在するか否かが判定され、
存在する場合には補間画素ブロックが読み出されて画素補間部１４ｈに転送され、補間処
理が実行される。また、対象ブロックが存在しない場合には、対象ブロックがフレームバ
ッファ１３から読み出され、ＳＲＡＭ１４ｂ１に格納される。さらに、対象ブロックがフ
レームの範囲外に属する場合には、背景色がレジスタ部１４ｇから取得されて画素補間部
１４ｈに転送され、補間処理が実行される。

以上に説明したように、本発明の実施の形態では、台形歪み補正処理が開始された場合
には、図１２に示すように初期ブロックをＳＲＡＭ１４ｂ１に格納し、処理の進行に伴い
、図１３に示すように、補正前画像において、同一のライン位置であって、対象ブロック
から最も遠い位置に存在するキャッシュブロックに対して対象ブロックを上書きするよう
にした。これにより、ＳＲＡＭ１４ｂ１の容量を増加することなく、補正処理を実行する
ことができる。なお、本実施の形態の方式を用いると、解像度がＸＧＡの補正前画像を縦
方向に４５度および横方向に４５度回転させた場合であっても、９７％程度のキャッシュ
のヒット率を実現することができることが計算によって分かっている。このように、本実
施の形態では、補正の角度に拘わらず、ヒット率を高く保持したままで、ＳＲＡＭ１４ｂ
１の容量を減少させることが可能になる。

また、本実施の形態では、フレームバッファ１３に補正前画像を格納する際に、図１６
，１７に示すようなフォーマット変換を施すようにした。この結果、ＳＲＡＭ１４ｂ１よ
りも動作速度が遅いＤＲＡＭ等によって構成されるフレームバッファ１３から補正前画像
を高速に読み出すことが可能になるため、ミスキャッシュが発生した場合でも対象ブロッ
クを短時間で読み出してＳＲＡＭ１４ｂ１に格納することができるので、ミスキャッシュ
時の待ち時間を短縮し、台形歪み補正処理の処理速度を向上させることができる。

また、本実施の形態では、図２２に示すように、ＳＲＡＭ１４ｂ１にキャッシュブロッ
クを構成する画素数に応じた数のバンクを設け、それぞれの画素を異なるバンクに格納す
るようにした。このため、ＳＲＡＭ１４ｂ１からの補間画素ブロックを高速に読み出すこ
とが可能になる。

また、本実施の形態では、図２に示すように、画素補間部１４ｈの出力側にダブルバッ
ファを設け、画素補間部１４ｈによる補間処理によって得られた画像をバッファに交互に
格納して一括してブロック転送するようにしたので、画素補間部１４ｈからフレームバッ
ファへの画像の転送を高速に実行することができる。

（Ｄ）変形実施態様
以上、実施形態に基づいて本発明を説明したが、本発明は、これに限定されるものでは
ない。例えば、上記実施形態では、台形歪み補正処理の対象となる画像としては、ＸＧＡ
の解像度の画像を例に挙げて説明したが、これ以外の解像度の画像であってもよいことは
いうまでもない。
また、以上の実施の形態では、キャッシュブロックとしては８×８画素を例に挙げ、ま
た、補間画素ブロックとしては４×４画素を例に挙げて説明したが、これ以外の画素数で
あってもよい。例えば、キャッシュブロックを１６×１６画素とし、補間画素ブロックを
８×８画素とすることも可能である。もちろん、これ以外の画素数であってもよい。
また、以上の実施の形態では、ＳＲＡＭ１４ｂ１には、図１２に示すように５１２個（
＝３２ライン分）のキャッシュブロックを格納するようにしたが、これ以外の数であって
もよい。例えば、縦方向に２ブロック（＝合計２５６ブロック）または３ブロック（＝合
計３８４ブロック）のキャッシュブロックを格納するようにしたり、あるいは、５ブロッ
ク（＝合計６４０ブロック）以上のキャッシュブロックを格納するようにしたりしてもよ
い。なお、図１９に示すように、上下方向に２ブロックに亘って補間画素ブロックが存在
する場合があるので、ＳＲＡＭ１４ｂ１には最低でも縦方向に２ブロックは格納する必要
がある。
また、以上の実施の形態では、初期ブロックとして、図１２に示すように、（０，０）
〜（１２７，３）のブロックを読み込むようにしたが、これ以外のブロックを初期ブロッ
クとして読み出すようにしてもよい。例えば、予め読み込みの角度が分かっている場合に
は、当該角度に応じたキャッシュブロック群を読み出すようにしてもよい。また、ＳＲＡ
Ｍ１４ｂ１の容量の一部に対して初期ブロックを格納するようにしてもよい。

また、以上の実施の形態では、ＳＲＡＭ１４ｂ１には、図２２に示すように６４個のバ
ンクを設けるようにしたが、キャッシュブロックを複数のサブブロックに分割し、これら
のサブブロックに対応する個数のバンクを設け、サブブロック毎にバンクを切り換えて画
素を読み出すようにしてもよい。例えば、キャッシュブロックを４分割し、４×４画素か
らなる４つのサブブロックを形成するとともに、ＳＲＡＭ１４ｂ１に１６個のバンクを設
け、それぞれのサブブロックを構成する１６個の画素を、対応するバンクに格納するよう
にしてもよい。

なお、本実施例では、液晶パネル２２の最大画素領域２２Ａが横長の長方形である場合
について説明したが、最大画素領域２２Ａの形状は任意であり、例えば画像形成領域２２
Ｂの上下方向の位置に自由度を持たせるべく、縦長の長方形としてもよい。また、上記実
施形態では、プロジェクタ１０の光軸１０Ｌと最大画素領域２２Ａの中心とが一致する構
成について図示および説明したが、光軸１０Ｌに対して最大画素領域２２Ａを相対移動可
能な構成としてもよい。

また、上記実施形態では、液晶パネル２２に画素がマトリクス状に配置された場合につ
いて説明したが、ハニカム形状に画素を配置した構成としてもよい。さらに、上記実施形
態においては透過型液晶表示パネルを備えた液晶パネル２２を用いる構成として説明した
が、本発明はこれに限定されるものではなく、例えば反射型液晶表示パネルを液晶パネル
２２として用いてもよいし、液晶パネル２２に代えて、デジタルミラーデバイス（ＤＭＤ
（登録商標））等を用いてもよい。これら反射型液晶パネルおよびデジタルミラーデバイ
スにおける画素配置は、マトリクス状であってもハニカム状であってもよい。

加えて、上記実施形態では、プロジェクタ１０の外部に設置されたスクリーン４に向け
て画像を投写する例について説明したが、例えば、いわゆるリアプロジェクション表示装
置のように、プロジェクタ１０と同一筐体に配設された透過型のスクリーン４に対して、
画像を投射する構成としてもよい。また、リアプロジェクション表示装置の他にも、画像
を投写する機能を備えた電子機器にプロジェクタ１０を適用することが可能である。さら
に、画像供給装置２およびプロジェクタ１０を同一筐体に納めた構成とすることも、勿論
可能である。

また、以上の説明においては、プロジェクタ１０の機能を実現するための制御プログラ
ムが図示せぬ記憶部に記憶されている場合について述べたが、この制御プログラムをＲＡ
Ｍ、ＲＯＭ等の半導体記録媒体、ＦＤ、ＨＤ等の磁気記憶型記録媒体、ＣＤ、ＣＤＶ、Ｌ
Ｄ、ＤＶＤ等の光学的読取方式記録媒体、ＭＯ等の磁気記録型／光学的読取方式記録媒体
に記録することが可能であり、この記録媒体は、電子的、磁気的、光学的等の読み取り方
法のいかんにかかわらず、コンピュータで読み取り可能な記録媒体であれば、どのような
記録媒体であってもよい。そして、これらの記録媒体に記録された制御プログラムをＭＰ
Ｕ１５によって読み取って実行することにより、さらに、プロジェクタ１０において、通
信インタフェースとしてのネットワークインタフェースを設け、このネットワークインタ
フェースからネットワークを介して制御プログラムをダウンロードして実行することによ
り、上述した機能を実現する構成としてもよい。また、画像供給装置２にネットワークイ
ンタフェースを設け、このネットワークインタフェースからネットワークを介して画像デ
ータをダウンロードしてプロジェクタ１０に出力する構成としてもよく、その他の具体的
な構成についても、本発明の主旨を損なうことのない範囲において任意に変更可能である
ことは勿論である。

実施形態に係るプロジェクタシステムの構成を示すブロック図である。 図１に示す台形歪み補正回路の詳細な構成例を示すブロック図である。 プロジェクタの設置状態と投写状態との関係を示す図である。 プロジェクタの設置状態と台形歪みとの関係を示す図である。 液晶パネルの表示状態と台形歪み補正の例を示す図である。 液晶パネルの表示状態と台形歪み補正の他の例を示す図である。 液晶パネルの表示状態と投写画像との対応例を示す図である。 透視変換を示す図である。 補間画素ブロックを示す図である。 補正前画像と補正後画像の対応関係を示す図である。 キャッシュブロックと補間画素ブロックの関係を示す図である。 初期ブロックを説明する図である。 キャッシュへの上書き処理を説明する図である。 補正処理が進行した場合のキャッシュ状態を示す図である。 本実施形態において実行される処理を説明するフローチャートである。 フォーマット変換を説明する図である。 フォーマット変換を説明する図である。 図１５のステップＳ１４の詳細を説明するフローチャートである。 キャッシュブロックと補間画素ブロックの関係を示す図である。 図１８のステップＳ３７の詳細を説明するフローチャートである。 図１８のステップＳ３８等の詳細を説明するフローチャートである。 ＳＲＡＭのバンクを説明する図である。

符号の説明

１…プロジェクタシステム、２…画像供給装置、４…スクリーン（投写面）、４Ａ…最
大投写領域、４Ｂ…画像投写領域、１０…プロジェクタ、１１…入力回路、１２…画像処
理回路、１３…フレームバッファ（フレームメモリ）、１４…台形歪み補正回路、１５…
ＭＰＵ、１６…ＩＰ変換回路、１７…拡大縮小回路、１８…画像合成回路、１９…メニュ
ー画像生成回路、２０…液晶ドライバ、２１…光源、２２…液晶パネル、２３…レンズ、
１４ｂ…キャッシュメモリ部、１４ｂ１…ＳＲＡＭ（ブロックデータ格納メモリ）、１４
ｂ２…制御部（制御手段）、１４ｃ…小数整数分離部、１４ｄ…座標変換部、１４ｅ…制
御部、１４ｇ…レジスタ、１４ｈ…画素補間部（生成手段）、１４ｉ…ダブルバッファ部
（出力手段）。

Claims (6)

1. 画像を投写表示する際に生じるライン方向およびこれに直交するピクセル方向の台形歪
   みを補正して補正後の画像を表示するプロジェクタであって、
   前記補正の対象となる補正前の画像を記憶するフレームメモリと、
   前記補正前の画像の前記ライン方向および前記ピクセル方向にそれぞれＮ×Ｍ（Ｎ，Ｍ
   ≧２）個の画素からなるブロックデータを単位として格納するとともに、ｎ×Ｍ（ｎ≧２
   ）ライン分の画像を格納可能な容量を有するブロックデータ記憶メモリと、
   前記ブロックデータ記憶メモリに記憶されている前記ブロックデータに基づいて、補正
   後の画像を生成する生成手段と、
   前記生成手段が処理の対象とするブロックデータが前記ブロックデータ記憶メモリに存
   在しない場合には、前記フレームメモリから前記補正前の画像を前記ブロックデータ単位
   で取得し、前記ブロックデータ記憶メモリに格納する制御を行う制御手段と、を有し、
   前記制御手段は、前記補正処理の開始時には、前記フレームメモリから連続するｎ×Ｍ
   （ｎ≧２）ライン分の画像を取得して前記ブロックデータ記憶メモリに格納し、その後の
   処理では、処理の対象となるブロックデータが前記ブロックデータ記憶メモリに存在しな
   い場合には、当該ブロックデータを前記フレームメモリから取得するとともに、前記ブロ
   ックデータ記憶メモリに格納されているブロックデータのうち、前記補正前の画像におい
   て前記ライン方向の同一位置であって、前記ピクセル方向の最も遠い位置に存在するブロ
   ックデータに対して上書きする、
   ことを特徴とするプロジェクタ。
2. 請求項１記載のプロジェクタにおいて、
   前記フレームメモリに格納されている前記補正前の画像は、前記ブロックデータを構成
   する各画素が連続するアドレスに格納されるようにフォーマットの変換が施されているこ
   とを特徴とするプロジェクタ。
3. 請求項１または２に記載のプロジェクタにおいて、
   前記ブロックデータ記憶メモリは、前記ブロックデータを構成する画素が異なるバンク
   に格納していることを特徴とするプロジェクタ。
4. 請求項１乃至３のいずれか１項に記載のプロジェクタにおいて、
   前記生成手段によって生成された前記補正後の画像を、所定量だけ格納した後、一括し
   て出力する出力手段をさらに有することを特徴とするプロジェクタ。
5. 請求項１乃至４のいずれか１項に記載のプロジェクタを備えたことを特徴とする電子機
   器。
6. 画像を投写表示する際に生じるライン方向およびこれに直交するピクセル方向の台形歪
   みを補正して補正後の画像を表示するプロジェクタの制御方法であって、
   前記プロジェクタは、前記補正の対象となる補正前の画像を記憶するフレームメモリと
   、前記補正前の画像の前記ライン方向および前記ピクセル方向にそれぞれＮ×Ｍ（Ｎ，Ｍ
   ≧２）個の画素からなるブロックデータを単位として格納するとともに、ｎ×Ｍ（ｎ≧２
   ）ライン分の画像を格納可能な容量を有するブロックデータ記憶メモリと、前記ブロック
   データ記憶メモリに記憶されている前記ブロックデータに基づいて、補正後の画像を生成
   する生成手段と、前記生成手段が処理の対象とするブロックデータが前記ブロックデータ
   記憶メモリに存在しない場合には、前記フレームメモリから前記補正前の画像を前記ブロ
   ックデータ単位で取得し、前記ブロックデータ記憶メモリに格納する制御を行う制御手段
   と、を有し、
   前記制御手段が、前記補正処理の開始時には、前記フレームメモリから連続するｎ×Ｍ
   （ｎ≧２）ライン分の画像を取得して前記ブロックデータ記憶メモリに格納し、その後の
   処理では、処理の対象となるブロックデータが前記ブロックデータ記憶メモリに存在しな
   い場合には、当該ブロックデータを前記フレームメモリから取得するとともに、前記ブロ
   ックデータ記憶メモリに格納されているブロックデータのうち、前記補正前の画像におい
   て前記ライン方向の同一位置であって、前記ピクセル方向の最も遠い位置に存在するブロ
   ックデータに対して上書きする、
   ことを特徴とするプロジェクタの制御方法。