JP5194384B2

JP5194384B2 - デジタル信号処理装置

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Publication number: JP5194384B2
Application number: JP2006154859A
Authority: JP
Inventors: 直俊西岡
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2006-06-02
Filing date: 2006-06-02
Publication date: 2013-05-08
Anticipated expiration: 2026-06-02
Also published as: JP2007325100A

Description

この発明は、オーディオ機器等に好適なデジタル信号処理装置に関する。

周知の通り、オーディオ機器等に搭載されるＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ；デジタル信号処理装置）は、乗算処理および加算処理を高速実行可能な構成となっており、１サンプリング周期の間に、入力デジタル音声信号に対し、例えばサンプリングレート変換用フィルタ処理、イコライザ用フィルタ処理などの処理を含む多彩な信号処理を施して出力することが可能である。
特開昭６２−２９４９８４号公報特開平１−２９１５１５号公報

この種のＤＳＰの開発においては、フィルタ設計ツール等を使用し、ＤＳＰに実行させる各信号処理について、要求仕様を満たすように信号処理の構成およびパラメータ（フィルタ処理の場合にはフィルタ構造、次数、係数等）の設計を行う。そして、この設計に基づいて、ＤＳＰを試作し、試作品であるＤＳＰが要求仕様を満たすか否かの評価を行う。ここで、ＤＳＰに実行させる信号処理の構成およびパラメータの設計は、ＤＳＰのハードウェアが理想的なものであり、信号処理のための演算において演算誤差が生じないことを前提として行われるのが一般的である。しかし、ハードウェアであるＤＳＰが行う演算にはどうしても演算誤差が発生する。このため、試作品であるＤＳＰが要求仕様を満たさず、ＤＳＰの設計および試作がやり直しになる場合がある。このような設計および試作のやり直しを回避するために、ＤＳＰに設ける加算器や乗算器等の演算装置の演算精度を高くすることも考えられる。しかし、演算精度を高くすると、ＤＳＰのチップ面積が嵩んでコスト高となり、また、消費電力も増すため、この点において要求仕様を満たさなくなる場合もある。そこで、極力少ない設計および試作回数で要求仕様通りのＤＳＰを得るためには、試作されたＤＳＰの特性を評価した場合においてＤＳＰが全体として要求仕様を満たしていないことが判明した場合に、その原因が何であるかを特定できなければならない。ここで、ＤＳＰが単一のフィルタ処理を実行するものである場合には、外部からＤＳＰに例えばインパルス信号を与え、その応答波形を観測する、といった方法によりそのフィルタ処理が妥当な内容か否かを確認するとともに、妥当でない場合にどのような改善を行えばよいかを検討することも可能である（例えば特許文献１または２参照）。しかしながら、多くのＤＳＰでは、入力デジタル音声信号に対して幾重にも信号処理を重ね、その結果を出力デジタル音声信号として外部に出力する。このため、出力デジタル音声信号の波形を観測しても、要求仕様を満たさない原因となっている信号処理を特定し、改善策を検討するのが困難であるという問題があった。

この発明は、以上のような事情に鑑みてなされたものであり、入力信号に複数種類の信号処理を施して出力することが可能であり、かつ、各信号処理の特性を個別的に確認することが可能なデジタル信号処理装置を提供することを目的としている。

この発明は、信号処理のための演算機能を備えたデータパス部と、サンプリング周期毎に、処理対象信号に対し、前記データパス部により複数種類の信号処理を順次施し、所望の信号処理の選択的な実行を命じる指令が外部から与えられた場合には、処理対象信号に対し、前記データパス部により選択的な実行の命じられた信号処理のみを施す制御部とを具備することを特徴とするデジタル信号処理装置を提供する。
かかる発明によれば、１サンプリング周期内において実行する複数種類の信号処理のうち任意のものを選択的にデジタル信号処理装置に実行させ、この選択的に実行される信号処理の特性を確認することができる。

以下、図面を参照し、この発明の実施の形態を説明する。
図１はこの発明の一実施形態であるＤＳＰ５０とその特性の解析を行う解析用コンピュータ１０からなる特性解析システムの構成を示すブロック図である。ＤＳＰ５０は、信号処理のための演算機能を備えたデータパス部１００と、データパス部１００を用いて１サンプリング周期毎に信号処理を実行する制御部２００と、解析用コンピュータ１０を含む各種の装置との間で信号の授受を行うためのＩ／Ｆ（インタフェース）３００とを有している。解析用コンピュータ１０は、例えばパーソナルコンピュータであり、全体を制御するＣＰＵ１１と、ＤＳＰ５０を含む各種の装置との間で信号の授受を行うためのＩ／Ｆ１２と、ＨＤＤ（ハードディスク装置）、ＲＯＭ、ＲＡＭなどからなる記憶部１３と、キーボード、マウスなどの各種の操作子からなる操作部１４と、画像、文字などの情報の表示を行う表示部１５とを有している。

本実施形態においてＤＳＰ５０は、動作モードとして通常動作モードとテストモードとを有している。ここで、通常動作モードは、外部からＤＳＰ５０に与えられる入力デジタル音声信号を処理対象信号とし、１サンプリング周期毎に、予め記憶したプログラムに従って信号処理を実行する動作モードである。また、テストモードは、ＤＳＰ５０内部において発生するインパルス信号を処理対象信号とし、プログラムにより定められた信号処理のうち解析用コンピュータ１０から指示された信号処理のみを実行する動作モードである。ＤＳＰ５０には、この動作モードの切り換えのためのモード端子５１が設けられている。ＤＳＰ５０の制御部２００は、モード端子５１にＬレベルが与えられている場合には動作モードを通常動作モードとし、Ｈレベルが与えられている場合には動作モードをテストモードとする。本実施形態では、モード端子５１は、図示のようにプルダウン抵抗を介して接地されている。従って、モード端子５１が開放された状態では、ＤＳＰ５０の動作モードは通常動作モードとなる。

図２は本実施形態によるＤＳＰ５０の構成を示すブロック図である。なお、この図では、図１におけるＩ／Ｆ３００等は図示が省略されている。図２に示すように、ＤＳＰ５０のデータパス部１００は、インパルス発生回路１０１を有している。このインパルス発生回路１０１は、内蔵のレジスタに制御部２００からインパルス発生コマンドが書き込まれた場合に、その直後のサンプリング周期においてインパルス信号を出力するとともに、ＤＳＰ５０の外部にトリガ信号を出力する。セレクタ１０２は、制御部２００からの指令に従い、外部から与えられる入力デジタル音声信号またはインパルス発生回路１０１から出力されるインパルス信号を選択し、処理対象信号として出力する回路である。そして、データパス回路１００は、各種の信号処理のための演算手段として、メモリ１１０、レジスタ１１１〜１１３、セレクタ１２１〜１２３、乗算器１３１、加算器１３２および係数生成回路１３３を有している。

制御部２００は、データパス部１００を制御して信号処理を実行するためのプログラムを記憶するプログラムメモリと、各種制御情報を記憶するレジスタを内蔵している。プログラムメモリは、ＲＯＭにより構成してもよいし、ＥＥＰＲＯＭなどの書き換え可能な不揮発性メモリにより構成してもよい。図２において、制御部２００を表わすボックスの中には、制御部２００のプログラムメモリに記憶されたプログラムの処理内容が例示されている。制御部２００は、１サンプリング周期毎に、図示のプログラムを実行し、データパス部１００に信号処理を実行させるための制御信号を供給する。図示の例において、制御部２００が１サンプリング周期内に実行する処理は、サンプリングレート変換用フィルタ処理２０１ａ、ボリューム処理２０２ａ、イコライザ用フィルタ処理２０３ａ、エフェクタ用フィルタ処理２０４ａ、フェーダ処理２０５ａおよびオーバーサンプリングフィルタ処理２０６ａと、これらの各処理の前に各々配置されたテストモード判定処理２０１ｂ〜２０６ｂとを含んでいる。

制御部２００内のレジスタには、動作モードがテストモードである場合に選択的に実行する信号処理を指定する情報が記憶される。この情報は、前掲図１の解析用コンピュータ１０により書き込まれる情報である。テストモード判定処理２０１ｂ〜２０６ｂは、このレジスタ内の情報に基づき、各テストモード判定処理の後に配置された処理をスキップするか否かの切り換えを行う処理である。

次に本実施形態の動作を説明する。本実施形態によるＤＳＰ５０は、モード端子５１を開放状態または接地状態にしてオーディオ機器等に実装される。この場合、モード端子５１がＬレベルとなるため、制御部２００は、動作モードを通常動作モードとし、外部から与えられる入力デジタル音声信号を選択すべき旨の指令をデータパス部１００のセレクタ１０２に与える。また、制御部２００は、通常動作モードにおけるテストモード判定処理２０１ｂ〜２０６ｂでは、各テストモード判定処理の後に配置された処理のスキップを行わない。

このため、各サンプリング周期では、次のような動作が行われる。まず、各サンプリング周期において入力デジタル音声信号は１サンプル（入力デジタル音声信号がステレオ形式の信号である場合には、Ｌチャネル、Ｒチャネル各１サンプル）ずつセレクタ１０２を介してメモリ１１０に格納される。

そして、制御部２００は、このメモリ１１０に格納された入力デジタル音声信号を処理対象信号とし、データパス部１００の各部を制御してサンプリングレート変換用フィルタ処理２０１ａ、ボリューム処理２０２ａ、イコライザ用フィルタ処理２０３ａ、エフェクタ用フィルタ処理２０４ａ、フェーダ処理２０５ａおよびオーバーサンプリングフィルタ処理２０６ａを実行する。

その際、制御部２００は、例えばサンプリングレート変換用フィルタ処理２０１ａでは、サンプリングレート変換のためのフィルタ演算に用いる係数を係数発生回路１３３に発生させ、乗算器１３１および加算器１３２に処理対象信号に対する係数の乗加算を行わせる。イコライザ用フィルタ処理２０３ａ等の他のフィルタ処理においても同様である。そして、サンプリングレート変換用フィルタ処理２０１ａ等の各処理を経た信号は、処理結果信号としてセレクタ１２３を介してメモリ１１０に格納され、後続の処理（例えばサンプリングレート変換用フィルタ処理２０１ａに対してはボリューム処理２０２ａ）に引き渡される。そして、サンプリング周期の終了点においてメモリ１１０に格納されている処理結果信号が出力デジタル音声信号として外部に出力される。

図１に示すようにＤＳＰ５０が解析用コンピュータ１０に接続された状態では、解析用コンピュータ１０からの指令によりＤＳＰ５０をテストモードで動作させ、サンプリングレート変換用フィルタ処理２０１ａ等の各処理のうち任意のものの特性解析を行うことが可能である。以下、その動作を説明する。

例えばサンプリングレート変換用フィルタ処理２０１ａの特性解析を行う場合、ユーザは、操作部１４の操作により、テストモードでの動作指示と、サンプリングレート変換用フィルタ処理２０１ａの選択指示を解析用コンピュータ１０に与える。この結果、解析用コンピュータ１０のＣＰＵ１１は、Ｉ／Ｆ１２を介してモード端子５１にＨレベルを与えてＤＳＰ５０をテストモードとし、サンプリングレート変換用フィルタ処理２０１ａの選択的実行を指示する指令信号をＤＳＰ５０に送る。

ＤＳＰ５０の制御部２００は、解析用コンピュータ１０からの指令信号を受け取ると、この指令信号に従い、サンプリングレート変換用フィルタ処理２０１ａが選択的実行の対象である旨の情報を内蔵のレジスタに格納する。そして、制御部２００は、モード端子５１がＨレベルであることから、動作モードをテストモードとし、インパルス発生回路１０１から出力されるインパルス信号を選択すべき旨の指令をデータパス部１００のセレクタ１０２に与える。そして、制御部２００は、動作モードがテストモードであり、かつ、サンプリングレート変換用フィルタ処理２０１ａが選択的実行の対象となっていることから、テストモード判定処理２０１ｂ〜２０６ｂのうちテストモード判定処理２０１ｂのみにおいてその直後のサンプリングレート変換用フィルタ処理２０１ａを実行させる切り換え制御を行い、他のテストモード判定処理２０２ｂ〜２０６ｂでは、各々の後に配置された各処理の実行を回避する切り換え制御を行う。このため、各サンプリング周期において、サンプリングレート変換用フィルタ処理２０１ａのみが制御部２００により実行される。なお、サンプリングレート変換用フィルタ処理２０１ａ以外の信号処理が選択的実行の対象とされた場合の動作も上記の動作と同様である。

図３は、このテストモード時におけるＤＳＰ５０の動作を上述した通常動作モードでの動作と対比しつつ示したタイムチャートである。この図において、Ｆｓ同期信号は、サンプリング周期の開始タイミングを示す信号である。この図に示すように、通常動作モードでは、各サンプリング周期において、サンプリングレート変換用フィルタ処理２０１ａ、ボリューム処理２０２ａ、イコライザ用フィルタ処理２０３ａ、エフェクタ用フィルタ処理２０４ａ、フェーダ処理２０５ａおよびオーバーサンプリングフィルタ処理２０６ａの全てが実行される。これに対し、テストモードでは、各サンプリング周期において、サンプリングレート変換用フィルタ処理２０１ａ等のうち選択的実行の指示された処理のみが実行され、その後、新たなサンプリング周期が始まるまでの間は何も信号処理をしないアイドル状態となる。

次に、ユーザが特性解析開始の指示を操作部１４の操作により解析用コンピュータ１０に与えると、解析用コンピュータ１０のＣＰＵ１１は、インパルス応答の測定を指示する指令信号をＩ／Ｆ１２を介してＤＳＰ５０に送る。

ＤＳＰ５０の制御部２００は、この指令信号をＩ／Ｆ３００を介して受け取ると、インパルス発生回路１０１内のレジスタにインパルス発生コマンドを書き込む。すると、インパルス発生回路１０１は、図４に示すように、レジスタにインパルス発生コマンドが書き込まれた直後のサンプリング周期においてインパルス信号およびトリガ信号を出力する。ここで、トリガ信号はＩ／Ｆ３００を介して解析用コンピュータ１０に送られる。

一方、インパルス発生回路１０１により出力されたインパルス信号はセレクタ１０２により選択され、処理対象信号としてメモリ１１０に格納される。以後の各サンプリング周期では、このメモリ１１０に格納されたインパルス信号を処理対象信号とし、サンプリングレート変換用フィルタ処理２０１ａ、ボリューム処理２０２ａ、イコライザ用フィルタ処理２０３ａ、エフェクタ用フィルタ処理２０４ａ、フェーダ処理２０５ａおよびオーバーサンプリングフィルタ処理２０６ａのうち選択的実行の対象となっている信号処理が実行される。そして、図４に示すように、選択的に実行された信号処理のインパルス応答である出力デジタル音声信号がデータパス部１００から出力され、Ｉ／Ｆ３００を介して解析用コンピュータ１０に送られる。

解析用コンピュータ１０のＣＰＵ１１は、ＤＳＰ５０から送られてくるトリガ信号により同ＤＳＰ５０から送られてくる出力デジタル音声信号（インパルス応答）の同期を取り、出力デジタル音声信号（インパルス応答）の波形を表示部１５に表示させる。ユーザは、このようにして表示部１５に表示されるインパルス応答波形を確認し、選択的に実行されている信号処理の特性が妥当なものであるか否かを判断することができる。

以上説明したように、本実施形態によれば、ＤＳＰが１サンプリング周期内に実行する複数種類の信号処理のうちの任意の信号処理を選択し、そのインパルス応答を採取することができる。従って、任意に選択した信号処理について、その特性が妥当なものであるか否かの判断を行うことができる。また、本実施形態によれば、ＤＳＰ自体がインパルス応答の採取に必要なインパルス信号を発生するインパルス発生回路を内蔵しており、テストモードではこのインパルス発生回路により発生されるインパルス信号が選択的に実行される信号処理の処理対象とされるので、ＤＳＰの特性解析を行うに当たってインパルス信号を発生する装置を別途用意する必要がない。さらに本実施形態によれば、インパルス発生回路によるインパルス信号の発生を知らせるトリガ信号がＤＳＰ外部に出力されるように構成されているので、外部の装置は、このトリガ信号に同期して、インパルス応答である出力デジタル音声信号を取り込むことができる。

以上、この発明の一実施形態について説明したが、この発明には他にも実施形態があり得る。例えば次の通りである。

（１）上記実施形態では、インパルス発生回路をＤＳＰ内部に設けたが、インパルス発生回路をＤＳＰ内部に設けず、テストモードではＤＳＰ外部の装置がインパルス信号をＤＳＰに与えるようにしてもよい。

（２）上記実施形態では、信号処理の解析を行うための信号としてインパルス信号を発生させるようにしたが、正弦波信号やステップ信号など、他の種類の信号をインパルス信号の代わりに発生させてもよい。あるいは様々な波形を記憶したメモリをＤＳＰ５０内に設け、テストモードでは、解析用コンピュータ１０がＤＳＰ５０に所望の波形の選択指示を与え、ＤＳＰ５０の制御部２００は、解析用コンピュータ１０からの選択指示に従ってメモリ内の波形を選択して読み出し、データパス部１００に与えるように構成してもよい。

（３）１サンプリング周期内に実行する一連の信号処理に用いるフィルタ係数等をユーザが任意に変更し得るような構成のＤＳＰに上記実施形態を適用してもよい。この態様によれば、ユーザは、ある信号処理に用いるフィルタ係数等を変更した場合、その信号処理を選択的にＤＳＰに実行させ、その選択的に実行される信号処理のインパルス応答を採取することができる。その際、ユーザは、インパルス応答に基づいて、変更したフィルタ係数等に関連した信号処理の特性が妥当なものになっているか否かを判断し、妥当なものでない場合にはフィルタ係数等を他のものに変更する、といった措置をとることができる。

（４）上記実施形態では、ＤＳＰが１サンプリング周期内に実行する複数種類の信号処理のうちの１つを選択的実行の対象としたが、２種類以上の信号処理を選択的実行の対象とし得るように構成してもよい。例えば、１サンプリング周期内に実行する一連の信号処理の中からインパルス信号を与える第１の信号処理とインパルス応答を取り出す第２の信号処理とをＤＳＰ外部から指定し、ＤＳＰでは第１の信号処理から第２の信号処理までの各信号処理を各サンプリング周期において実行するように構成してもよい。この態様によれば、例えばＤＳＰが実行する複数種類の信号処理の中に全体としてイコライザ用フィルタ処理を構成する複数段のフィルタ処理が含まれている場合に、第１の信号処理を初段のフィルタ処理とし、第２の信号処理を第２段のフィルタ処理、第３段のフィルタ処理、…という具合に切り換えつつ、各場合について第１の信号処理から第２の信号処理までのインパルス応答を採取することができる。これにより初段から何段目までのフィルタ処理が正常であるか、といった判断を行うことができる。

（４）上記実施形態では、この発明をＤＳＰとして具現する態様を挙げたが、この発明は、ＤＳＰの設計段階でのシミュレーションにおいても実施され得る。例えば上記実施形態におけるＤＳＰ５０の設計段階において、データパス部１００および制御部２００のシミュレーションモデルを図２に示すように構成し、制御部２００のシミュレーションモデルに選択的に実行させる信号処理を各種変えつつ各信号処理の特性が妥当なものになるか否かのシミュレーションを行うのである。なお、シミュレーションは、ソフトウェアによるシミュレーションモデルを用いるソフトウェアシミュレーションでもよく、ハードウェアによるシミュレーションモデルを用いるハードウェアシミュレーションでもよい。この態様によれば、ＤＳＰの設計段階において、同ＤＳＰに実行させる各信号処理が妥当な特性になるか否かを確認することができ、妥当な特性が得られない場合に直ちにそれを設計にフィードバックすることができる。

この発明の一実施形態であるＤＳＰおよびその解析を行う解析用コンピュータからなる解析システムの構成を示すブロック図である。同ＤＳＰの構成を示すブロック図である。同ＤＳＰの動作を示すタイムチャートである。同ＤＳＰの動作を示すタイムチャートである。

符号の説明

１０……解析用コンピュータ、５０……ＤＳＰ、１００……データパス部、２００……制御部、５１……モード端子、３００……インタフェース、１０１……インパルス発生回路。

Claims

信号処理のための演算機能を備えたデータパス部と、
サンプリング周期毎に、処理対象信号に対し、前記データパス部により複数種類の信号処理を順次施し、所望の信号処理の選択的な実行を命じる指令が外部から与えられた場合には、処理対象信号に対し、前記データパス部により選択的な実行の命じられた信号処理のみを施す制御部と、
インパルス信号を発生するインパルス発生回路と、
外部から与えられる入力信号に代えて、前記インパルス発生回路により発生されるインパルス信号を前記処理対象信号とする手段とを具備し、
前記インパルス信号の発生を知らせるトリガ信号を外部に出力するように構成したことを特徴とするデジタル信号処理装置。