JP5191209B2 - 半導体装置の作製方法 - Google Patents

Description

本発明は、レーザ光を被処理物に照射するためのレーザ照射装置およびそれを用いた結晶構造を有する半導体膜、及びその作製方法に関する。加えて、本発明は薄膜トランジスタ（以下、ＴＦＴという）や、光起電力素子（光センサや太陽電池など）で構成された回路を有する半導体装置に関する。例えば、液晶表示パネルに代表される電気光学装置や、有機発光素子を有する発光表示装置や、ラインセンサなどのセンサ装置、ＳＲＡＭなどのメモリ装置を部品として搭載した電子機器に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。

絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が開発されている。近年では、画像表示装置やイメージセンサの大型化、画素の高密度化（高精細化）が進み、より高速な駆動に追随できる半導体薄膜が要求されている。また、軽量化や低コスト化を図るため、画像表示装置のスイッチング素子だけでなく、表示領域の周辺のドライバ素子にも薄膜トランジスタが適用されるようになっている。

そこで、結晶構造を有する半導体薄膜を形成し、電界効果移動度（モビリティともいう）等の電気的特性を向上させる手法、例えば、固相成長法やレーザアニール法が研究されている。レーザアニールにより結晶化する方法を、レーザ結晶化法と呼ぶ。

レーザ結晶化法として、従来から、パルスレーザであるエキシマレーザを用いた方法がある。このエキシマレーザを用いる方法は、結晶粒径が均一な成長をする方法など、量産に際する歩留まりを改善する技術も発明されている（例えば特許文献１参照）。
特開平８−２３６４４３号公報

さらに最近は、ＣＷ（連続発振）レーザや発振周波数（繰り返し周波数）が１０ＭＨｚ以上のパルスレーザ（以下、擬似連続発振レーザと記す）を線状のビームスポットに加工して半導体膜に対して相対的に走査させながら照射することにより、エキシマレーザを用いて結晶化された半導体膜と比較して結晶の粒径が非常に大きい半導体膜を製造する技術が開発された。この半導体膜が有する大粒径結晶をＴＦＴのチャネル領域に使用すると、チャネル方向には結晶粒界がほとんど存在しなくなるため、キャリア（電子又は正孔）に対するエネルギー障壁が低くなる。この結果、移動度が数百ｃｍ２／ＶｓのＴＦＴの作製が可能になる（例えば特許文献２参照）。
特開２００３−３３２２３６号公報（第４段落）

前記ＣＷレーザまたは擬似連続発振レーザを用いた結晶化では、結晶の粒径が大きくなるにつれ、移動度が高くなる。しかしながら一方で、トランジスタの移動度、しきい値電圧などの電気特性は、チャネル中に含まれる結晶粒界の数に依存する。特にチャネルを横切る結晶粒界の数が少なくなると、チャネル中に含まれる結晶粒界１本あたりの影響が大きくなり、ばらつきが大きくなる。

所望する半導体素子によっては、移動度の向上を図るよりも、電気特性のばらつきを抑えたほうが望ましい場合がある。

ガラス基板上に駆動回路を内蔵した多結晶シリコンＴＦＴ型発光ディスプレイの例を考える。設計によっては駆動トランジスタの特性がばらつくと、発光電流はばらついてしまう。そのため、正確な階調で画像を表示させるためには、駆動トランジスタの電気特性のばらつきを抑える必要がある。

駆動トランジスタの電気特性のばらつきを抑えるために、ゲート絶縁膜の膜厚を薄くすることが最も効果的であるが、絶縁耐圧との関係上、薄くするにも限界がある。

本発明の半導体装置は、トランジスタの電気特性のばらつきを抑えるため、絶縁表面を有する基板上に、チャネル形成領域が非単結晶半導体層で形成される薄膜トランジスタを有し、前記非単結晶半導体層は、厚さが５ｎｍ以上５０ｎｍ以下であり、一方向に略平行に延びる結晶粒界を含む。また該結晶粒界の間隔は１０ｎｍ以上、５００ｎｍ以下である。

前記半導体装置の、結晶粒界の間隔の条件にて電気特性のばらつきが抑えられるという目処は、本発明者らの、チャネルの幅方向に粒界が１０個以上あれば電気特性のばらつきが抑えられる経験に基づいている。尚、レーザ結晶化が達成されるシリコン膜厚はおよそ５ｎｍであり、このときの結晶粒界の間隔より、チャネル方向に平行な結晶粒界の間隔の下限は１０ｎｍと予想される。

また本発明の半導体装置の作成方法は、絶縁表面を有する基板上に第１の絶縁層を形成し、前記第１の絶縁層上に、膜厚５ｎｍ以上、５０ｎｍ以下の半導体膜を堆積し、前記半導体膜上に、第２の絶縁層を形成し、前記第２の絶縁層側から、連続発振レーザ又は擬似連続発振レーザを光源とするレーザ光を照射して、該レーザ光を、前記第２の絶縁層、前記半導体膜及び前記第１の絶縁層間で多重繰り返し反射をさせながら前記半導体膜を結晶化する工程を含む。ここで第１の絶縁層は下地絶縁膜、第２の絶縁層は酸化窒化珪素膜を代表とする絶縁層である。

前記連続発振レーザまたは擬似連続発振レーザにて結晶化する工程にて、チャネル方向に平行な結晶粒界の間隔が５００ｎｍ以下になる現象は、半導体膜の厚さが小さくなると結晶核の発生密度が高くなる原理に基づいている。

但し前記半導体膜の厚さでは、従来のレーザ照射条件では冷却速度が速くなるため、横方向への成長が阻害されチャネル方向に結晶粒界が出来てしまう。そこで前記酸化窒化珪素膜を代表とする絶縁層を形成することで、レーザ結晶化時における熱浴効果により冷却速度を遅くさせ、核発生密度の高い５０ｎｍ以下の半導体膜においても横方向の成長を可能とした。

さらに半導体膜の厚さに応じて、前記酸化窒化珪素を代表とする絶縁層膜厚を最適化すると良い。半導体膜の厚さを５０ｎｍ以下にて従来条件のレーザ結晶化を行うと、薄膜干渉効果の影響が大きくなり、またシリコンの相変化に伴う光吸収率が変化し、シリコンの溶融時において過剰なレーザエネルギーを吸収し、結果として半導体膜のピーリング等のあらゆる膜剥がれが発生する恐れがある。前記酸化窒化珪素を代表とする絶縁層膜厚の最適化は、光吸収率変化を抑制し、前記シリコンが蒸発することによるピーリング等のあらゆる膜剥がれの発生抑制を成す。

前記酸化窒化珪素を代表とする絶縁層膜厚は、具体的には、レーザ照射時のレーザ波長と、前記下地絶縁層と、前記半導体膜と、前記絶縁層と、膜厚および屈折率より多重繰り返し反射を考慮し計算される、レーザエネルギーの吸収率において、半導体膜が溶融状態であるときのレーザエネルギーの吸収率を、半導体膜が固体状態であるときのレーザエネルギーの吸収率で割った値が０より大きく２．０以下となる範囲が良い、あるいは、３００ｎｍ以上３３０ｎｍ以下、あるいは４８０ｎｍ以上５１０ｎｍ以下、のいずれかの範囲内であると良い。

前記酸化窒化珪素膜を代表とする絶縁層は、レーザ結晶化時、シリコンが支持基板から飛散するのを物理的に抑制する機能も備える。そこで、前記酸化窒化珪素を代表とする絶縁層膜厚は、この機能を得る１μｍ以上５μｍ以下でも良い。

また、レーザ照射により、好適に結晶化されない半導体膜の領域は、ＴＦＴのチャネル領域として用いないよう設計する。

上記シリコン膜を用いて、ＴＦＴを有する半導体装置を形成する際、前記絶縁表面を有する基板は、ガラス基板又は前記多結晶半導体膜を形成する工程の処理温度に耐えうる耐熱性を有するプラスチック基板を用いることが出来る。また、前記絶縁層は、酸化シリコン膜又は酸化窒化シリコン膜から成る。あるいは前記絶縁層は、酸化シリコン膜、窒化シリコン膜又は酸化窒化シリコン膜のいずれかを積層した積層構造でも良い。また前記絶縁層を加工しゲート絶縁膜に用いてもよい。

本発明によれば、半導体膜の厚さをより薄くすることにより、素子の特性のばらつきを少なくすることが出来る。また、ピーリング等のあらゆる膜剥がれを起こさずに、結晶化を行える。また、半導体膜の厚さをより薄くする付加的な効果として、数μｍ以下の微細なデザインルールを有する素子において問題となる短チャネル効果を抑制できる。また、レーザ結晶化時における熱浴効果を向上させゲート絶縁膜との界面に熱がかかるため、ゲート絶縁膜界面特性が改善し、半導体素子の特性および信頼性が向上する。

本発明の実施の形態について以下に説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は本実施の形態の記載内容に限定して解釈されるものではない。

本発明の半導体装置の作成方法のうち、レーザ結晶化工程について説明する。

図１はレーザ結晶化される基板の断面図を示している。図１の構造は、絶縁表面を有する基板１０１上に下地絶縁膜１０２が形成され、さらに半導体膜１０３を形成される。本発明では、半導体膜１０３の厚さを５ｎｍ以上５０ｎｍ以下とする。その上層に、酸化窒化珪素からなる絶縁膜１０４が形成される。絶縁膜１０４の膜厚は、シミュレーションにより、液相のシリコンのレーザエネルギー吸収率が２．０以下となるような膜厚が好ましい。また、レーザ吸収率を考慮しなくても、物理的に半導体膜のピーリングを抑える膜厚、すなわち１μｍ以上としても良い。前記膜厚に上限はないものの、成膜工程のコストを考慮すれば膜厚は５μｍ以下が好ましい。

この半導体膜を、レーザで結晶化する。本発明では半導体膜の結晶化に、半導体膜の材料すなわちシリコンに吸収を持つ波長のレーザ光を用いる。レーザとしては連続発振レーザ、または擬似連続発振レーザとして、発振周波数が１０ＭＨｚ以上、好ましくは８０ＭＨｚ以上のものを用いる。またレーザの照射スポットは線状である。なお、ここでいう線状の照射スポットとはアスペクト比が２より大きい長方形状または楕円状のビームスポットをいう。

図２はレーザ結晶化された基板の断面図の平面図を示している。レーザの走査方向１０５に、レーザ軌跡１０６が形成される。この領域の半導体膜のみ用い、ＴＦＴを形成する。なぜならレーザ軌跡１０６の領域以外は、シリコンの結晶性が優れないからである。

前記レーザが照射される際、加熱される中心は半導体膜であるが、半導体膜の膜厚が小さいと、表面からの熱の放出の寄与が大きくなる。すなわち冷却が急峻となる。そしてあまりに冷却が急峻となると、結晶は走査方向に対し横方向に成長しにくくなる。本実施例の半導体膜の膜厚は小さいが、上層の絶縁膜１０４があるため表面からの熱の放出の寄与が十分大きくなる。そのため結晶化された際半導体膜の粒界が、レーザの走査方向１０５と平行に形成される。

後に形成される島状の半導体膜１０７（図１（Ｂ）参照）はＴＦＴの一部となるが、前期ＴＦＴのキャリアの移動方向と、レーザ走査方向１０５すなわち結晶成長方向とを一致させれば、移動度の高い半導体膜からなるＴＦＴを形成できる。ＴＦＴにてキャリアの移動は、ソース領域、チャネル領域、ドレイン領域の順、もしくはその逆の順となるが、これを以下チャネル方向と呼ぶ。

本発明の作成方法の一は、上記を要している。以下、上記工程を用い、ガラス基板上にトップゲート型ＴＦＴを作成する方法の例を示す。

まず、図３（Ａ）に示すように、絶縁表面を有する基板１０１上に、下地絶縁膜１０２と、非晶質構造を有する半導体膜１０３を形成する。

絶縁表面を有する基板１０１としてはバリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどのガラス基板を用いる。また、本工程の処理温度に耐えうる耐熱性を有するプラスチック基板、例えば直径数ｎｍの無機粒子が有機ポリマーマトリックスに分散した材料をシート状に加工したプラスチック基板を用いてもよい。

絶縁表面を有する基板１０１上に形成する下地絶縁膜１０２としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜（ＳｉＯｘＮｙ）等の絶縁膜を用いる。代表的な一例は下地絶縁膜１０２として２層構造から成り、ＳｉＨ４、ＮＨ３、及びＮ２Ｏを反応ガスとして成膜される窒化酸化珪素膜を５０〜１００ｎｍ、ＳｉＨ４、及びＮ２Ｏを反応ガスとして成膜される酸化窒化珪素膜を１００〜１５０ｎｍの厚さに積層形成する構造が採用される。また、下地絶縁膜１０２の一層として膜厚１０ｎｍ以下の窒化シリコン膜（ＳｉＮ膜）、或いは酸化窒化珪素膜（ＳｉＮｘＯｙ膜（Ｘ＞Ｙ））を用いることが好ましい。また、窒化酸化珪素膜、酸化窒化珪素膜、窒化シリコン膜を順次積層した３層構造を用いてもよい。下地絶縁膜１０２は基板からＴＦＴにナトリウム等の可動イオンが侵入することを防ぐためのブロッキング層として機能する。また、下地絶縁膜１０２はバッファ層として機能する。

また、非晶質構造を有する半導体膜１０３としては、シリコンを主成分とする半導体材料を用いる。代表的には、非晶質シリコン膜又は非晶質シリコンゲルマニウム膜などを公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜することによって得る。ここではシリコン膜を用いる。また膜厚は５０ｎｍ以下とする。膜厚の下限は歩留まり、ばらつきを考慮し５ｎｍ程度とする。

そして、半導体膜１０３上に、絶縁膜１０４を形成する。

絶縁膜１０４には酸化シリコン膜、または酸化窒化シリコン膜（ＳｉＯｘＮｙ）等の絶縁膜を１００〜５０００ｎｍ程度成膜して用いる。酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜（ＳｉＯｘＮｙ）等を２層以上積層しても良い。ここでは酸化窒化シリコン膜を５００ｎｍの膜厚で成膜する。

次に、レーザを上記半導体膜１０３に照射する。

レーザ照射には、連続発振型のレーザビーム（連続発振レーザまたはＣＷレーザ）やパルス発振型のレーザビーム（パルスレーザ）を用いることができる。レーザビームとしては、Ａｒレーザ、Ｋｒレーザ、エキシマレーザ、ＹＡＧレーザ、Ｙ２Ｏ３レーザ、ＹＶＯ４レーザ、ＹＬＦレーザ、ＹＡ１Ｏ３レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイヤレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種から発振されるものを用いることができる。このようなレーザビームの基本波と、当該基本波の第２高調波から第４高調波といった高調波のレーザビームのいずれかを照射することで、粒径の大きな結晶を有する半導体膜を得ることができる。高調波には、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。

なお、基本波の連続発振レーザと高調波の連続発振レーザとを照射するようにしてもよいし、基本波の連続発振レーザと高調波のパルスレーザとを照射するようにしてもよい。複数のレーザ光を照射することにより、広範囲のエネルギー領域を補うことができる。

また、パルスレーザであって、非晶質状態を有する半導体膜がレーザによって溶融してから固化するまでに、次のパルスのレーザを照射できるような発振周波数でレーザを発振させるレーザ、すなわち擬似連続発振レーザを用いることもできる。このような周波数でレーザを発振させることで、連続発振レーザ同様、走査方向に向かって連続的に成長した結晶粒を有する半導体膜を得ることができる。このようなレーザの発振周波数は１０ＭＨｚ以上であり、通常用いられている数十Ｈｚ〜数百Ｈｚの周波数帯よりも著しく高い。

レーザ照射出力については、実際は高出力のレーザ装置は得にくいため、適当な出力にて照射スポット径を絞って処理を行う。好ましくは、照射スポット径長手方向５００μｍ、短手方向２０μｍにおいて、１５Ｗ〜３０Ｗ、より好ましくは２０〜２７Ｗ程度の出力にてレーザ照射を行う。このときの走査速度は５００〜８００ｍｍ／ｓｅｃである。

前記レーザ照射で、半導体膜１０３は溶融する。半導体膜１０３は前記レーザの走査方向すなわちチャネル方向に結晶化し、チャネル方向には殆ど粒界は横切らない。一方基板平面でチャネルと垂直な方向の粒界は多くなる。

本発明の実施例ではガラス基板と反対側からレーザ光を照射したが、ガラス基板に吸収が少ない波長を用いることができるため、ガラス基板側からレーザ光を照射しても良い。

次いで、絶縁膜１０４をエッチングにより取り除く。ここで、絶縁膜１０４は、エッチングせずにパターニングし、ゲート絶縁膜として用いても良い。

次いで、フォトリソグラフィー技術を用いて多結晶半導体膜１０３’のパターニングを行い島状の半導体膜１０７を形成する。（図３（Ｂ））

パターニングにおけるレジストマスク形成を行う前には多結晶半導体膜を保護するためにオゾン含有水溶液、または酸素雰囲気でのＵＶ照射によってオゾンを発生させて酸化膜を形成している。ここでの酸化膜はレジストのぬれ性を向上させる効果もある。

なお、必要があれば、パターニングを行う前に、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを、上記酸化膜を介して行う。上記酸化膜を介してドーピングを行った場合には、酸化膜を除去し、再度オゾン含有水溶液によって酸化膜を形成する。

次いで、パターニング時に発生する不要物（レジスト残りやレジスト剥離液など）を除去する洗浄を行った後、島状の半導体膜１０７の表面を覆って、ゲート絶縁膜１０８となる酸化珪素を主成分とする絶縁膜を形成する。（図３（Ｃ））

次いで、ゲート絶縁膜１０８の表面を洗浄した後、ゲート電極１０９を形成する。ゲート電極１０９としては、ヒロックの発生が少ない高融点金属を含む材料を用いることが好ましい。ヒロックの発生が少ない高融点金属は、Ｗ、Ｍｏ、Ｔｉ、Ｔａ、Ｃｏなどから選ばれる１種、またはこれらの合金を用いる。また、これらの高融点金属の窒化物（ＷＮ、ＭｏＮ、ＴｉＮ、ＴａＮなど）を用いて２層以上の積層としてもよい。

次いで、島状の半導体膜１０７にｎ型を付与する不純物元素（Ｐ、Ａｓ等）、ここではリンを適宜添加して、チャネル形成領域１１１を形成し、ソース領域及びドレイン領域１１０を形成する。添加した後、不純物元素を活性化するために加熱処理、強光の照射、またはレーザ光の照射を行う。また、活性化と同時にゲート絶縁膜へのプラズマダメージやゲート絶縁膜と半導体膜との界面へのプラズマダメージを回復することができる。

以降の工程は、層間絶縁膜１１２を形成し、水素化を行って、ソース領域、ドレイン領域に達するコンタクトホールを形成し、導電膜を成膜してパターニングを行って配線１１３を形成してＴＦＴ（ｎチャネル型ＴＦＴ）を完成させる。（図３（Ｄ））配線１１３は、Ｍｏ、Ｔａ、Ｗ、Ｔｉ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の単層、またはこれらの積層で形成する。例えば、Ｔｉ膜と、純Ａｌ膜と、Ｔｉ膜との３層構造、或いはＴｉ膜と、ＮｉとＣを含むＡｌ合金膜と、Ｔｉ膜との３層構造を用いる。さらに後の工程で層間絶縁膜等を形成することを考慮して、電極断面形状をテーパー形状とすることが好ましい。

また、図３や図４ではｎチャネル型ＴＦＴを用いて説明したが、ｎ型不純物元素に代えてｐ型不純物元素を用いることによってｐチャネル型ＴＦＴを形成することができることは言うまでもない。

また、シングルゲート構造のＴＦＴに限定されず、ＴＦＴのオフ電流値のバラツキをさらに低減するため、複数のチャネル形成領域を有するマルチゲート型ＴＦＴ、例えばダブルゲート型ＴＦＴとしてもよい。

また、同一基板上にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを形成することができ、これらのＴＦＴを組み合わせることによってＣＭＯＳ回路を構成することもできる。ＣＭＯＳ回路とは、少なくとも一つのｎチャネル型ＴＦＴと一つのｐチャネル型ＴＦＴとを有する回路（インバータ回路、ＮＡＮＤ回路、ＡＮＤ回路、ＮＯＲ回路、ＯＲ回路、シフトレジスタ回路、サンプリング回路、Ｄ／Ａコンバータ回路、Ａ／Ｄコンバータ回路、ラッチ回路、バッファ回路など）を指している。加えて、これらのＣＭＯＳ回路を組み合わせることによってＳＲＡＭやＤＲＡＭなどのメモリ素子やその他の素子を基板上に構成することができる。また、さまざまな素子や回路を集積してＣＰＵを基板上に構成することも可能である。

本実施例では、酸化窒化珪素膜厚条件の最適化について説明する。半導体膜の厚さにより最適酸化窒化珪素膜厚の条件を決める。またそのとき形成される半導体膜の粒界について説明する。

前記絶縁膜１０４すなわち酸化窒化珪素膜厚を最適化することにより、光吸収率変化を抑制し、前記半導体膜の蒸発によるピーリング等のあらゆる膜剥がれの発生抑制を成すことができる。この膜厚の最適化について、図４（Ａ）〜図４（Ｂ）を用いて説明する。尚、図４（Ａ）〜図４（Ｂ）では、レーザ波長λ＝５３２ｎｍにて、かつ半導体膜の厚さが２０ｎｍである条件にてシミュレーションしている。ここでは半導体膜をシリコン膜とした。また本シミュレーションには液相シリコン、固相シリコン、シリコンの下層とする酸化珪素、酸化窒化珪素、それぞれの屈折率及びそれぞれの膜厚をパラメータとして用いた。これらの値を用いてシリコン膜のエネルギー吸収を計算する方法は、”光学薄膜の基礎理論”第３章（オプトロニクス社、小檜山光信著）に多重繰り返し反射を考慮した例として載っており、これを参照すれば当業者なら計算可能である。

図４（Ａ）では、固相非結晶状態シリコンのレーザエネルギー吸収率１３１、及び液相状態シリコンのレーザエネルギー吸収率１３２、の、半導体膜上に形成された酸化窒化珪素膜厚依存性をシミュレーションにて示したグラフである。横軸が酸化窒化珪素膜厚、縦軸がレーザエネルギー吸収率である。

液相状態シリコンのレーザエネルギー吸収率１３２を、固相非結晶状態シリコンのレーザエネルギー吸収率１３１、で割った値を、液相と固相とのレーザエネルギー吸収率比１３３として図４（Ｂ）に示す。液相と固相とのレーザエネルギー吸収率比１３３が大きいことは、レーザで加熱されたシリコンが液相になった瞬間、急激に過熱され、シリコンの蒸発によるピーリング等のあらゆる膜剥がれが発生しやすくなることを意味する。すなわち液相と固相とのレーザエネルギー吸収率比１３３が小さくなる酸化窒化珪素膜厚条件を選ぶと良い。

シリコン膜厚が薄くなるほど、レーザ結晶化が可能となる酸化窒化珪素膜厚条件範囲は狭くなる。本発明者らは、各条件にてレーザを照射し結晶化を試みたが、シリコン膜厚が１０ｎｍのとき、前記レーザエネルギー吸収率比が２．０以上の条件では結晶化ができなかった。そこで、本発明者は、前記レーザエネルギー吸収率比が２．０以下である条件が好ましいと考えた。これを考慮すれば、より好ましい膜厚は３００〜３３０ｎｍ、４８０〜５１０ｎｍ付近である。

前記酸化窒化珪素膜は、シリコン膜の上層に形成されることで、物理的にシリコンの蒸発によるピーリング等のあらゆる膜剥がれの発生抑制する役目もあるので、膜厚は１μｍ以上でも良い。

本発明では同５０ｎｍ以下であればばらつきを抑えるのに有効である。シリコン膜厚が１０ｎｍ〜５０ｎｍ以下の範囲においてシミュレーションを行ったが、酸化窒化珪素膜厚条件のシリコン膜厚依存性は大きく変わらなかった。しかしながら好ましくは、設計するシリコン膜の厚さにより応じて絶縁膜１０４の最適値を決める。また好ましくは、前記絶縁膜の屈折率に応じて前記最適値を決める。またレーザ波長において５３２ｎｍ以外のものを用いれば、前記波長に応じて前記最適値を決める。

本発明者らは、上記条件で結晶化を行うことにより、シリコン膜を、膜が剥がれることなく得ることができた。この様子を図５（Ａ）〜図５（Ｂ）にて示す。

図５（Ａ）にシリコン膜の厚さ２０ｎｍ条件の断面ＴＥＭ像の一例を示す。前記断面ＴＥＭ像にて像面に垂直な方向がレーザ走査方向、像の縦方向が膜厚方向、像の横方向が基板平面でレーザ走査方向に垂直な方向である。また、図５（Ａ）像全体の横方向にて、実際の構造は１３０５ｎｍである。厚さ２０ｎｍのシリコン膜１４１は、像の横方向にコントラストが見え、粒界が形成されていることがわかる。この粒界は像の幅１３０５ｎｍ内に４８箇所見えることが確認される。すなわちここでの粒界は２７ｎｍ程度の幅を持つ。

一方、図５（Ｂ）にシリコン膜の厚さ６６ｎｍ条件の断面ＴＥＭ像の一例を示す。像と実際の構造の方向関係は図５（Ａ）と同じである。シリコン膜１４２の粒界は像の幅１３０５ｎｍ内に２箇所見えることが確認される。ここでの粒界はおよそ８００ｎｍ程度の幅を持っている。

本発明者らが、シリコン膜の厚さ２０ｎｍと、同６６ｎｍとの条件にて、それぞれ３箇所同様のＴＥＭ像にて粒界の幅の平均を比較したところ、シリコン膜の厚さ２０ｎｍの条件での平均結晶粒界の間隔は４０ｎｍであり、シリコン膜の厚さ６６ｎｍの条件での平均結晶粒界の間隔は６５３ｎｍであった。すなわち、シリコン膜の厚さが大きいと、結晶粒界の間隔が広いことが判る。

チャネルの幅方向に粒界が１０個以上あれば電気特性のばらつきが抑えられることから、素子にて形成されるＴＦＴのチャネル幅に応じた半導体膜厚にて設計すると良い。

以上の膜厚条件の最適化により、ばらつき、歩留まりを向上させることが出来る。

本実施例では、レーザ条件の最適範囲について示す。半導体膜の厚さにより、これらの最適条件を決める。ここでは半導体膜をシリコン膜とする。

レーザ照射されると、シリコンは加熱される一方、熱が表面から発散していく。レーザ照射を行ったときの、シリコン膜の温度の時間変化は、これらの要因が同時に影響し決まる。シリコン膜の温度が高すぎるとピーリング等のあらゆる膜剥がれが起きやすくなり、一方、温度が低いと結晶は走査方向に対し横方向に成長しない。この間の適切な温度状態でシリコン膜が保持される時間内に、結晶の成長は進む。

本発明者らの実験によれば、レーザ照射時の、適切なレーザエネルギー条件範囲は、シリコン膜の厚さが薄くなるにつれ、狭くなることが判った。これはシリコン膜の厚さが薄くなるとレーザエネルギーを吸収しにくくなる効果があるものの、シリコン膜の熱容量は小さくなり温度変化が急峻になる影響の方がより支配的になるため、と考察できる。

レーザ照射条件として、走査速度と照射電力とを変えることができる。本発明者らは、シリコン膜の厚さがより薄い条件では、走査速度をより速くすることで、照射電力の条件範囲が広がることを見出した。

具体的には、シリコン膜の厚さが３０ｎｍ、２５ｎｍの条件では走査速度は５５ｃｍ／ｃｍで、シリコン膜の厚さ２０ｎｍの条件では７５ｃｍ／ｓｅｃが好ましい。

照射電力の条件範囲の一例としては、シリコン膜の厚さ２０ｎｍ、酸化窒化珪素膜の膜厚５００ｎｍ、走査速度７５ｃｍ／ｓｅｃ、照射スポット径長手方向５００μｍ、短手方向２０μｍにおいて、照射電力１５Ｗ〜３０Ｗであり、好ましくは２０〜２７Ｗである。

以上のレーザ条件の最適化により、バラつきが発生したとしても、歩留まりを向上させることが出来る。

本実施例では、発明を実施するための最良の形態に基づいて作製したＳＯＩ基板及びＴＦＴを組み込んだ半導体装置について、図６及び図７を用いて説明する。

図６では半導体装置の一例として、マイクロプロセッサ２００を示す。このマイクロプロセッサ２００は、演算回路２０１（Ａｒｉｔｈｍｅｔｉｃｌｏｇｉｃｕｎｉｔ；ＡＬＵともいう）、演算回路制御部２０２（ＡＬＵＣｏｎｔｒｏｌｌｅｒ）、命令解析部２０３（ＩｎｓｔｒｕｃｔｉｏｎＤｅｃｏｄｅｒ）、割り込み制御部２０４（ＩｎｔｅｒｒｕｐｔＣｏｎｔｒｏｌｌｅｒ）、タイミング制御部２０５（ＴｉｍｉｎｇＣｏｎｔｒｏｌｌｅｒ）、レジスタ２０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部２０７（ＲｅｇｉｓｔｅｒＣｏｎｔｒｏｌｌｅｒ）、バスインターフェース２０８（ＢｕｓＩ／Ｆ）、ＲＯＭ２０９（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ：読み出し専用メモリ）、及びＲＯＭインターフェース２１０（ＲＯＭＩ／Ｆ）を有している。

バスインターフェース２０８を介してマイクロプロセッサ２００に入力された命令は命令解析部２０３に入力され、デコードされた後に演算回路制御部２０２、割り込み制御部２０４、レジスタ制御部２０７、タイミング制御部２０５に入力される。演算回路制御部２０２、割り込み制御部２０４、レジスタ制御部２０７、タイミング制御部２０５は、デコードされた命令に基づき各種制御を行う。具体的に演算回路制御部２０２は、演算回路２０１の動作を制御するための信号を生成する。

また、割り込み制御部２０４は、マイクロプロセッサ２００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を、その優先度やマスク状態から判断して処理する。レジスタ制御部２０７は、レジスタ２０６のアドレスを生成し、マイクロプロセッサ２００の状態に応じてレジスタ２０６の読み出しや書き込みを行う。タイミング制御部２０５は、演算回路２０１、演算回路制御部２０２、命令解析部２０３、割り込み制御部２０４、レジスタ制御部２０７の動作のタイミングを制御する信号を生成する。例えばタイミング制御部２０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。

なお、図６に示すマイクロプロセッサ２００は、その構成を簡略化して示した一例にすぎず、実際にはその用途によって多種多様な構成を備えることができる。

次に、非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例について、図７を参照して説明する。

図７は無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）の一例を示す。ＲＦＣＰＵ２１１は、アナログ回路部２１２とデジタル回路部２１３を有している。アナログ回路部２１２として、共振容量を有する共振回路２１４、整流回路２１５、定電圧回路２１６、リセット回路２１７、発振回路２１８、復調回路２１９と、変調回路２２０を有している。デジタル回路部２１３は、ＲＦインターフェース２２１、制御レジスタ２２２、クロックコントローラ２２３、ＣＰＵインターフェース２２４、ＣＰＵ２２５（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ：中央処理ユニット）、ＲＡＭ２２６（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ：ランダムアクセスメモリ）、ＲＯＭ２２７（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ：読み出し専用メモリ）を有している。

このような構成のＲＦＣＰＵ２１１の動作は概略以下の通りである。アンテナ２２８が受信した信号は共振回路２１４により誘導起電力を生じる。誘導起電力は整流回路２１５を経て容量部２２９に充電される。この容量部２２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。

容量部２２９はＲＦＣＰＵ２１１と一体形成されている必要はなく、別部品としてＲＦＣＰＵ２１１を構成する絶縁表面を有する基板に取り付けられていれば良い。

リセット回路２１７は、デジタル回路部２１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路２１８は定電圧回路２１６により生成される制御信号に応じて、クロック信号の周波数とデューティ比を変更する。ローパスフィルタで形成される復調回路２１９は、例えば振幅変調（ＡＳＫ）方式の受信信号の振幅の変動を二値化する。

変調回路２２０は、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信する。変調回路２２０は、共振回路２１４の共振点を変化させることで通信信号の振幅を変化させている。クロックコントローラ２２３は、電源電圧又はＣＰＵ２２５における消費電流に応じてクロック信号の周波数とデューティ比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路２３０が行っている。

アンテナ２２８からＲＦＣＰＵ２１１に入力された信号は復調回路２１９で復調された後、ＲＦインターフェース２２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ２２２に格納される。制御コマンドには、ＲＯＭ２２７に記憶されているデータの読み出し、ＲＡＭ２２６へのデータの書き込み、ＣＰＵ２２５への演算命令などが含まれている。

ＣＰＵ２２５は、ＣＰＵインターフェース２２４を介してＲＯＭ２２７、ＲＡＭ２２６、制御レジスタ２２２にアクセスする。ＣＰＵインターフェース２２４は、ＣＰＵ２２５が要求するアドレスより、ＲＯＭ２２７、ＲＡＭ２２６、制御レジスタ２２２のいずれかに対するアクセス信号を生成する機能を有している。

ＣＰＵ２２５の演算方式は、ＲＯＭ２２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、残りの演算はプログラムを使ってＣＰＵ２２５が実行する方式を適用することができる。

このようなＲＦＣＰＵ２１１は、大面積基板で作成されたとき、電気特性のばらつきが小さいので、歩留まりの向上を図ることができる。

図７に示すＲＦＣＰＵでは、処理速度の高速化を図ることができるので、電力を供給する容量部２２９を小型化しても長時間の動作を保証することができる。図７ではＲＦＣＰＵの形態について示しているが、通信機能、演算処理機能、メモリ機能を備えたものであれば、ＩＣタグのようなものであっても良い。

前記以外にも、画素部と、駆動回路部と、端子部とを備えた表示装置に適用できる。前記表示装置が大面積基板で作成されたとき、基板内の電気特性のばらつきが小さいので、表示の斑を抑えることが出来る。

レーザ結晶化される基板の断面図 レーザ結晶化される基板の上面図 ＴＦＴの作製工程を示す断面図 シリコンのレーザエネルギー吸収率を示す図 シリコン膜がレーザにて結晶化された状態の断面ＴＥＭ像 本発明によって作成された基板により得られるマイクロプロセッサの構成を示すブロック図。 本発明によって作成された基板により得られるＲＦＣＰＵの構成を示すブロック図。

符号の説明

１０１絶縁表面を有する基板
１０２下地絶縁膜
１０３半導体膜
１０４絶縁膜
１０５レーザの走査方向
１０６レーザの照射領域
１０７島状の半導体膜
１０８ゲート絶縁膜
１０９ゲート電極
１１０ソース領域およびドレイン領域
１１１チャネル形成領域
１１２層間絶縁膜
１１３配線
１３１固相非結晶状態シリコンのレーザエネルギー吸収率
１３２液相状態シリコンのレーザエネルギー吸収率
１３３液相と固相とのレーザエネルギー吸収率比
１４１シリコン膜
１４２シリコン膜
２００マイクロプロセッサ
２０１演算回路
２０２演算回路制御部
２０３命令解析部
２０４割り込み制御部
２０５タイミング制御部
２０６レジスタ
２０７レジスタ制御部
２０８バスインターフェース
２０９ＲＯＭ
２１０ＲＯＭインターフェース
２１１ＲＦＣＰＵ
２１２アナログ回路部
２１３デジタル回路部
２１４共振回路
２１５整流回路
２１６定電圧回路
２１７リセット回路
２１８発振回路
２１９復調回路
２２０変調回路
２２１ＲＦインターフェース
２２２制御レジスタ
２２３クロックコントローラ
２２４ＣＰＵインターフェース
２２５ＣＰＵ
２２６ＲＡＭ
２２７ＲＯＭ
２２８アンテナ
２２９容量部
２３０電源管理回路

Claims (3)

1. 絶縁表面を有する基板上に第１の絶縁層を形成し、
   前記第１の絶縁層上に、膜厚５ｎｍ以上５０ｎｍ以下の半導体膜を形成し、
   前記半導体膜上に、第２の絶縁層を形成し、
   前記第２の絶縁層側から、連続発振レーザ又は擬似連続発振レーザを光源とするレーザ光を照射して、レーザ光を照射して、該レーザ光を、前記第２の絶縁層、前記半導体膜及び前記第１の絶縁層間で多重繰り返し反射をさせながら前記半導体膜を結晶化する半導体装置の作製方法であって、
   前記第２の絶縁層の膜厚は、前記半導体膜の凝固状態に対し、前記半導体膜の溶融状態における前記レーザ光の吸収率の比が０より大きく２以下となるように形成することを特徴とする半導体装置の作製方法。
2. 請求項１において、
   前記第２の絶縁層は、酸化シリコン膜もしくは酸化窒化シリコン膜の単層構造または酸化シリコン膜、酸化窒化シリコン膜もしくは窒化シリコン膜から選択された膜の積層構造であることを特徴とする半導体装置の作製方法。
3. 請求項１または請求項２において、
   前記第２の絶縁層を加工しゲート絶縁膜に用いることを特徴とする半導体装置の作製方法。