JP5190843B2 - 乱数発生器及びこの乱数発生器を有する遊技機 - Google Patents

Description

本発明は、遊技の制御を行うために利用される乱数値を発生させる乱数発生器及びこの乱数発生器を有する遊技機に関する。

遊技機の一例であるスロットマシンは、遊技者の操作により、役に対応する所定の図柄を揃えることにより遊技媒体（遊技メダル等）を獲得する遊技を提供するとともに、画像表示装置・演出用ランプ等の視覚的効果や、音楽・音声・効果音等の音響効果を用いて遊技に沿った演出が行われるように構成されている。各遊技における役は乱数発生器により発生される乱数値を用いて決定されるように構成されており、この乱数発生器は、例えば、発振器のクロックに基づいて乱数値を生成するように構成されている。そのため、発振器に異常が発生すると乱数発生器で発生される乱数値に偏りが生じて公平な遊技を提供できなくなる虞があるため、この発振器の状態を監視するように構成された遊技機が開発されている（例えば、特許文献１参照）。
特開２００６−０４３２７７号公報

しかしながら、発振器が正常にクロックを出力していたとしても、この発振器のクロックをカウントして乱数値を発生する乱数発生器に異常が発生すると、同様に乱数値に偏りが生じて公平な遊技を提供できなくなる虞があるという課題があった。

本発明はこのような課題に鑑みてなされたものであり、発生される乱数値を監視するように構成された乱数発生器及びこの乱数発生器を有する遊技機を提供することを目的とする。

前記課題を解決するために、第１の本発明に係る乱数発生器は、所定のビット数を有する乱数値を発生する乱数発生回路と、ビット取得信号（例えば、実施形態における上位若しくは下位リード信号）を受信したときに、乱数発生回路から乱数値を取得して記憶する現乱数値バッファ回路と、ビット取得信号を受信したときに、現乱数値バッファ回路に乱数発生回路から取得した乱数値が記憶される前に、当該現乱数値バッファ回路に記憶されている乱数値を取得して記憶する前乱数値バッファ回路と、現乱数値バッファ回路に記憶されている乱数値と、前乱数値バッファ回路に記憶されている乱数値とを比較する乱数値コンパレータ回路と、乱数値コンパレータ回路で、乱数値が一致したときに、同値検出情報を演算して記憶する乱数同値カウンタ回路と、乱数同値カウンタ回路の同値検出情報が所定の条件を満たしたときに、同値検出信号を出力する同値検出回路（例えば、実施形態におけるフラグレジスタ回路４５０）と、を有する。

このような第１の本発明に係る乱数発生器は、乱数値コンパレータ回路で、乱数値が不一致であったときに、乱数同値カウンタ回路の同値検出情報をクリアする乱数同値カウンタクリア回路を、さらに有することが好ましい。

また、このような第１の本発明に係る乱数発生器は、前乱数値バッファ回路に、ビット取得信号を反転して入力する反転回路を有することが好ましい。

このとき、ビット取得信号を受信したときに、前乱数値バッファ回路に記憶されている乱数値を取得して記憶する第２前乱数値バッファ回路をさらに有し、乱数値コンパレータ回路は、現乱数値バッファ回路に記憶されている乱数値と第２前乱数値バッファ回路に記憶されている乱数値とを比較するように構成されることが好ましい。

また、第２の本発明に係る乱数発生器は、所定のビット数を有する乱数値を発生する乱数発生回路と、上位ビット取得信号を受信したときに、乱数発生回路から乱数値を取得して記憶する上位現乱数値バッファ回路と、上位ビット取得信号を受信したときに、上位現乱数値バッファ回路に乱数発生回路から取得した乱数値が記憶される前に、当該上位現乱数値バッファ回路に記憶されている乱数値を取得して記憶する上位前乱数値バッファ回路と、上位現乱数値バッファ回路に記憶されている乱数値と、上位前乱数値バッファ回路に記憶されている乱数値とを比較する上位乱数値コンパレータ回路と、下位ビット取得信号を受信したときに、乱数発生回路から乱数値を取得して記憶する下位現乱数値バッファ回路と、下位ビット取得信号を受信したときに、下位現乱数値バッファ回路に乱数発生回路から取得した乱数値が記憶される前に、当該下位現乱数値バッファ回路に記憶されている乱数値を取得して記憶する下位前乱数値バッファ回路と、下位現乱数値バッファ回路に記憶されている乱数値と、下位前乱数値バッファ回路に記憶されている乱数値とを比較する下位乱数値コンパレータ回路と、上位乱数値コンパレータ回路及び下位乱数値コンパレータ回路で、乱数値が一致したときに、同値検出情報を演算して記憶する乱数同値カウンタ回路と、乱数同値カウンタ回路の同値検出情報が所定の条件を満たしたときに、同値検出信号を出力する同値検出回路と、を有する。

このような第２の本発明に係る乱数発生器は、上位乱数値コンパレータ回路若しくは下位乱数値コンパレータ回路のいずれか一方で、乱数値が不一致であったときに、乱数同値カウンタ回路の同値検出情報をクリアする乱数同値カウンタクリア回路を、さらに有することが好ましい。

また、このような第２の本発明に係る乱数発生器は、上位前乱数値バッファ回路及び下位前乱数値バッファ回路に、上位ビット取得信号及び下位ビット取得信号を反転して入力する反転回路を有することが好ましい。

このとき、上位ビット取得信号を受信したときに、上位前乱数値バッファ回路に記憶されている乱数値を取得して記憶する第２上位前乱数値バッファ回路と、下位ビット取得信号を受信したときに、下位前乱数値バッファ回路に記憶されている乱数値を取得して記憶する第２下位前乱数値バッファ回路と、をさらに有し、上位乱数値コンパレータ回路は、上位現乱数値バッファ回路に記憶されている乱数値と第２上位前乱数値バッファ回路に記憶されている乱数値とを比較するように構成され、下位乱数値コンパレータ回路は、下位現乱数値バッファ回路に記憶されている乱数値と第２下位前乱数値バッファ回路に記憶されている乱数値とを比較するように構成されることが好ましい。

また、本発明に係る遊技機（例えば、実施形態におけるスロットマシン１）は、遊技の制御を行う遊技制御手段（例えば、実施形態におけるメイン制御基板１００）と、上述の乱数発生器のいずれかと、を有する。

本発明に係る乱数発生器及びこの乱数発生器を有する遊技機を以上のように構成すると、前回の乱数値及び現在の乱数値が所定の回数同一の値になると同値検出回路から同値検出信号が出力されるため、この乱数発生器の異常を容易に検出することができる。また、乱数値が同値となったときの情報（同値検出情報）を記憶する乱数同値カウンタ回路に対して、乱数同値カウンタクリア回路を設けることにより、現在の乱数値と前回の乱数値とが異なる値になったときに、乱数同値カウンタ回路の情報をクリアできるため、正常に動作しているにも関わらず同一の乱数値が連続して出力されたとき等による、不要な検出信号の出力をなくすことができる。また、前乱数値バッファ回路に対してビット取得信号を反転して入力する反転回路を設けることにより、このビット取得信号のみで、現在の乱数値と前回の乱数値を正確に取り込むことができる。さらに、第２前乱数値バッファ回路を設けることにより、前回の乱数値と現在の乱数値の変化点のタイミングを揃えることができ、乱数値コンパレータ回路による比較を容易に行うことができる。

以下、本発明の好ましい実施形態について図面を参照して説明する。図１は、本発明に係る遊技機の一例であるスロットマシン１の外観を示す正面図であり、図２は、このスロットマシン１において、前扉を開いた状態の正面図であり、まず、これらの図面を用いて本実施形態におけるスロットマシン１の外観及びゲーム概要について説明する。

スロットマシン１は、前面側に開口を有する箱状の筐体２と、この開口を覆って、当該筐体２と蝶番機構（図２においては、上下に配置された２個の蝶番４ａ，４ｂから構成される）により開閉可能に取り付けられた前扉３と、を備えており、この前扉３は、常には右側縁部に設けられた施錠装置５を利用して筐体２に閉鎖施錠された状態で保持されている。なお、前扉３の前面側は、上部パネル部３ａ、中部パネル部３ｂ、操作パネル部３ｃ及び下部パネル部３ｄに略区分けされ、これらは視覚的効果を高めてデザインされたいわゆる化粧板が設けられており、この化粧板は、硬質プラスチックにより一体的に形成されている。

筐体２の内部には、円筒外周面に沿って多種の図柄が描かれた回転可能な３個のリール２１ａ，２１ｂ，２１ｃを備える回胴装置２２と、遊技メダルの払い出しを行うホッパ装置２３と、このホッパ装置２３から溢れた遊技メダルを収容するための補助貯留部２４と、スロットマシン１の作動を統括的に制御するメイン制御基板１００と、回胴装置２２やホッパ装置２３、メイン制御基板１００等の構成機器に電力を供給する電源装置２５とが配設されている。

前扉３の上部（上部パネル部３ａ）には、上部演出用ランプ３１と、左右の上部放音部３２，３３とが設けられ、略中央部には、液晶ディスプレイ等で構成された画像表示装置３４が取り付けられている。また、上部放音部３２，３３の裏面側には左右の上部スピーカー３２ａ，３３ａが取り付けられている。さらに、この上部パネル部３ａの裏面側には、演出の制御を行うサブ制御基板２００（後述するように、実際には、演出制御基板３００と画像音響生成基板５００とから構成されている）が配設されており、図示しないワイヤハーネスで筐体２側のメイン制御基板１００と電気的に接続されている。もちろん、このサブ制御基板２００に対しても電源装置２５から電力が供給される。

前扉３の中間部（中部パネル部３ｂ）には、硬質プラスチック板等で形成された中パネル３５が取り付けられ、この中パネル３５の略中央部には、３個のリール２１ａ，２１ｂ，２１ｃと位置整合してリール表示窓３５ａが設けられている。また、この中パネル３５の側方には、左右の中部演出用ランプ３６ａ，３６ｂが配設されている。

前扉３の中パネル３５の下方、すなわち、操作パネル部３ｃには、遊技メダルを投入するためのメダル投入口３７と、内部に貯留されている遊技メダルをベットするためのベットボタン３８（ベットボタン３８ａ及びＭＡＸベットボタン３８ｂ）と、１回の遊技の開始を指示するためのスタートレバー３９と、回転中のリール２１ａ，２１ｂ，２１ｃを個別に停止させるための３個のストップボタン４０ａ，４０ｂ，４０ｃと、が配設されている。

前扉３の下部（下部パネル部３ｄ）には、このスロットマシン１の演出に関連するデザイン等が施された下パネル４１が配設されており、さらにその下方、すなわち、前扉３の下部前面側には、入賞時に遊技メダルが払い出されるメダル払出口４３が設けられるとともに、その下方に払い出された遊技メダルを貯留する受皿４４が設けられている。また、この下部前面側には、左右の下部放音部４５，４６が設けられており、この下部放音部４５，４６の裏面側には左右の下部スピーカー４５ａ，４６ａが取り付けられている。さらに、下部パネル部３ｄの裏面側には、メダル投入口３７から投入される投入物に対して、正規の遊技メダルか異物かを判定して振り分けるセレクタ５０と、このセレクタ５０で振り分けられた遊技メダルを筐体２側に設けられているホッパ装置２３へ案内して排出するメダル案内部材５１と、セレクタ５０で振り分けられた異物をメダル払出口４３へ案内して排出する返却通路５２と、ホッパ装置２３から払い出される遊技メダルをメダル払出口４３へ案内する払出ガイド部材５３とが設けられている。また、セレクタ５０の上方に位置して長尺状の中央表示基板６０が配設されており、この中央表示基板６０の裏面側の略中央部には遊技の設定を行うための設定ボタン６１が設けられている。

このようなスロットマシン１で遊技を行うには、遊技者がメダル投入口３７より所定の枚数以上の遊技メダルを投入するか、若しくは、ベットボタン３８ａ，３８ｂのいずれか一つを操作して内部に貯留されている遊技メダルをベットし、スタートレバー３９を操作すると、３個のリール２１ａ，２１ｂ，２１ｃが回転起動する。そして、遊技者は回転している３個のリール２１ａ，２１ｂ，２１ｃを任意に選択し、所望の順序及びタイミングで各ストップボタン４０ａ，４０ｂ，４０ｃを操作して、これらのリール２１ａ，２１ｂ，２１ｃを停止させる。

回転していた３個のリール２１ａ，２１ｂ，２１ｃがすべて停止すると、入賞図柄の判定、すなわち、当たりかはずれかの判定が行われ、図柄の組み合わせが予め定められた入賞図柄の組み合わせに該当するときには、当該役に応じた遊技メダルを獲得することができ、貯留可能な枚数を超えた分がホッパ装置２３により払い出される。なお、このとき各種演出用ランプ３１，３６ａ，３６ｂが点灯（若しくは点滅や消灯）したり、上下の各スピーカー３２ａ，３３ａ，４５ａ，４６ａより所定の効果音が発生したり、画像表示装置３４により所定の演出映像が表示されたりして、遊技の状態に応じた各種演出が行われる。ここで、入賞図柄とは、予め定められた役に対応する図柄の組み合わせであり、役としては、例えば、特別役、小役、リプレイ（再遊技役）等から構成されている。

このように、本スロットマシン１で遊技を行う遊技者は、表示された図柄が予め定められた組み合わせに該当しなかったとき（はずれのとき）には投入した遊技メダルを失うが、表示された図柄が予め定められた組み合わせに該当したとき（当たりのとき）には遊技メダルを獲得しうることになり、遊技メダルを増やすという興趣を楽しむことができる。

次に、以上のように構成されたスロットマシン１の制御システムについて、図３を参照しながら説明する。ここで、図３は、このスロットマシン１における制御システムを示すブロック図である。メイン制御基板１００には、バス１６０を介して、メインＣＰＵ１１０、乱数発生器１２０、ＲＡＭ１３０、ＲＯＭ１４０及びＩ／Ｆ回路１５０が接続されている。また、このバス１６０には、上述したベットボタン３８（ベットボタン３８ａ又はＭＡＸベットボタン３８ｂ）、スタートレバー３９、ストップボタン４０（４０ａ，４０ｂ，４０ｃ）及びリール２１（２１ａ，２１ｂ，２１ｃ）を回転させるモータ２７（実際には、上記リール２１ａ，２１ｂ，２１ｃ毎に一台ずつ設けられている）が接続されている。

メインＣＰＵ１１０は、ＲＯＭ１４０に記録された遊技用制御プログラムをＲＡＭ１３０に展開して実行し、ベットボタン３８、スタートレバー３９及びストップボタン４０の操作に従って（これらを操作することにより出力される操作信号をバス１６０を介して検出して）、遊技の条件及び開始・終了を判断し、これに応じてモータ２７の駆動を制御してリール２１（２１ａ，２１ｂ，２１ｃ）を回転・停止させる。ここで、メインＣＰＵ１１０は遊技の進行状態に応じて所定の制御コマンドをＩ／Ｆ回路１５０を介してサブ制御基板２００（演出制御基板３００）に送信するように構成されている。なお、遊技の結果（当たりかはずれか）は、メインＣＰＵ１１０で実行される遊技用制御プログラムが、乱数発生器１２０で発生された乱数値を用いて決定するように構成されている。ここで、乱数発生器１２０は、所定の時間間隔で繰り返し新しい乱数値を発生するように構成されている。

サブ制御基板２００は、バス２１０に接続された演出制御基板３００と画像音響生成基板５００とから構成される。演出制御基板３００には、サブＣＰＵ３１０、乱数発生器３２０、ＲＡＭ３３０、ＲＯＭ３４０及びＩ／Ｆ回路３５０が設けられており、これらはバス２１０に接続されている。一方、画像音響生成基板５００には、上述のバス２１０に接続された画像制御ＩＣ５１０及び音源ＩＣ５４０が設けられている。さらに、画像制御ＩＣ５１０には、ビデオＲＡＭ５２０及び画像ＲＯＭ５３０と、画像表示装置３４が接続されている。また、音源ＩＣ５４０には音源ＲＯＭ５５０及びアンプ５６０が接続され、アンプ５６０には上部及び下部スピーカー３２ａ，３３ａ，４５ａ，４６ａが接続されている。また、バス２１０には、上述の各種演出用ランプ３１，３６ａ，３６ｂも接続されてその点灯・消灯動作が演出制御基板３００により制御される。

サブＣＰＵ３１０は、ＲＯＭ３４０に記録された演出用制御プログラムをＲＡＭ３３０に展開して実行し、画像音響生成基板５００に設けられた画像制御ＩＣ５１０及び音源ＩＣ５４０を制御して、画像表示装置３４やスピーカー３２ａ，３３ａ，４５ａ，４６ａを用いて映像や音響効果による遊技の演出を行うように構成されている。なお、液晶表示装置３４に表示される映像は、画像制御ＩＣ５１０が、画像ＲＯＭ５３０に記憶された画像情報をビデオＲＡＭ５２０に展開して実行することにより表示され、また、スピーカー３２ａ，３３ａ，４５ａ，４６ａに出力される音響効果（音楽、音声、効果音等）は、音源ＩＣ５４０が音源ＲＯＭ５５０から取り出した音響情報から再生され、アンプ５６０を介してスピーカー３２ａ，３３ａ，４５ａ，４６ａから出力される。

なお、このサブＣＰＵ３１０で実行される演出は、上述のように、メイン制御基板１００から送信される制御コマンドを、サブＣＰＵ３１０がＩ／Ｆ回路３５０を介して受信し、この制御コマンドに応じて決定・制御されるが、この演出の態様（パターン）の一部は、演出制御基板３００に設けられた乱数発生器３２０で発生された乱数値を用いて決定されるように構成されている。ここで、乱数発生器３２０も、所定の時間間隔で繰り返し新しい乱数値を発生するように構成されている。

それでは、このスロットマシン１に実装された乱数発生器の構成について図４及び図５を用いて説明する。なお、以降の説明ではメイン制御基板１００に実装された乱数発生器１２０について説明するが、演出制御基板３００に実装された乱数発生器３２０も同様の構成とすることが可能である。ここで、図４は、本発明に係る乱数発生器１２０の構成を示すブロック図であり、図５は、この乱数発生器１２０の動作を説明するためのタイミングチャートである。

乱数発生器１２０は乱数発生回路４００を有しており、この乱数発生回路４００は、所定のビット数（例えば、１６ビット）の記憶領域（カウンタ）を有し、外部から入力されるクロック信号に応じてこのカウンタに１ずつ加算するように構成されている。そして、スタートレバー３９の操作に応じてラッチ信号がこの乱数発生回路４００に入力されると、このカウンタの値をラッチし、メインＣＰＵ１１０で実行されている遊技用制御手段（遊技用制御プログラム）から上位リード信号が入力されると、ラッチされたカウンタの値のうち上位のビット（例えば上述の１６ビットのうち、上位の８ビットであって、これを「上位乱数値」と呼ぶ）を、バス４０１を介してメインＣＰＵ１１０に出力し、下位リード信号が入力されると、下位のビット（例えば、残りの８ビットであって、これを「下位乱数値」と呼ぶ）を、バス４０１を介してメインＣＰＵ１１０へ出力するように構成されている。遊技用制御手段では、これらの上位及び下位乱数値に対して所定の演算をして乱数値を生成して役の抽選等に用いるように構成されている。

この乱数発生器１２０は、乱数発生回路４００に加えて、上述のバス４０１に接続された上位乱数値を検査する上位検査回路４１０及び下位乱数値を検査する下位検査回路４２０と、上位乱数値及び下位乱数値とも、現在の乱数値と前回の乱数値とが一致したときに、同値検出情報として、その回数をカウントして記憶する乱数同値カウンタ回路４３０と、上位乱数値及び下位乱数値の少なくともいずれか一方において、現在の乱数値と前回の乱数値とが異なるときに、乱数同値カウンタ回路４３０に記憶されている同値検出情報（すなわち、カウントされている回数）をクリアする（０にリセットする）乱数同値カウンタクリア回路４４０と、乱数同値カウンタ回路４３０でカウントされている回数が所定の回数を超えたときに、同値検出信号をメインＣＰＵ１１０に出力するフラグレジスタ回路４５０と、を有して構成される。

上位検査回路４１０は、さらに、上位乱数値のうち、現在取得された上位乱数値を記憶する上位現乱数値バッファ回路４１１と、前回取得された上位乱数値を記憶する第１及び第２上位前乱数値バッファ回路４１２，４１３と、上位リード信号を反転する反転回路４１４と、現在の乱数値と前回の乱数値とを比較する上位乱数値コンパレータ回路４１５と、を有して構成される。また、下位検査回路４２０は、さらに、下位乱数値のうち、現在取得された下位乱数値を記憶する下位現乱数値バッファ回路４２１と、前回取得された下位乱数値を記憶する第１及び第２下位前乱数値バッファ回路４２２，４２３と、下位リード信号を反転する反転回路４２４と、現在の乱数値と前回の乱数値とを比較する下位乱数値コンパレータ回路４２５と、を有して構成される。ここで、上位リード信号は、上述の乱数発生回路４００に加えて、上位現乱数値バッファ回路４１１及び第２上位前乱数値バッファ回路４１３にそのまま入力され、第１上位前乱数値バッファ回路４１２には、反転回路４１４で反転されて入力される。同様に、下位リード信号は、上述の乱数発生回路４００に加えて、下位現乱数値バッファ回路４２１及び第２下位前乱数値バッファ回路４２３にそのまま入力され、第１下位前乱数値バッファ回路４２２には、反転回路４２４で反転されて入力される。

図５に示すタイミングチャートにおいて、上位リード信号は、時刻ｔ１において高い電圧値から低い電圧値に立ち下がり、時刻ｔ２において低い電圧から高い電圧に立ち上がる。そのため、反転回路４１４でこの上位リード信号が反転されて、反転された上位リード信号が時刻ｔ１において立ち上がるときに、前回、乱数発生回路４００から上位現乱数値バッファ回路４１１にセットされた前回の乱数値Ｈ０を第１上位前乱数値バッファ回路４１２にセットし、時刻ｔ２における上位リード信号の立ち上がりで、乱数発生回路４００から出力された現在の乱数値Ｈ１を上位現乱数値バッファ回路４１１にセットする。また、上位現乱数値バッファ回路４１１にセットされた現在の乱数値Ｈ１と前回の乱数値Ｈ０との変化点のタイミングを一致させるために、時刻ｔ２における上位リード信号の立ち上がりで第１上位前乱数値バッファ回路４１２にセットされている前回の乱数値Ｈ０を第２上位前乱数値バッファ回路４１３にセットする。

以上のようにして上位現乱数値バッファ回路４１１にセットされた現在の乱数値Ｈ１と、第２上位前乱数値バッファ回路４１３にセットされた前回の乱数数値Ｈ０とを、次段の上位乱数値コンパレータ回路４１５で比較する。この上位乱数値コンパレータ回路４１５は、比較結果が同値であった場合には、低い電圧値を出力し、異なる値であった場合には高い電圧値を出力する。

同様に、下位リード信号は、時刻ｔ３において高い電圧値から低い電圧値に立ち下がり、時刻ｔ４において低い電圧から高い電圧に立ち上がる。そのため、反転回路４２４でこの下位リード信号が反転されて、反転された下位リード信号が時刻ｔ３において立ち上がるときに、前回、乱数発生回路４００から下位現乱数値バッファ回路４２１にセットされた前回の乱数値Ｌ０を第１下位前乱数値バッファ回路４２２にセットし、時刻ｔ４における下位リード信号の立ち上がりで、乱数発生回路４００から出力された現在の乱数値Ｌ１を下位現乱数値バッファ回路４２１にセットする。また、下位現乱数値バッファ回路４２１にセットされた現在の乱数値Ｌ１と前回の乱数値Ｌ０との変化点のタイミングを一致させるために、時刻ｔ４における下位リード信号の立ち上がりで第１下位前乱数値バッファ回路４２２に記憶されている前回の乱数値Ｌ０を第２下位前乱数値バッファ回路４２３にセットする。

以上のようにして下位現乱数値バッファ回路４２１にセットされた現在の乱数値Ｌ１と、第２下位前乱数値バッファ回路４２３にセットされた前回の乱数数値Ｌ０とを、次段の下位乱数値コンパレータ回路４２５で比較する。この下位乱数値コンパレータ回路４２５は、比較結果が同値であった場合には、低い電圧値を出力し、異なる値であった場合には高い電圧値を出力する。

下位乱数値コンパレータ回路４２５から出力された比較結果は反転回路４３２で反転され、論理回路４３３において反転回路４１４で反転された上位リード信号との論理積がとられ、さらに、反転回路４３１で反転された上位乱数値コンパレータ回路４１５の比較結果との論理積がとられる。すなわち、上位乱数値コンパレータ回路４１５及び下位乱数値コンパレータ回路４２５の比較結果がいずれも同値であった場合は、反転された上位リード信号（反転パルス）が乱数同値カウンタ回路４３０に入力され、この乱数同値カウンタ回路４３０は、この反転パルスが入力される毎に（上位リード信号が出力される毎に）１ずつカウントアップされる。この乱数同値カウンタ回路４３０は、カウンタの値が所定の条件になると（例えば、その値が１５回になると）、乱数同値カウンタＦＵＬＬ信号として立ち上がりパルスを出力するように構成されており、その立ち上がりが入力されると、フラグレジスタ回路４５０は、同値検出信号（フラグ）として高い電圧値をメインＣＰＵ１１０へ出力する。ここで、この同値検出信号は、メインＣＰＵ１１０から送信される図示しないリセット信号や、ソフトウェアによるフラグクリアでクリアすることができる。なお、以上の説明において、乱数同値カウンタ回路４３０は、論理回路４３３から反転パルスが入力される毎にカウントアップされる場合について説明したが、この乱数同値カウンタ回路４３０は、反転パルスが入力される毎に、所定の初期値からカウントダウンされるように構成することも可能である。この場合も、カウンタの値が所定の条件になると（例えば、その値が０回になると）、乱数同値カウンタＦＵＬＬ信号として立ち上がりパルスを出力するように構成される。

このとき、所定の回数連続して現在の乱数値と前回の乱数値との同値が検出される前に、上位乱数値コンパレータ回路４１５若しくは下位乱数値コンパレータ回路４２５において、現在の乱数値と前回の乱数値が異なるときは、高い電圧値が出力され、それらの論理和が論理回路４４１から出力される。乱数同値カウンタクリア回路４４０は、その信号の立ち上がり（比較結果が同値のときの低い電圧値からの立ち上がり）を、システムクロックでサンプリングして立ち上がり検出を行うことでクリアパルスを生成し、このクリアパルスを乱数同値カウンタ回路４３０に入力することで、カウンタ値をクリアすることができる。

なお、乱数同値カウンタ回路４３０及び乱数同値カウンタクリア回路４４０を設けず、論理回路４３３の出力をフラグレジスタ回路４５０に直接入力し、上位乱数値コンパレータ回路４１５及び下位乱数値コンパレータ回路４２５の比較結果がいずれも同値であった場合にフラグレジスタ回路４５０から同値検出信号（フラグ）を出力するように構成することも可能である。

また、上述の構成では、上位乱数値コンパレータ回路４１５及び下位乱数値コンパレータ回路４２５の両方で同値が検出されたときに、上位リード信号として入力されるレベル信号の回数を乱数同値カウンタ回路４３０でカウントアップ若しくはカウントダウンして、乱数発生回路４００から発生される乱数値が同値あることを検出していたが、この乱数同値カウンタ回路４３０の代わりに時間計測を行うタイマー回路を設け、このタイマー回路で上位乱数値コンパレータ回路４１５及び下位乱数値コンパレータ回路４２５の両方で連続して同値検出されている時間を計測して、この時間が所定の閾値を超えたときに同値検出信号出力するように構成することも可能である。この場合、上位乱数値コンパレータ回路４１５及び下位乱数値コンパレータ回路４２５のいずれかで、比較結果が同値でないときはタイマー回路で計測されている時間はクリアされる。

あるいは、上位乱数値コンパレータ回路４１５及び下位乱数値コンパレータ回路４２５の少なくともいずれか一方で比較結果が同値でなかったときに、上位リード信号として入力されるレベル信号の回数を別のカウンタ回路でカウントアップ若しくはカウントダウンするように構成し、所定の時間以上、このカウンタ回路のカウンタ値が変化しないとき（すなわち、上位及び下位乱数値コンパレータ回路４１５，４２５の両方で同値が連続して検出されているとき）に、同値検出信号を出力するように構成することも可能である。

以上のような構成の乱数発生器１２０の主要な効果をまとめると次のようになる。第１に、上位乱数値及び下位乱数値のいずれもが所定の回数以上同値になるとフラグレジスタ４５０から同値検出信号が出力されるため、この乱数発生器１２０の異常を容易に検出することができる。また、第２に、乱数値が同値となったときの回数をカウントする乱数同値カウンタ回路４３０に対して、乱数同値カウンタクリア回路４４０を設けることにより、上位若しくは下位乱数値のいずれかにおいて現在の値と前回の値とが異なる値になったときに、乱数同値カウンタ回路４３０のカウンタ値をクリアできるため、正常に動作しているにも関わらず同一の乱数値が連続して出力されたとき等をカウントしないようにすることができ、不要な同値検出信号の出力をなくすことができる。また、第３に、第１上位及び下位前乱数値バッファ回路４１２，４２２に対して上位若しくは下位リード信号を反転して入力する反転回路４１４，４２４を設けることにより、上位及び下位リード信号のみで、現在の乱数値と前回の乱数値とを正確に取り込むことができる。さらに、第４に、第２上位及び下位前乱数値バッファ回路４１３，４２３を設けることにより、前回の乱数値と現在の乱数値の変化点のタイミングを揃えることができ、上位及び下位乱数値コンパレータ回路４１５，４２５による比較を容易に行うことができる。

なお、以上の説明では、上位乱数値と下位乱数値とに分けて同値検出を行うように構成した場合について説明したが、下位検査回路４２０を省略し、上位検査回路４１０のみで構成することも可能である。この場合、上位リード信号及び下位リード信号は、いずれも上位検査回路４１０に入力され、論理回路４３３の２つのＡＮＤ回路のうち、一方は省略され、反転回路４３２及び論理回路４４１のＯＲ回路も省略される。

また、以上の説明において、論理値としての高い電圧値及び低い電圧値は逆であっても良い。

さらに、以上の説明においては、本発明をスロットマシンに適用した場合について説明したが、本発明がこれに限定されることはなく、パチンコ等の遊技機全般に適用することができる。

本発明に係る遊技機の一例であるスロットマシンの外観を示す正面図である。 上記スロットマシンにおいて、前扉を開いた状態の正面図である。 上記スロットマシンにおける制御システムを示すブロック図である。 乱数発生器の回路構成を示すブロック図である。 上記乱数発生器の動作を説明するためのタイミングチャートである。

符号の説明

１ スロットマシン（遊技機） １００ メイン制御基板（遊技制御手段）
１２０ 乱数発生器 ４００ 乱数発生回路
４１１ 上位現乱数値バッファ回路 ４１２ 第１上位前乱数値バッファ回路
４１３ 第２上位前乱数値バッファ回路 ４１４ 反転回路
４１５ 上位乱数値コンパレータ回路
４２１ 下位現乱数値バッファ回路 ４２２ 第１下位前乱数値バッファ回路
４２３ 第２下位前乱数値バッファ回路 ４２４ 反転回路
４２５ 下位乱数値コンパレータ回路
４３０ 乱数同値カウンタ回路 ４４０ 乱数同値カウンタクリア回路
４５０ フラグレジスタ回路（同値検出回路）

Claims (9)

1. 所定のビット数を有する乱数値を発生する乱数発生回路と、
   ビット取得信号を受信したときに、前記乱数発生回路から前記乱数値を取得して記憶する現乱数値バッファ回路と、
   前記ビット取得信号を受信したときに、前記現乱数値バッファ回路に前記乱数発生回路から取得した前記乱数値が記憶される前に、当該現乱数値バッファ回路に記憶されている前記乱数値を取得して記憶する前乱数値バッファ回路と、
   前記現乱数値バッファ回路に記憶されている前記乱数値と、前記前乱数値バッファ回路に記憶されている前記乱数値とを比較する乱数値コンパレータ回路と、
   前記乱数値コンパレータ回路で、前記乱数値が一致したときに、同値検出情報を演算して記憶する乱数同値カウンタ回路と、
   前記乱数同値カウンタ回路の前記同値検出情報が所定の条件を満たしたときに、同値検出信号を出力する同値検出回路と、を有する乱数発生器。
2. 前記乱数値コンパレータ回路で、前記乱数値が不一致であったときに、前記乱数同値カウンタ回路の前記同値検出情報をクリアする乱数同値カウンタクリア回路を、さらに有する請求項１に記載の乱数発生器。
3. 前記前乱数値バッファ回路に、前記ビット取得信号を反転して入力する反転回路を有する請求項１または２に記載の乱数発生器。
4. 前記ビット取得信号を受信したときに、前記前乱数値バッファ回路に記憶されている前記乱数値を取得して記憶する第２前乱数値バッファ回路をさらに有し、
   前記乱数値コンパレータ回路は、前記現乱数値バッファ回路に記憶されている前記乱数値と前記第２前乱数値バッファ回路に記憶されている前記乱数値とを比較するように構成された請求項３に記載の乱数発生器。
5. 所定のビット数を有する乱数値を発生する乱数発生回路と、
   上位ビット取得信号を受信したときに、前記乱数発生回路から前記乱数値を取得して記憶する上位現乱数値バッファ回路と、
   前記上位ビット取得信号を受信したときに、前記上位現乱数値バッファ回路に前記乱数発生回路から取得した前記乱数値が記憶される前に、当該上位現乱数値バッファ回路に記憶されている前記乱数値を取得して記憶する上位前乱数値バッファ回路と、
   前記上位現乱数値バッファ回路に記憶されている前記乱数値と、前記上位前乱数値バッファ回路に記憶されている前記乱数値とを比較する上位乱数値コンパレータ回路と、
   下位ビット取得信号を受信したときに、前記乱数発生回路から前記乱数値を取得して記憶する下位現乱数値バッファ回路と、
   前記下位ビット取得信号を受信したときに、前記下位現乱数値バッファ回路に前記乱数発生回路から取得した前記乱数値が記憶される前に、当該下位現乱数値バッファ回路に記憶されている前記乱数値を取得して記憶する下位前乱数値バッファ回路と、
   前記下位現乱数値バッファ回路に記憶されている前記乱数値と、前記下位前乱数値バッファ回路に記憶されている前記乱数値とを比較する下位乱数値コンパレータ回路と、
   前記上位乱数値コンパレータ回路及び前記下位乱数値コンパレータ回路で、前記乱数値が一致したときに、同値検出情報を演算して記憶する乱数同値カウンタ回路と、
   前記乱数同値カウンタ回路の前記同値検出情報が所定の条件を満たしたときに、同値検出信号を出力する同値検出回路と、を有する乱数発生器。
6. 前記上位乱数値コンパレータ回路若しくは前記下位乱数値コンパレータ回路のいずれか一方で、前記乱数値が不一致であったときに、前記乱数同値カウンタ回路の前記同値検出情報をクリアする乱数同値カウンタクリア回路を、さらに有する請求項５に記載の乱数発生器。
7. 前記上位前乱数値バッファ回路及び前記下位前乱数値バッファ回路に、前記上位ビット取得信号及び前記下位ビット取得信号を反転して入力する反転回路を有する請求項５または６に記載の乱数発生器。
8. 前記上位ビット取得信号を受信したときに、前記上位前乱数値バッファ回路に記憶されている前記乱数値を取得して記憶する第２上位前乱数値バッファ回路と、
   前記下位ビット取得信号を受信したときに、前記下位前乱数値バッファ回路に記憶されている前記乱数値を取得して記憶する第２下位前乱数値バッファ回路と、をさらに有し、
   前記上位乱数値コンパレータ回路は、前記上位現乱数値バッファ回路に記憶されている前記乱数値と前記第２上位前乱数値バッファ回路に記憶されている前記乱数値とを比較するように構成され、
   前記下位乱数値コンパレータ回路は、前記下位現乱数値バッファ回路に記憶されている前記乱数値と前記第２下位前乱数値バッファ回路に記憶されている前記乱数値とを比較するように構成された請求項７に記載の乱数発生器。
9. 遊技の制御を行う遊技制御手段と、
   請求項１〜８いずれか一項に記載の乱数発生器と、を有する遊技機。

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