JP5186078B2 - 高速集積ｃｍｏｓ光ドライバ、及び高速光ドライバを備えているｃｍｏｓ集積回路（ｉｃ） - Google Patents

Description

本発明は、一般に、高速光データ伝送に関し、更に具体的には、垂直キャビティ面発光レーザ（ＶＣＳＥＬ：Vertical Cavity Surface
Emitting Laser）ダイオードＣＭＯＳドライバおよび高性能シリコン光検出器を有するデータ・チャネルに関する。

プロセッサ・クロック・レートが毎秒多ギガビット（Ｇｂｐｓ）範囲にまで達すると、最新の情報処理システムでは、テラビット／秒以上の総合通信帯域幅が必要となり得ることは、一般的に理解されている。典型的なデータ相互接続媒体すなわち銅配線は、かかる帯域幅に適切であるとは考えられない。同様の問題に対して、電気通信およびデータ通信業界は、ますます光学に頼るようになっている。このため、光学は、例えば光チャネルおよびバス用の高性能システムにおいて広く用いられることが予想される。これらの高性能システムにおいて、高性能サーバとの通信のため、または、フレーム・サブアセンブリ間、個々の基板間、および同一基板上もしくは同一モジュール内のチップ間で、サーバ自体において、光媒体が電気に取って代わるであろう。しかしながら、ほとんどの最新の光チャネルは、化合物半導体すなわちＧａＡｓ、ＩｎＰ、ＩｎＧａＡｓ等のＩＩＩ−Ｖ群半導体において高価で高性能の光ドライバおよび受信器を必要とする。

概して、ほとんどの最新の高性能システムは、一般にＣＭＯＳと呼ばれる相補型絶縁ゲート電界効果トランジスタ（ＦＥＴ）シリコン技術に基づいている。典型的に、高性能通信デバイスにおいて達成される性能のほとんどは、高性能（高速および高感度）化合物半導体要素（すなわちレーザ・ダイオードまたは光検出器）をＣＭＯＳドライバまたは受信器に接続する際に失われる。このため、化合物半導体要素を含むコストに加えて、最新のレーザ・ダイオード・ドライバまたは光検出器（すなわち受信器を駆動する光検出器）は、その回路に要素を接続する際に性能の利点の多くを失う。これらの技術を組み合わせる際の労力（すなわちＣＭＯＳ回路と同一のチップ上に化合物半導体デバイスを統合すること）は、広範囲の成功を収めておらず、通常、極めて高価であることが証明されている。このため、それらの良好な性能の利点にもかかわらず、これらの化合物半導体光検出器および光受信器は、今までのところ、用途が限られている。

また、最新のシリコン光検出器は、使用が限定されている。なぜなら、シリコンの間接バンドギャップ（indirect
bandgap）の性質のため、その量子効率（光子の１０〜２０％を光電流に変換する）が、直接バンドギャップ（direct
bandgap）化合物半導体（９０％を超える検出）よりもはるかに低いからである。更に、シリコンは、化合物半導体よりもキャリア移動度が低い。この結果、シリコンよりも通常はるかに高価であっても、主に、垂直キャビティ面発光レーザ（ＶＣＳＥＬ）ダイオード等の最新の高性能（高速および高感度）光検出器およびレーザ・ダイオードでは、１０Ｇｂｐｓ以上の速度での動作のため、化合物半導体が用いられる。

実用的なレベルではないが、同軸無線周波数（ＲＦ）バイアス−Ｔとして当技術分野において既知の複雑な素子によって、高性能ＶＣＳＥＬダイオード・ドライブが達成されている。典型的な同軸ＲＦバイアス−Ｔは、大きく高価な素子であり、個々の個別ＶＣＳＥＬレーザ・ダイオードを駆動するために使用可能である。本質的に、同軸ＲＦバイアス−Ｔはリアクティブであり、入力直列キャパシタによって並列出力インダクタを駆動する。インダクタの一方の端部にバイアスまたはオフセット電圧を印加し、ドライバが、キャパシタの一方の端部およびインダクタの共通接続部の出力を駆動し、キャパシタがレーザ・ダイオードを駆動する。このため、インダクタにオフセット・バイアス電圧を印加することによって、レーザ・ダイオードをターン・オン以上にバイアスすることができる。入力ゲート信号がキャパシタを通過し、ＤＣバイアス電圧に重畳する。実験では、かかる同軸ＲＦバイアス−Ｔ駆動の個別ＶＣＳＥＬダイオードは、１０Ｇｂｐｓデータ・レートを達成した。このため、同軸ＲＦバイアス−Ｔは、少数の光信号を駆動するための実験上の解決策を提供する。それらは、チャネルの数、従ってＶＣＳＥＬダイオードの数が３２、６４、１２８または１０２４にもなり得る光バスでは、実用的でない。このように、同軸バイアスＴは高価で大きいので、実験室の外部で、特に広チャネル用途のためにこれを用いることは、実用的でない。

従って、安価かつ簡単な高帯域幅光相互接続および用途のため、低コストの、シリコン上、および、特にＣＭＯＳまたＳＯＩチップ上に形成可能な、高速低コスト光チャネル、および、特にＣＭＯＳ ＶＣＳＥＬダイオード・ドライバ、ならびに高速高量子効率シリコン光検出器および光受信器に対する要望がある。

本発明の目的は、低コストのデータ・スループットを改善することである。本発明は、光ドライバ、光検出器、およびＣＭＯＳ光受信器を含む高速光チャネルである。光チャネル・ドライバは、集積受動素子（例えば集積ループ・インダクタまたはキャパシタ）を駆動するＦＥＴドライバ回路（ＣＭＯＳドライバとすることができる）および垂直キャビティ面発光レーザ（ＶＣＳＥＬ）ダイオードを含む。ＶＣＳＥＬダイオードは、バイアス供給によってバイアスをかけられている。集積受動素子は、ＦＥＴドライバおよびＶＣＳＥＬダイオードのいずれか一方またはその双方と同じＣＭＯＳ ＩＣチップ上に集積することができる。光検出器は、絶縁層上に配することができる半導体（シリコン）層すなわちＳＯＩである。シリコン層上の１つ以上の超薄金属電極（＜２０ｎｍ）が、ショットキ・バリア・ダイオード接合を形成し、これが、超薄金属電極とショットキ・バリア・ダイオード接合との間に、２次元（２Ｄ）電子ガスを含む２Ｄ量子井戸を形成する。光検出器は、例えばインバータのようなＣＭＯＳ受信器を駆動する。

前述およびその他の目的、態様、および利点は、図面を参照した本発明の例示的な実施形態の以下の詳細な説明から、より良く理解されよう。

ここで図面を参照すると、特に、図１は、本発明の好適な実施形態による、ＣＭＯＳドライバによって毎秒１０ギガビット（Ｇｂｐｓ）以上で駆動することができるような、好適な実施形態の短波長（８５０ｎｍ）垂直キャビティ面発光レーザ（ＶＣＳＥＬ）ダイオード１００の、光強度−電流／電圧（ＬＩ−ＩＶ）特性の一例を示す。ＶＣＳＥＬダイオード１００は、曲線１０２が示す電流対電圧（Ｉ／Ｖ）特性を有し、これは、いずれか典型的なダイオードと同様である。しかしながら、ＶＣＳＥＬダイオード１００の発光特性は、光強度対電流（ＬＩ）曲線１０４によって表される。ＶＣＳＥＬダイオードは、約１．６ボルト（１．６Ｖ）で、またはこれをわずかに超えると導通を始め、１．７Ｖすなわちその閾値電圧（Ｖth）および１ミリアンプ（１ｍＡ）すなわちその電流の閾値（Ｉth）で、放出を開始する。しかしながら、これは、１０６までは容易に評価できるレベルでレーザ発光を開始しない。１０６では、デバイス電流４〜８ｍＡで駆動電圧１．８〜２．０Ｖに達して、光パワーの３〜３．５ミリワット（３〜３．５ｍＷ）を発する。これは、持続波（ＣＷ：continuous
wave）放射(emission)について、ＶＣＳＥＬダイオード１００の最大パワーに近い。ＶＣＳＥＬダイオード間で２Ｖを達成することは、０．８〜１．５ＶのＣＭＯＳにおけるような通常の低電圧ドライバには、簡単なタスクではない。本発明の低電圧（ＣＭＯＳ）ドライバは、ＶＣＳＥＬダイオード１００の一方側を高性能で駆動して、高データ・レートでもＶＣＳＥＬダイオード間の電圧がその１．８〜２．０Ｖの駆動電圧に達するようにする。

ＶＣＳＥＬダイオード１００の性能は、これをＶthにバイアスし、低電圧ドライバがそれを１．８〜２．０Ｖの全ダイオード電圧に駆動することによって改善する。ＶＣＳＥＬダイオード１００等の順方向バイアスした半導体接合デバイスは、オフであるかまたは逆方向バイアスした場合よりもはるかに高速に電圧変化に応答する。性能の差は、ターン・オン時間またはターン・オン遅延として知られる。ターン・オン遅延は、極めて大きい場合があり、例えば１．７Ｖおよび２ｍＡにＶＣＳＥＬダイオード１００をバイアスすることによって回避することができる。次いで、バイアスしたＶＣＳＥＬダイオード１００を、はるかに高い光スイッチング・レートで切り替えて、放出を実行させたり実行させなかったりする。

このため、ＶＣＳＥＬダイオード１００は、好ましくはＣＭＯＳドライバのような低電圧駆動回路によって、オンおよびオフに駆動される。上記のように、ＶＣＳＥＬダイオード１００の放出点は、低電圧ドライバのみではＶＣＳＥＬダイオード１００を放出のため充分に高いレベルに駆動することができないようになっている。すなわち、低電圧ドライバの供給電圧（Ｖdd）はＶth未満であり、いくつかの実施形態では、ＶddはＶthのほぼ半分（１／２）である。その代わり、バイアス電圧が、ＶＣＳＥＬダイオード１００を放出または放出の直下にバイアスし、低電圧ドライバが、ＶＣＳＥＬダイオード１００を充分な放出まで駆動するために充分な追加の駆動を提供する。１つ以上の受動素子によって、ＣＭＯＳドライバが駆動していない場合にＶＣＳＥＬダイオード１００がターンオフすることを防ぐ。好ましくは、受動素子は、リアクタンス素子または抵抗素子またはその双方とすることができ、高Ｑリアクタンス素子である。すなわち、抵抗は最小限である。このため、受動素子は、高Ｑインダクタもしくはキャパシタまたは低抵抗抵抗器とすることができる。受動素子は、ＶＣＳＥＬダイオードを通る電流を、その放出電流またはそれよりわずかに低く維持し、ＣＭＯＳドライバが、ＶＣＳＥＬダイオードを選択的に駆動して放出させる。

図２は、単一の好適な受動素子の一例を示す。これは、高Ｑ集積インダクタ１１０またはマイクロ・インダクタ（μインダクタ）であり、ドライバ・チップ、ＶＣＳＥＬダイオード・チップ、またはドライバおよびＶＣＳＥＬダイオード・チップに取り付けた中間チップ上に集積することができる。同様に、μインダクタ１１０は、ドライバおよびＶＣＳＥＬダイオードの双方を含むチップ上に含ませることも可能である。基本的に、この実施形態は、いずれかの集積回路技術、および、特に、標準的なオン・チップ相互接続のために６〜８のメタライゼーション層が利用可能であるＣＭＯＳにおいて実施可能である。この例では、μインダクタ１１０は、例えば銅配線のような５つの隣接する配線層上に、コンタクト・パッド１２２、１２４で開始／終端する５つのループ１１２、１１４、１１６、１１８、および１２０を含む。更に、（例示のためのみ）正方形として図示する各ループ１１２、１１４、１１６、１１８、１２０は、例えば六角形、八角形等、いずれかの適切な形状とすることができるが、好適な丸いループは実用的でない。この例の正方形のループ１１２、１１４、１１６、１１８、１２０の各辺は、２００〜２５０マイクロメートル（μｍ）またはミクロンであり、各ループ１１２、１１４、１１６、１１８、１２０はほぼ１ミリメートル（ｍｍ）長である。インダクタの抵抗はプロセスに依存するが、典型的に２５〜５０Ωであり、２ｍＡでインダクタにおける電圧降下が約５０ｍＶすなわち無視できる程度であるようになっている。任意選択として、多数のμインダクタ１１０を単一のチップ上に含ませる場合、それらは単一の共通バイアス・パッド１２２または１２４を共用することができる。例えば、パッド１２４は、ループ１１２と同一の配線面において、共通の埋め込みバイアス・ライン（図示せず）に接続することができる。

従って、このように多回転インダクタを構成することによって、全インダクタンスは、ループの数（ｎ）に指数的に比例する。すなわち、ｎ2に比例する。この結果、１ｍｍ長の配線の自己インダクタンスは約１ナノヘンリー（ｎＨ）であるが、６回転または６ループのインタクダのインダクタンスは、回転当たり約１ｎＨの自己インダクタンスの６倍よりもはるかに大きい。その代わり、ループの相互インダクタンスのため、全インダクタンスは、６ｘ６ｘ１ｎＨ＝３６ｎＨである。典型的なチップ取り付け技術、例えばワイヤ・ボンディングは、各チップ入力／出力（Ｉ／Ｏ）に１〜２ｎＨを加えるが、これは、本発明のμインダクタ１１０によって達成される２５〜５０ｎＨ範囲よりずっと小さい。このため、集積受動素子によって、他の場合には達成不可能である有用なインダクタンスが実現する。なぜなら、従来技術の代替案（この例では、側面６ループ・コイル上に３６ｍｍ（１４’’）ワイヤまたは２００マイクロメートル（μｍ）を設ける）は、実用的でなく、このため、使用不可能であるからである。

図３は、単一のチップ１３０の１例を示す。このチップ１３０では、本発明の好適な実施形態に従って、ドライバ・デバイス１３２、１３４、受動素子（μインダクタ１１０）、およびＶＣＳＥＬダイオード１３６を、単一のチップに含むことができる。ＶＣＳＥＬダイオード１３６は、そのカソードで、外部の負電圧源１３８によって、例えば−１．６Ｖにバイアスされる。この例では、ドライバ・デバイス１３２、１３４はＣＭＯＳインバータ構成であり、Ｐ型電界効果トランジスタ（Ｐ−型ＦＥＴまたはＰＦＥＴ）１３２が、通常の１．５Ｖ供給電圧とＶＣＳＥＬダイオード１３６のアノード（すなわちインバータ出力）との間にある。任意選択的なＮ型ＦＥＴ（ＮＦＥＴ）１３４は、ＶＣＳＥＬダイオード１３６と接地との間に、μインダクタ１１０と並列に接続されている。

ＤＣバイアス条件において、インバータ入力１４０をハイに保持し、ＶＣＳＥＬダイオード１３６のアノードにおけるインバータ出力は接地（０Ｖ）であり、バイアス電流（約２ｍＡ）はμインダクタ１１０からこれを通ってＶＣＳＥＬダイオード１３６を介してバイアス供給１３８の負の端子へと流れている。このため、ＶＣＳＥＬダイオード１３６のアノードの出力はローで、本質的に接地であり、ＶＣＳＥＬダイオード１３６を放出またはその近傍にバイアスする。インバータ入力１４０がローに駆動される場合、ＮＦＥＴ１３４（含まれる場合）はオフになり、ＰＦＥＴ１３２はオンになって、放出に入るまで、ＶＣＳＥＬダイオード１３６のアノードをハイにする。このため、ＰＦＥＴ１３２は、μインダクタ１１０における２ｍＡ電流およびＶＣＳＥＬダイオード１３６を介した３＋ｍＡを維持するために充分な電流を供給するような大きさである。更に、μインダクタ１１０を通る電流は、本質的に２ｍＡのままである。これは、基本的な周知の回路分析技法を用いて検証することができ、１０Ｇボーの信号のデータ周期すなわち１００ピコ秒（１００ｐｓ）の間、μインダクタ１１０のインダクタンスは２５〜５０ｎＨであり、μインダクタ電圧は０．２〜０．４Ｖである。最後に、インバータ入力１４０を再びハイに駆動すると、ＰＦＥＴ１３２がオフになり、電流はμインダクタ１１０からＶＣＳＥＬダイオード１３６を介して流れ続け、μインダクタの電流はその同じ放出前レベルに回復する。任意選択的なＮＦＥＴ１３４が含まれる場合、これは、ＰＦＥＴ１３２がオフになる時にオンになり、ＶＣＳＥＬダイオードのアノードを本質的に接地に固定することによって、μインダクタ１１０がその放出前レベルに回復する際に、ＶＣＳＥＬダイオード１３６のアノードがμインダクタ１１０によってわずかに負側に引かれることを防ぐ。

上述のように、μインダクタ１１０を単一の低抵抗（２００〜４００Ω）抵抗器によって置換して、ＰＦＥＴ１３２のバイアス電圧またはサイズのいずれかを対応して変化させ、ＶＣＳＥＬダイオード１３６を駆動して放出させるのに充分な高さに抵抗器をプルするのに必要な電流をオフセットすることができる。更に、この例では、ＶＣＳＥＬダイオード１３６が負の供給１３８によってバイアスされ、ＰＦＥＴ１３２によって放出されると示すが、これは例示のみである。本発明は、いずれかの適切な回路変形に適用されて、同じ結果を得る。例えば、ＶＣＳＥＬダイオード１３６のアノードをＶddより高くバイアスし、そのカソードをローにして放出等を引き起こす。

図４〜５は、図３の単一チップ１３０の例を多チップに変形したものである。同様の要素は同一の番号で示す。図４の例では、ドライバ・デバイス１３２、１３４、およびμインダクタ（複数のインダクタ）１１０は、例えば光バス・ドライバ・チップのような第１のチップ１５０上にある。ＶＣＳＥＬダイオード（複数のダイオード）１３６は、例えばＶＣＳＥＬダイオード・アレイ・チップのような第２のチップ１５２上に含まれる。外部の負の電圧源１３８（例えば−１．６Ｖ）が、通常はアレイ全体のための単一の共通接続において、各ＶＣＳＥＬダイオード１３６のカソードに接続されている。個々のジャンパ１５４が、チップ・パッド１５６における各ドライバ出力およびその対応するμインダクタ１１０を、パッド１５８における対応するＶＣＳＥＬダイオード１３６のアノードに接続する。これに対して、図５の例では、ドライバ・デバイス１３２、１３４は第１のチップ１６０上にあり、μインダクタ（複数のインダクタ）１１０およびＶＣＳＥＬダイオード（複数のダイオード）１３６は双方とも第２のチップ１６２上に含まれる。これらの２つの変形は、図３の実施形態と実質的に同一に動作するが、ジャンパ１５４が１〜３ｎＨを加えて、μインダクタ１１０の有効性をわずかに低下させる。

図６〜７は、図４〜５の多チップの例の更に別の変形であり、同様の要素は同一の番号で示す。これらの特定の実施形態の変形は、ＣＭＯＳ回路の供給電圧（Ｖdd）が、例えば０．８Ｖのように放出電圧よりも低い場合に有効である。ドライバ・チップ１７２において、ドライバ・デバイス１３２、１３４および対応するμインダクタ（複数のインダクタ）１１０および接続されたチップ・パッド１７４の間に、分離／ブースト・キャパシタ１７０が含まれている。また、接地の代わりに、μインダクタ（複数のインダクタ）１１０の一方側にバイアス供給電圧１７６が印加され、ＶＣＳＥＬダイオード（複数のダイオード）１３６のカソードが接地される。すなわち、バイアス供給１３８は０Ｖにセットされる。個々のジャンパ１５４は、各ドライバ出力１７４を、第２のチップ１７８上のパッド１５８でＶＣＳＥＬダイオード１３６のアノードに接続する。これに対して、図７の例では、ドライバ・デバイス１３２、１３４は第１のチップ１８０上にあり、分離／ブースト・キャパシタ（複数のキャパシタ）１７０およびμインダクタ（複数のインダクタ）１１０は、双方とも、ＶＣＳＥＬダイオード（複数のダイオード）１３６と共に第２のチップ１８２上に含まれる。ジャンパ１８４は、パッド１８６におけるドライバ出力を、パッド１８８における分離／ブースト・キャパシタ１７０の負の（低い）側に接続する。

図６〜７のこれらの変形は、図３および４〜５の実施形態とはわずかに異なるように動作するが、これは主に分離／ブースト・キャパシタ１７０のためである。例えば、ＤＣバイアス条件のもとにある図４において、ＶＣＳＥＬダイオード１３６は１．６Ｖバイアスでオンであり、約２ｍＡの電流を通し、これはμインダクタ１１０も流れている。ドライバ・デバイス１３２、１３４に入力を印加すると、分離／ブースト・キャパシタ１７０に電荷が蓄積し、μインダクタ１１０に接続された側が反対側に対して正になるようになっている。更に、ドライバ・デバイス１３２、１３４は、例えば１０Ｇボーのような動作で、キャパシタが著しい荷電も放電もしないように選択される。

最初に、入力１４０にハイを印加し、分離／ブースト・キャパシタ１７０を実質的に１．６Ｖに荷電する。入力１４０をローに切り替えると、ＮＦＥＴ１３４がオフになり、ＰＦＥＴ１３２がオンになり、分離／ブースト・キャパシタの負の側を押し上げる。しかしながら、μインダクタ１１０が２ｍＡを流し続けると、ＶＣＳＥＬダイオード１３６は、分離／ブースト・キャパシタ１７０の正の側を約２．０Ｖに固定する。分離／ブースト・キャパシタ１７０を一方側で２．０Ｖに固定したまま、キャパシタ１７０の低い側のインバータ出力は最初に約０．４Ｖまで上がり、（キャパシタ１７０が放電すると）ＰＦＥＴ１３２によって決定するレートでＶddに向かって上方向に減衰し始める。これは、設計により選択される。再び、設計により、単一ビットのための１００ｐｓ以下の放出の間、減衰がほとんど起こらないことが好ましい。数ビットのストリング間、より多くの減衰が起こり得るが、ストリングがささいな／無意味なストリングになるほど長くない限り、追加の減衰は重要でない。これに対して、入力が再びハイに切り替わると、分離／ブースト・キャパシタ１７０の負の端部は、再び接地へとローにプルされ、これは、減衰の大きさに応じて、正の側もわずかに下にプルする。分離ブースト・キャパシタ１７０は再充電し、出力パッド１７４は１．６Ｖに近付く。図７は、図６と実質的に同様に動作する。

オン・チップ可変電圧源またはバッテリとして図示するが、バイアス供給１３８は、単に、負の（−１．６Ｖ）外部供給またはいずれかの適切なバイアス電圧源に対する外部接続等とすることができることは理解されよう。更に、オン・チップ電圧発生器は、ＣＭＯＳ集積回路について当技術分野では周知である。従って、電圧供給源１３８、１７６は、かかるオン・チップ電圧発生器またはオン・チップまたはオフである他のいずれかの適切な電圧源とすることができる。

このように、上述の高性能高速光データ信号ドライバを設けたので、その高性能を利用するために、適切な光検出器／受信器が必要となる。このため、好適な実施形態の光チャネルは、高性能光検出器、好ましくはＣＭＯＳチップ上に検知回路と共に製造するシリコン光検出器を含む。好適な高性能光検出器は、内部光電子放出向上のための超薄（例えば５０Å）金属量子井戸構造を有し、表面プラズモン向上バンドギャップ励起および、特に、格子およびエッジ・アシスト表面プラズモン励起を有する。

好適な実施形態の光検出器の理解を容易にするため、図８〜９は、シリコンにおける直接バンドギャップ励起（ベクトル２００によって表す）および間接バンドギャップ励起（ベクトル２０２によって表す）の機構ならびに対応する吸収係数を示す。特に、直接バンドギャップ励起２００と間接バンドギャップ励起２０２との間の差の物理的な源について理解して、これらの励起がどのように断面における光励起に影響するか、更に具体的には、どのように光検出器の感度に影響を与えるかを理解しなければならない。直接バンドギャップ励起２００では、初期状態２０４および最終状態２０６は、高い吸収断面を有するシリコンについて３．５ｅＶ励起である遷移エネルギ（ΔＥ）だけ離れている。電子運動量は、初期および最終状態２０４、２０６の双方で同一であり、従って、遷移からの運動量の変化（Δｋ）はゼロ（０）である。光励起プロセスにおいてΔｋ＝０であるので、光子は、初期状態−最終状態の遷移のため充分なエネルギを供給しさえすれば良い。従って、直接バンドギャップ励起２００では、運動量は変化しないので、エネルギ保存および運動量保存の法則は、エネルギ保存に簡略化することができる。

これに対して、間接バンドギャップ励起２０２は、エネルギ成分２０８および運動量成分２１０の双方を有する（すなわちΔｋ＞０）。このため、最終状態２０６は、いくぶんかのエネルギ成分だけ初期状態２０４から離れている（ΔＥ＞０）。光子は、非ゼロ運動量成分２１０でなく、エネルギ成分２０８を供給することができるだけなので、対応する吸収係数によって表されるように、１．１ｅＶ間接バンドギャップ励起２０２の励起断面２１２は、直接バンドギャップ励起２００の３．５ｅＶの２１４より１桁小さい。このため、通常、８５０ｎｍ（〜１．５ｅＶ）の光子が、（間接バンドギャップ）シリコンにおいて、約１０μｍまで侵入することができる。これに比べて、直接バンドギャップ半導体では、１００ｎｍの吸収長（または侵入深さ）であり、２桁大きい。

本発明の光検出器は、間接バンドギャップの特性を用いて励起を向上させることによって、シリコンの間接バンドギャップ特性の性能を制限する障害を克服する。このため、好適な実施形態の光検出器は、単純で安価な高速高感度ＣＭＯＳコンパチブル光検出器であり、従来のバルク・シリコン・ウエハ上およびシリコン・オン・インシュレータ（ＳＯＩ）基板上に製造することができる。更に、本発明は、ほとんどの他の半導体技術を適用して、ＳｉＧｅを含む他のＨＥＭＴ（高電子移動度トランジスタ）上に、いっそう高感度かつ安価な簡単な光検出器を製造する。

図１０は、金属−シリコン−金属構造２２０における好適な実施形態の光検出器の１例を示す。この場合、固有のショットキ・バリア・ダイオードからの内部光電子放出が、光検出を容易にする。内部光電子放出がショットキ・バリアにおいて起こることは既知であり、金属−半導体界面において、また、いくつかの最新の高速ＳｉおよびＧａＡｓ光検出器において、ショットキ・バリア・ポテンシャルの高さを測定するために用いられている。基本的に、光子は、金属−半導体ショットキ・バリア界面の上に金属電子を励起する。金属電極２２２、２２４にバイアスを印加してショットキ・バリアを通る電界を形成すると、励起した電子は、半導体価電子帯を介して、正にバイアスされた金属コレクタ電極２２４までドリフトする。

初期状態Ψｉから最終状態Ψｆまでの光誘導状態遷移は、遷移マトリクス＜Ψｆ｜ΔＡ｜Ψｉ＞として表すことができる。Ａはベクトル・ポテンシャルである。このため、初期および最終状態の局所的密度を説明する初期状態ベクトルおよび最終状態ベクトルの双方によって、遷移の確率は制限される。従って、上述のショットキ・バリアに対する金属電子光励起の確率は、フェルミ・レベルにおける高密度の初期状態ｎ（ε）によって増大する。このため、フェルミ・レベル状態近傍からショットキ・バリアを超えて励起されたキャリアは、光キャリア密度を増すが、もっと深いレベルの励起からでは、そうではない。

従って、最終状態およびポテンシャル・ベクトルが整合している場合、遷移の確率は初期状態の密度に比例する。従って、フェルミ・レベルでのキャリア密度が高くなることは、キャリア励起の確率が高くなり、従って検出器の量子効率が高くなることを意味する。本発明は、量子井戸範囲の金属膜厚すなわち１００Åまたは１０ｎｍを有する超薄金属膜ショットキ・バリアによって光電流効率を最大限にすることで、検出器の高感度化を達成する。

このため、本発明によれば、シリコン上の超薄金属膜は、シリコン表面上に金属量子井戸アクティブ層を形成し、金属−半導体界面における内部光放出を向上させる。光検出器の超薄アクティブ層（例えば１０〜３００Å、好ましくは＜１００Å）は、光子吸収および光キャリア発生を向上させて、光励起プロセスを著しく改善する。このため、超薄金属膜における擬二次元（quasi-two-dimensional）電子ガスが、ポテンシャル井戸によって空間的に限定される。電子ド・ブローイ波長の規模でポテンシャル井戸の幅（すなわち超薄膜の厚さ）を達成するために、量子井戸アクティブ層の厚さは１０ｎｍ以下の規模である。

図１１は、シリコン２３０およびシリコン・オン・インシュレータ（ＳＯＩ）２３２上の好適な実施形態の超薄金属膜量子井戸の金属−シリコン・ショットキ・コンタクト制限ポテンシャルの１例の図を示す。検出器のバルク側上の金属−シリコン接合のショットキ・バリアが、１つの空間制限バリア（すなわちシリコン内）を形成し、他の制限バリアは、シリコン表面または検出器の前面上で超薄金属膜の真空ポテンシャルによって形成される。誘電体が金属膜を被覆する場合、誘電体のバンドギャップが真空ポテンシャルの代わりに制限ポテンシャルを形成する。

図１２は、どのように量子井戸層の厚さを調整して、異なるエネルギ範囲において局所的電気状態密度を適合させ、有効に電気状態を設計することができるかを示す。この構造は、高密度の量子井戸状態がフェルミ・レベル（ＥＦ）にあるように形成することができる。T.
C. Changの「Photoemission Studies of Quantum Well States in Thin Films」、Surface
Science
Reports、３９（２０００年）、１８１〜２３５ページに、光電子分光器を用いて、ＱＷ電子状態を観察し、状態密度形成を設計することが教示されている。更に、異なる基板上に分子膜ごとに、超薄金属膜を付着させると、光電子スペクトルは、量子井戸電子状態の著しい存在および進展を示した。このため、適正な金属膜厚を調整しながら、高密度の電子状態をフェルミ・レベルで形成することができる。金属量子井戸は、直接、量子効率、従って光検出器の性能を大きく向上させる。

かかる微細な金属構造、例えばサブ波長サイズの金属構造は、光周波数において固有の電気的および光学的特性を特徴的に示すことがわかっている。これらの固有の特性は、金属のもっと大きなバルク特性にほんのわずかにも似ていない。例えば、通常の厚さでは、金属膜はほとんど完全な反射体であり、運動量の保存のため、顕著な光の吸収も伝導も行われない。しかしながら、これに対して、微細な不規則性または周期性を有する金属膜構造は、強い光吸収を示す。かかる金属の微細な機構によるこの強い光吸収は、表面プラズモン励起の結果である。

表面プラズモンは、誘導された表面電荷密度振動、すなわち、マクスウエルの方程式によって記述される表面電磁波である。金属は、プラズモン共振周波数未満の光周波数について、誘電率の負の実部を有し、一方、誘電体または真空における誘電率は正である。このため、金属／誘電体界面の対向側部上の誘電率の実部は、反対の符号を有する。このため、光は、独立した金属膜において、および、図１１の構造２３０、２３２等の半導体表面上の超薄金属膜において、表面プラズモンおよび表面電磁波を励起することができる。電磁共振の際、すなわち、入射光のエネルギおよび面内運動量が金属膜の表面プラズモン・モードのものと一致する場合、強い光吸収が生じる。電磁共振によって、金属膜の内部および近傍で局所電磁界の共振蓄積が生じる。局所的な電磁界の向上は、入射光フィールドの１０2〜１０6倍になる可能性がある。かかる大きな局所的電磁界は、プラズモン・エンハンス光放出のような線形プロセスにおいて、および、非線型光プロセスにおいて、大きな影響として知られるものを有する（例えば、表面エンハンス・ラマン分光法、二次高調波発生、和周波発生）。同様の大きな局所的電界効果は、光検出器バンドギャップ励起においても作用する。従って、シリコン上の超薄金属膜におけるかかるプラズモン共振によって、本発明による高感度高速金属−シリコン−金属光検出器が提供される。

図１３は、本発明の好適な実施形態に従って、光子波長λ以下の規模の線形寸法を有する同じ金属膜で形成された構造２４２に対して、拡張平坦金属膜２４０の通常の挙動を比較した表面プラズモン励起の１例を示す。ｓ偏光光子２４４は、拡張平坦金属膜２４０に結合することはできない。なぜなら、これは等電位導電表面上に電荷を誘導することができないからである。更に、運動量保存が、ｐ偏光光子２４６を拡張平坦金属膜２４０に結合することを妨げる。これに対して、ｐ偏光光子は、λ以下の規模の幅を有する金属片２４２に結合する。このため、光子は、駆動光子フィールドによって誘導される光子周波数（ω）で、λサイズの機構において、電荷密度振動を励起することができる。しかしながら、誘導された振動の位相および振幅は、ω−ω０に依存する。ω０は、プラズモン共振周波数である。

図１４は、光２５０および表面プラズモン２５２の分散関係を示し、これらは各々、電磁発振周波数およびその運動量間の相関である。ω＝ｃｋ光線２５４は、光子の波動ベクトル（ｋ）およびその周波数間の線形の関係を示す。非線形の表面プラズモン分散曲線２５２は、光線２５４の右および下にある。これは、同じエネルギ光子およびプラズモンでは（すなわち同じωでは）、プラズモン運動量は常に光子運動量よりも大きいことを意味する。この結果、光子のみでは、表面プラズモンを励起することができない。例えば、（ωｐ−Δω）周波数では、ｋL＜ｋP、すなわち、光子の運動量は表面プラズモンのものより小さい。

しかしながら、シリコン上で適正な空間金属膜構造（例えば格子）を選択することによって、光子を表面プラズモンに変換することができる。選択した構造または格子における高空間周波数フーリエ成分が、プラズモン励起のためのいずれかの必要な追加の運動量を供給する。このため、この構造は、その格子結合、エッジ結合、および表面粗さ結合に対するその表面プラズモン励起応答について選択される。この構造は、入射光子エネルギにおいて金属膜がプラズモン共振を示さなければならないという点で、更に制約される。表面プラズモン共振は、微細な金属構造のサイズと共に、下方向にシフトする。すなわち、膜が薄くなると、プラズモン共振周波数が低下することになる。

共振周波数およびその近傍における光子励起表面プラズモンは、シリコンにおける間接バンドギャップ励起を含む更に別の電子励起のための運動量を供給する。更に、プラズモン共振周波数の＋／−Δω内で、プラズモン運動量を任意の大きい値として、いずれかの運動量保存状況に合致するように運動量を供給することができる。従って、本発明は、シリコンにおける間接バンドギャップ励起のための新しい効率的な用途を提供する。プラズモンは、間接バンドギャップ励起にエネルギおよび運動量の双方を提供して、直接バンドギャップ励起のものに匹敵する遷移の確率を達成する。

図１５は、金属膜厚の関数として、タングステン／シリコン（Ｗ／Ｓｉ）光検出器２６０の光電流（すなわち光励起の効率）を示す。ほとんど全ての金属を使用可能であるが、例示のためのみにタングステンを用いて、シリコン層２６６上に正の光検出器電極２６２および負の光検出器電極２６４を含む金属格子を形成することができる。この例では、２０００Å（２００ｎｍ）の金属格子２６２、２６４を、過酸化水素（Ｈ2Ｏ2）によって薄めて、ＶＣＳＥＬダイオードから３ｍＷの光パワーすなわち８５０ｎｍで１．５ｅＶに露呈する。２０００Åから４００Åに金属格子を薄くすると、測定可能な応答はあったとしてもわずかであるので、そのデータはグラフから省略する。しかしながら、４００Å未満では、電流応答の変化は非常に大きく、約１００Åでピークになる。特に、１００Åにおけるこの高い光電流は、金属（タングステン）膜のエッジ領域がレーザ光に露呈される場合に発生する。これに対して、レーザをクリーンなシリコン、例えばタングステン膜の外側の領域または拡張平坦タングステン膜の中央領域（例えば図１０の２４０）に送出すると、検出可能な光電流は著しく少ない。このため、特定の金属に適正な厚さを選択することによって、プラズモン共振はＶＣＳＥＬダイオードに応答するように選択することができる。

図１６は、図１５のＷ／Ｓｉ光検出器２６０のＢ−Ｂを通る断面を示す。電極２６２、２６４の交互の薄い金属（Ｗ）フィンガ２６８、２７０は、それぞれ、シリコン層２６６の表面２７２との浅いショットキ・バリア・ダイオード接合を形成する。

図１７は、２つのフィンガ２６８、２７０間の好適な実施形態の光検出器（例えば２６０）の動作を図で示す。本発明に従って、シリコン上の超薄金属膜格子（フィンガ２６８、２７０）の量子井戸の性質によって、内部光電子放出が向上し、プラズモン介在局所フィールドが間接バンドギャップ励起を向上させる。シリコン（図１５、１６の２６６）上の超薄金属格子（２６８および２７０）は、フェルミ・レベルの近傍で高い局所密度の電子状態を形成する。表面プラズモンによって、高効率間接バンドギャップ励起のためエネルギおよび運動量の双方が加わる。また、プラズモン共振によって、シリコン界面に対する金属膜格子のエッジにおいて大きい局所フィールド向上を引き起こす。この大きなフィールド向上の結果、空乏領域におけるエッジ近傍およびショットキ界面の近傍においてバンドギャプ励起が生じて、ホールと電子の対を光発生（photo
generate）させる。ショットキ・バリアの強いポテンシャル・フィールドによって、通常低い移動度を有するホールは、負にバイアスされた金属にすぐに掃引される。同時に、はるかに高い移動度の電子が、ショットキ・ポテンシャルおよび検出器バイアス・ポテンシャルが結合したフィールドにおいて、正の電極に向けてドリフトする。

好都合なことに、超薄格子におけるこの特別に良好な状況は、非常に高い量子効率および高い検出器速度を提供する。特に、図１５〜１６および１７の例のもののような光検出器は、約３０％の量子効率に対応する応答性を有する。このため、シリコン上の２μｍピッチの１３タングステン・フィンガ２６８、２７０（各々２５μｍ長）から、約０．２ｍＡ（２００μＡ）／ｍＷ光パワーの電流を実現することができる。このため、上述のような８５０ｎｍＶＣＳＥＬが３ｍＷの光パワーを供給するので、そのパワーを典型的な最新の光リンクに通すと、光検出器に１ｍＷの光パワーを与えるはずであり、これによって光検出器を通る０．２ｍＡの電流が誘導される。この電流は、ＦＥＴまたは複数のＦＥＴのゲートに直接供給して、ほとんど全てのタイプの回路でも受信器として機能することができるようにする。

図１８〜１９は、好適な実施形態の光受信器２８０、２９０の例である。第１の実施形態では、１３フィンガ２５μｍ光検出器２８２は、例えばＶddのような供給電圧と、ＮＦＥＴ２８６ＮおよびＰＦＥＴ２８６ＰのゲートであるＣＭＯＳインバータ２８６の入力２８４との間に取り付けられている。プリチャージ・パス・ゲート２８８が、インバータ入力２８４に接続され、クロックによってゲートされる。好ましくは、より迅速な応答のため、プリチャージ電圧はＶddの１／２未満であり、より好ましくは、Ｖddの１／３すなわちＶｔ以下である。インバータ２８４での合計ノード・キャパシタンスは、約２０フェムトファラッド（ｆＦ）である。クロック（ｃｌｋ）がハイである場合、パス・ゲート２８８はオンであり、インバータ入力２８４をプリチャージ電圧に放電する。クロックがローに戻り、パス・ゲート２８８をオフにすると、インバータ入力２８４はプリチャージ電圧のままであり、インバータ出力はハイである。１ｍＷレーザ光が光検出器２８２に当たると、これは２００μＡを通し、インバータ入力を充電する。Ｑ＝ＣＶおよびＩ＝Ｃ＊ΔＶ／Δｔであるので、１０Ｇｂｐｓに対応する光検出器２８２への１００ｐｓレーザ・パルスは、インバータ入力２８４を１Ｖに充電するために充分な電流を供給し、これはインバータを切り替えるのに充分な電圧である。光が停止すると、インバータ入力２８４はそのプリチャージ状態に戻る。

図１９は、トランス・インピーダンス増幅器（ＴＩＡ）光検出器２９０の１例を示す。これは、３つのインバータ２９２、２９４、２９６およびフィードバック・インピーダンスまたは抵抗器２９８を含む。この例では、１３フィンガ２５μｍ光検出器２８２は、例えばＶddのような供給電圧と、バイアス抵抗器２９８における１つのインバータ２９２に対する入力ノード３００との間に取り付けられている。バイアス抵抗器２９８は、３つのインバータを発振させないように選択され、光検出器２８２に光が供給されない定常状態の平衡電圧に安定している。光検出器２８２に光を供給すると、光検出器２８２は電流を通して入力ノード３００をハイにする。これに応答して、インバータ２９２はその出力すなわちインバータ２９４の入力をローに駆動する。インバータ２９４は、その出力すなわちインバータ２９６への入力をハイに駆動する。インバータ２９６は、その出力をローに駆動する。３インバータ２９２、２９４、２９６を平衡にバイアスすることによって、ＴＩＡ２９０は、図１８の単純な実施形態よりも応答時間がはるかに速くなる。このため、図１８〜１９の光受信器２８０、２９０は、単一のＣＭＯＳ ＩＣ上に形成可能な高性能ＣＭＯＳ光受信器である。更に、例えば、より大きなインバータ２８６を駆動するためにもっと電荷が必要である場合、フィンガ２６４、２６６を追加すること、フィンガ長を大きくすること、またはその双方によって、光検出器２８２を増大させることができる。

また、超薄金属膜量子井戸の電気的および光学的特性が、主に空間制限の性質、すなわち膜の厚さならびにポテンシャル井戸の高さおよび形状によって決定するので、本発明は広範な用途を有する。シリコン上の金属について説明したが、本発明は、ほぼ全ての金属および半導体またはその複合物に適用して、量子井戸膜を調整することによる上述の高い量子効率および動作の高速化を達成することができる。

更に、図３〜７に示したもの等の好適な実施形態の高速ドライバを、格子光検出器２８２等のシリコン・ショットキ・バリア光検出器上の好適な実施形態の超薄金属および適切な光伝送媒体と組み合わせることによって、好適な実施形態は、低コストで高性能の光データ・チャネルを提供する。このため、光伝送媒体は、特定の用途のために選択することができる。すなわち、整合が問題でない場合は短距離では屋外を、または長距離では光ファイバを選択することができる。更に、図３におけるような単一のチップ・ドライバおよび図１５〜１６の格子光検出器２６０を用いて、標準的なＣＭＯＳチップ上の標準的なＣＭＯＳ検知増幅器を駆動することによって、従来技術のデータ・チャネルに、コンポーネントを接続することの不都合のいずれかが生じるならば、好適なデータ・チャネル・アセンブリは、ほとんど損害を受けない。

図２０〜２１は、好適な実施形態の例による従来技術の光受信器／ドライバの比較を示す。このため、図２０は、例えばマルチチップ・モジュールにおける基板３１０を示し、個別ＶＣＳＥＬダイオード３１２、ダイオード・ドライバ３１４、汎用ＣＭＯＳ ＩＣ（例えばマイクロプロセッサ）３１６、化合物半導体光検出器３１８、および受信器チップ３２０を有する。光検出器３１８は、ＣＭＯＳ ＩＣ３１６に取り付けられた受信器３２０を駆動する。ＣＭＯＳ ＩＣ３１６は、ダイオード・ドライバ３１４を駆動し、ダイード・ドライバ３１４は、ＶＣＳＥＬダイオード３１２を駆動する。これに対して、好適な実施形態の基板３３０は、チップ・カウントを２に減らし、単一の集積ＣＭＯＳチップ３３２において、ＣＭＯＳ ＩＣ３３２が、ダイオード・ドライバ３３４、汎用ＣＭＯＳ回路３３６、シリコン光検出器３３８の機能の全てを提供する。この実施形態では、ＶＣＳＥＬダイオード３１２のみが、ＣＭＯＳ ＩＣ３３２に配線接続された別個のチップ上にある。

好都合なことに、チップ・カウントが減っているので、モジュールに必要なパワー、基板サイズ、および基板の面積も減る。また、以前は高価な化合物半導体にあった機能の全てまたはほとんどを、単一のＣＭＯＳ ＩＣ上に含むことができる。従って、本発明の光検出器、光受信器、およびＶＣＳＥＬダイオード・ドライバのため、著しい性能およびコスト削減が達成される。

本発明について、いくつかの（例示的な）好適実施形態に関して説明したが、特許請求の精神および範囲内で変形を行って本発明を実施可能であることは、当業者には認められよう。

好適な実施形態の短波長垂直キャビティ面発光レーザ（ＶＣＳＥＬ）ダイオードの光強度−電流／電圧（ＬＩ−ＩＶ）特性の１例を示す。 単一の好適な受動素子すなわち高Ｑ集積インダクタまたはμインダクタの１例を示す。 本発明の好適な実施形態による高Ｑμインダクタを含む好適な実施形態のＶＣＳＥＬの１例を示す。 図３の例の変形を示す。 図３の例の変形を示す。 図４〜５の例の更に別の変形を示す。 図４〜５の例の更に別の変形を示す。 シリコンにおける直接バンドギャップ励起および間接バンドギャップ励起の機構を示す。 図８に対応する吸収係数を示す。 金属−シリコン−金属構造について、ショットキ・バリア・ダイオードにおける内部発光の１例を示す。 シリコンおよびシリコン・オン・インシュレータ上で、超薄金属膜量子井戸の好適な実施形態の金属−シリコン・ショットキ・コンタクトの制限ポテンシャルの１例を示す。 量子井戸層の厚さをどのように調整して、異なるエネルギ範囲において局所的電気状態密度を適合させることができるかを示す。 光子波長λ以下の規模の線形寸法を有する同じ金属膜で形成された構造に対して、拡張平坦金属膜の通常の挙動を比較した、表面プラズモン励起の１例を示す。 光および表面プラズモンについて分散関係を示す。 タングステンについて光励起プロセス効率を示す。 図１６のＷ／Ｓｉ光検出器のＢ−Ｂ断面を示す。 図１５〜１６の光検出器の動作を図で示す。 好適な実施形態の光受信器の例を示す。 好適な実施形態の光受信器の例を示す。 従来技術の光受信器／ドライバと好適な実施形態の例との比較を示す。 従来技術の光受信器／ドライバと好適な実施形態の例との比較を示す。

Claims (8)

1. 高速集積ＣＭＯＳ光ドライバであって、
   ＣＭＯＳドライバと、
   前記ＣＭＯＳドライバの出力に一端で結合された受動素子と、
   前記受動素子の前記一端にアノードで結合された垂直キャビティ面発光レーザ（ＶＣＳＥＬ）ダイオードと、
   前記ＶＣＳＥＬダイオードのカソードに結合されたバイアス接続と、
   前記バイアス接続に接続されたバイアス供給であって、前記バイアス供給の大きさがＣＭＯＳ供給電圧より大きく、且つ、前記ＶＣＳＥＬダイオードが、その閾値電圧（Ｖｔｈ）にバイアスされている、前記バイアス供給と
   を有し、前記受動素子は、集積ループ・インダクタを形成する少なくとも５の積層ループであり、前記ループ・インダクタのインダクタンスは、２５〜５０ｎＨであり、前記少なくとも５の積層ループのそれぞれが、矩形であり且つ各辺が少なくとも２００μｍである、前記高速集積ＣＭＯＳ光ドライバ。
2. 前記出力が前記ＶＣＳＥＬダイオードのアノードに取り付けられている、請求項１に記載の高速集積ＣＭＯＳ光ドライバ。
3. 前記受動素子および前記ＶＣＳＥＬダイオードが同一の集積回路チップ上にある、請求項１又は２に記載の高速集積ＣＭＯＳ光ドライバ。
4. 前記集積ループ・インダクタのインダクタンスが少なくとも２５〜４０ｎＨである、請求項１〜３のいずれか一項に記載の高速集積ＣＭＯＳ光ドライバ。
5. 前記高速集積光ＣＭＯＳドライバが、少なくとも１０Ｇｂｐｓで操作することが可能である、請求項１〜４のいずれか一項に記載の高速集積ＣＭＯＳ光ドライバ。
6. 前記ＶＣＳＥＬダイオードが８５０ｎｍの波長を有する、請求項１〜５のいずれか一項に記載の高速集積光ＣＭＯＳドライバ。
7. 高速光ドライバを備えているＣＭＯＳ集積回路（ＩＣ）であって、
   前記高速光ドライバが、
   ＣＭＯＳドライバと、
   前記ＣＭＯＳドライバの出力に一端で結合された受動素子と、
   前記受動素子の前記一端にアノードで結合された垂直キャビティ面発光レーザ（ＶＣＳＥＬ）ダイオードと、
   前記ＶＣＳＥＬダイオードのカソードに結合されたバイアス接続と、
   前記バイアス接続に接続されたバイアス供給であって、前記バイアス供給の大きさがＣＭＯＳ供給電圧より大きく、且つ、前記ＶＣＳＥＬダイオードが、その閾値電圧（Ｖｔｈ）にバイアスされている、前記バイアス供給と
   を有し、前記受動素子は、集積ループ・インダクタを形成する少なくとも５の積層ループであり、前記ループ・インダクタのインダクタンスは、２５〜５０ｎＨであり、前記少なくとも５の積層ループのそれぞれが、矩形であり且つ各辺が少なくとも２００μｍである、前記ＣＭＯＳ集積回路。
8. 前記出力が前記ＶＣＳＥＬダイオードのアノードに取り付けられている、請求項７に記載のＣＭＯＳ集積回路。

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