KR100772994B1 - Ｃｍｏｓ ｖｃｓｅｌ 구동기와 고성능 광검출기와 ｃｍｏｓ 광수신기를 포함하는 고속 데이터 채널 - Google Patents

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Abstract

CMOS 광수신기 내에 광학 구동기와 광검출기를 포함하는 고속 데이터 채널이 개시된다. 광학 채널 구동기는 수동 소자(예를 들어, 집적된 루프 인덕터)를 구동하는 FET 구동기 회로와 VCSEL 다이오드를 포함한다. VCSEL 다이오드는 바이어스 공급에 의해 바이어싱된다. 집적된 루프 인덕터는 CMOS 기술로 집적될 수도 있고 FET 구동기 및 VCSEL 다이오드 양자모두/어느 한쪽과 동일한 IC 칩상에 집적될 수도 있다. 광검출기는 절연층 상의 반도체층, 즉 SOI로 되어 있다. 실리콘층상의 하나 이상의 초박형 금속 전극들(< 2000Å)은 쇼트키 장벽 다이오드 접합을 형성하며, 이것은 차례로 초박형 금속 전극과 쇼트키 장벽 다이오드 접합 사이에 2차원 전자 가스를 포함하는 양자 웰을 형성한다.
광검출기, 광수신기, 데이터 채널, VCSEL 다이오드

Description

ＣＭＯＳ ＶＣＳＥＬ 구동기와 고성능 광검출기와 ＣＭＯＳ 광수신기를 포함하는 고속 데이터 채널{HIGH SPEED DATA CHANNEL INCLUDING A CMOS VCSEL DRIVER AND A HIGH PERFORMANCE PHOTODETECTOR AND CMOS PHOTORECEIVER}
본 발명은 고속 광학적 데이터 전송에 관한 것으로, 보다 구체적으로는, 수직 공동 표면 방출 레이저 다이오드(Vertical Cavity Surface Emitting Laser diode, VCSEL 다이오드) CMOS 구동기, 및 고성능 실리콘 광검출기에 관한 것이다.
프로세서 클럭 속도가 초당 수 기가비트(Gbps) 범위로 이동함에 따라 초당 총 테라비트(Terrabit) 이상의 통신 대역폭을 요구하고 있다. 전형적인 데이터 상호접속 매체인, 구리 배선은 이와 같은 대역폭에는 적절하지 않다. 유사한 문제에 직면하여, 원격통신 및 데이터 통신 산업은 갈수록 광학분야로 선회하고 있다, 따라서, 예를 들어 광학 채널 및 버스와 같은 고성능 시스템들에서 광학이 널리 이용될 것임을 예상할 수 있다. 고성능 서버와의 통신을 위해, 또는 프레임 서브어셈블리들사이 또는 개개의 보드들 사이 또는 심지어 동일한 보드 상의 칩들 사이나 동일한 모듈내의 서버 그 자체에서, 광학 매체는 이러한 고성능 시스템에서 전기 매체를 대체할 것이다. 그러나, 종래 기술의 광학 채널은, GaAs, InP, InGaAs 등의 III-V족 반도체와 같은 복합 반도체의 값비싸고 고성능인 광학 구동기 및 수신 기들을 요구한다.
일반적으로, 종래의 고성능 시스템들은 흔히 CMOS라 불리는 상보형 절연 게이트 전계효과 트랜지스터(FET) 실리콘 기술에 기초하고 있다. 전형적으로, 고성능의 통신 소자에서 달성되는 성능의 많은 부분이, 고성능의(빠르고 민감한) 복합 반도체 소자(즉, 레이저 다이오드 또는 광검출기)를 CMOS 구동기나 수신기에 접속할 때 상실되고 있다. 따라서, 복합 반도체 소자들을 포함시키는 비용에 추가하여, 종래 기술의 레이저 다이오드 구동기 또는 광검출기들(즉, 광검출기 구동 수신기)은 그 소자를 회로에 접속시킬 때 많은 성능을 잃게 된다. 이들 기술들의 결합(즉, 동일한 칩상의 복합 반도체 소자들을 CMOS 회로와 함께 집적시키는 것)에 드는 노력은 광범위한 성공을 보이지 못했으며, 전형적으로 매우 비싼 것으로 판명되었다. 따라서, 그들의 탁월한 성능상의 이점에도 불구하고, 이들 복합 반도체 광검출기와 광수신기들은 지금까지 제한적으로만 응용되었다.
종래의 실리콘 광검출기는 실리콘의 간접 밴드갭 특성(indirect bandgap character)으로 인해 제한된 응용을 보였다. 이러한 특성은 직접 밴드갭 복합 반도체들(90% 이상의 검출)보다 훨씬 낮은 양자 산출량(광자의 10% ~ 20%를 광전류로 변환)을 초래한다. 나아가, 실리콘은 복합 반도체보다 낮은 캐리어 이동도를 가진다. 그 결과, 전형적으로 실리콘보다 훨씬 비싼데도 불구하고, 종래의 고성능(빠르고 민감한) 광검출기 및 VCSEL 다이오드와 같은 레이저 다이오드를 위해, 10Gbps 이상의 동작용으로 복합 반도체가 사용된다.
비록 실용적 차원은 아니지만, 동축 무선주파수(RF) 바이어스-T와 같은 종래 기술의 복잡한 소자를 이용해 고성능 VCSEL 다이오드 구동기가 달성되어 왔다. 전형적인 동축 RF 바이어스-T는, 개개의 이산 VCSEL 레이저 다이오드를 구동하는데 사용될 수 있는 무겁고 값비싼 소자다. 본질적으로, 동축 RF 바이어스-T는 리액티브성이며, 입력 직렬 커패시터가 병렬 출력 인덕터를 구동한다. 바이어스 또는 옵셋 전압이 인덕터의 한쪽 끝에 인가되고, 구동기는 커패시터의 한쪽 끝을 구동하며 인덕터와 커패시터의 공통 접속점에서의 출력은 레이저 다이오드를 구동한다. 따라서, 인덕터에 옵셋 바이어스 전압을 인가함으로써, 레이저 다이오드는 턴온 지점 또는 그 이상으로 바이어싱된다. 입력 게이팅 신호는 커패시터를 통과하고 DC 바이어스 전압 상에 중첩된다. 실험적으로, 이와 같은 동축 RF 바이어스-T 구동형 이산 VCSEL 다이오드들은 10 Gbps 데이터 레이트를 달성했다. 따라서, 동축 RF 바이어스-T들이 일부 광학 신호 구동에 대한 실험실적 해결책을 제공하지만, 이들은, 채널수, 즉 VCSEL 다이오드수가 32, 64, 128, 또는 심지어 1024에 이르는 광학 버스들에 대해서는 실용적이지 못하다.
따라서, 고속이며 저비용의 광학 채널이 필요하며, 특히 CMOS VCSEL 다이오드 구동기들이 필요하고, 저비용 실리콘 상에 형성될 수 있는, 특히, 값싸고 간단하며 높은 대역폭의 광학적 상호접속 및 응용을 위해 CMOS 또는 SOI 칩상에 형성될 수 있는, 고속, 고성능의 높은 양자 산출량의 실리콘 광검출기와 광수신기가 필요하다.
본 발명의 목적은 낮은 데이터 처리량을 개선하는 것이다.
본 발명은 광학 구동기, 광검출기, 및 CMOS 광수신기를 포함한 고속 광학 채널이다. 광학 채널 구동기는, 집적된 수동 소자(예를 들어, 집적된 루프 인덕터 또는 커패시터)를 구동하는 (통상 CMOS 구동기인) FET 구동기 회로와 VCSEL 다이오드를 포함한다. VCSEL 다이오드는 바이어스 공급에 의해 바이어싱된다. 집적된 수동 소자는, FET 구동기 및 VCSEL 양자모두/어느 하나와 동일한 CMOS IC 칩상에 집적될 수 있다. 광검출기는, 절연층상에 놓인 반도체 (실리콘) 층, 즉 SOI에 있다. 이 실리콘 층상의 하나 이상의 초박형 금속 전극들(< 20nm)은 쇼트키 장벽 다이오드 접합을 형성하며, 이것은 차례로 상기 초박형 전극과 쇼트키 장벽 다이오드 접합 사이에서 2D 전자 가스를 포함하는 2차원 (2D) 양자 웰을 형성한다. 광검출기는 예를 들어 인버터와 같은 CMOS 수신기를 구동한다.
이들 및 다른 목적들, 양상들, 및 이점들은 도면을 참조한 본 발명의 양호한 실시예들의 이하의 상세한 설명들로부터 잘 이해될 수 있을 것이다.
도 1은 양호한 실시예의 단파장 VCSEL 다이오드에 대한 광강도-전류/전압(LI-IV) 특성의 한 예를 도시하는 도면.
도 2는 하나의 양호한 수동 소자인, 높은 Q의 집적된 인덕터 또는 μ인덕터의 한 예를 도시한 도면.
도 3은 본 발명의 양호한 실시예에 따른 높은 Q의 μ인덕터를 포함하는 양호한 실시예의 VCSEL의 한 예를 도시한 도면.
도 4a-b는 도 3의 예에 대한 변형을 도시한 도면.
도 5a-b는 도 4a-b의 예에 대한 다른 변형을 도시한 도면.
도 6a-b는 대응하는 흡수 계수와 함께 실리콘에서의 직접 밴드갭 및 간접 밴드갭 여기의 메카니즘을 도시한 도면.
도 7은 금속-실리콘-금속 구조에 대한 쇼트키 장벽 다이오드에서의 내부 광방출의 한 예를 도시한 도면.
도 8은 실리콘 또는 SOI상의 초박형 금속 박막 양자 웰의 양호한 금속-실리콘 쇼트키 접촉의 구속 전위(confining potential)의 한 예를 도시한 도면.
도 9는 상이한 에너지 범위에서 로컬 전기 상태 밀도를 튜닝하기 위해 양자 웰층 두께가 어떻게 조절될 수 있는지를 도시하는 도면.
도 10은 확장된 플랫 금속막의 통상의 동작과, 광자 파장 λ 또는 그 이하 스케일의 선형 차원을 갖는 동일한 금속막으로 형성된 특징들을 비교하는 표면 플라즈몬 여기의 한 예를 도시한 도면.
도 11은 광 및 표면 플라즈몬에 대한 분산 관계를 도시한 도면.
도 12a는 텅스텐의 경우 광 여기 프로세스 효율을 도시한 도면.
도 12b는 B-B를 따른 도 12a의 W/Si 광검출기의 단면도.
도 13은 도 12a-b의 광검출기의 동작을 도시한 도면.
도 14a-b는 양호한 실시예의 광수신기의 예를 도시한 도면.
도 15a-b는 종래 기술의 광수신기/구동기와 양호한 실시예와의 비교를 도시한 도면.
이제 도면들로 되돌아가면, 특히 도 1을 참조하면, 본 발명의 양호한 실시예에 따른 CMOS 구동기에 의해 초당 10기가비트 이상으로 구동될 수 있는, 양호한 실시예의 단파장(850㎚) VCSEL 다이오드(100)에 대한 광 강도-전류/전압(LI-IV) 특성의 예가 도시되어 있다. VCSEL 다이오드(100)는 임의의 전형적인 다이오드와 유사한 곡선(102)으로 나타난 전류-대-전압(I/V) 특성을 가진다. 그러나, 또한, VCSEL 다이오드(100)의 광방출 특성은 광강도-대-전류(LI) 곡선(104)로 표시된다. VCSEL 다이오드(100)는 약 1.6 볼트(1.6V) 또는 그보다 약간 높은 값에서 전류를 도통시키기 시작하며, 1.7 볼트, 즉 그 임계 전압(Vth)와 1 밀리암페어(1mA)에서 방출을 시작한다. 그러나, 4 - 8 mA의 소자 전류에서 1.8 - 2.0V의 구동 전압에 도달하여, 연속파(CW) 방출에 대한 VCSEL 다이오드(100)의 최대 전력 근방인 3 - 3.5 mW의 광전력을 방출하는 106에 도달하기 이전의 어떠한 인지가능한 레벨에서도 레이저를 방출하지 않는다. VCSEL 다이오드 양단에 2V를 달성하는 것은 0.8 - 1.5V CMOS에서와 같은 전형적인 저전압 구동기에서 그리 간단한 작업이 아니다. 본 발명의 저전압 (CMOS) 구동기는, VCSEL 다이오드 양단의 전압이 높은 데이터 레이트에서도 1.8 - 2.0V의 구동 전압에 도달하도록, 고성능에서 VCSEL 다이오드(100)의 한편을 구동한다.
VCSEL 다이오드(100) 성능은, Vth에서의 바이어싱과 함께 총 다이오드 전압 1.8 - 2.0V로 구동하는 저전압 구동기를 통해 개선된다. VCSEL 다이오드(100)와 같은 포워드 바이어싱된 반도체 접합 소자는 오프이거나 역방향 바이어싱될 때 훨씬 더 빨리 전압 변화에 응답한다. 성능 차이는 턴온 타임 또는 턴온 지연이라 알 려져 있다. 매우 중요한 턴온 지연은 예를 들어 1.7V 및 2mA에서 VCSEL 다이오드(100)를 바이어싱함으로써 피할 수 있다. 그러면, 바이어싱된 VCSEL 다이오드(100)는 훨씬 높은 스위칭 레이트로 방출에 대해 스위칭 인 또는 스위칭 아웃된다.
따라서, VCSEL 다이오드(100)는 양호하게는 CMOS 구동기와 같은 저전압 구동기 회로에 의해 온 및 오프로 구동된다. 앞선 언급한 바와 같이, VCSEL 다이오드(100)의 방출점은, 저전압 구동기가 단독으로는 VCSEL 다이오드(100)을 방출 상태로 두기에 충분히 높은 레벨에서 구동하지 못하도록, 즉, 저전압 구동기 공급 전압(Vdd)이 Vth 아래가 되도록 이루어진다. 어떤 실시예에서는, Vdd는 Vth의 거의 반(1/2)이다. 바이어스 전압이 VCSEL 다이오드(100)를 방출점 또는 바로 아래에서 구동시키는 것 대신에, 저전압 구동기가 VCSEL 다이오드(100)이 충분히 방출되도록 충분한 추가 구동을 제공한다. 하나 이상의 수동 소자들은 CMOS 구동기가 구동중이 아닐 때 VCSEL 다이오드(100)가 턴오프되는 것을 방지한다. 양호하게는, 리액티브성 또는 저항성 또는 양자 모두일 수 있는 수동 소자는 높은 Q의 리액티브 소자, 즉, 최소 저항성을 갖는 소자이다. 따라서, 수동 소자는 높은 Q의 인덕터 또는 커패시터 또는 낮은 저항치의 저항일 것이다. 수동 소자는, CMOS 구동기가 방출에 대해 VCSEL 다이오드를 선택적으로 구동시키면서, VCSEL 다이오드를 통하는 전류를 그 방출 전류 또는 그 약간 아래에 유지시킨다.
도 2는 하나의 양호한 수동 소자의 예로서, 높은 Q의 집적된 인덕터(110) 또는 마이크로 인덕터(μ인덕터)를 도시하고 있다. 이 인덕터는 구동기 칩상에, 또는 VCSEL 다이오드 칩상에, 또는 구동기 및 VCSEL 다이오드 칩에 부착된 중간 칩상 에 집적될 수 있다. 비슷한 방식으로, μ인덕터(110)은 구동기 및 VCSEL 다이오드 양자 모두를 포함하는 칩상에 포함될 수 있다. 본질적으로, 이 실시예는 임의의 집적 회로 기술, 특히 표준 온-칩 상호접속을 위해 6 ~ 8 금속층들이 이용가능한 CMOS 에서 구현가능하다. 이 예에서, μ인덕터(110)는, 예를 들어 구리 배선층 및 접촉패드(122, 124)에 위치한 시작/종착층과 같은, 인접한 배선층들 상에 5개 루프(112, 114, 116, 118, 및 120)를 포함한다. 나아가, (예시적 목적으로) 사각형으로 도시된 각각의 루프(112, 114, 116, 118, 120)는 6각형 또는 8각형과 같은 임의의 형상일 수 있다. 이 예의 사각 루프(112, 114, 116, 118, 120)의 각각의 측면은 200~250 마이크로미터(㎛)이므로, 각 루프(112, 114, 116, 118, 120)는 대략 그 길이가 1 밀리미터(mm)이다. 인덕터 저항은 프로세스 의존적이기 하지만, 전형적으로 25 ~ 50Ω이므로, 2mA에서 인덕터의 전압 강하는 약 50 mV정도로 무시할만한다. 선택적으로, 복수의 μ인덕터(110)가 하나의 칩상에 포함될 때, 이들은 하나의 공통 바이어스 패드(122 또는 124)를 공유할 수 있다. 예를 들어, 패드(124)는 루프(112)와 동일한 배선평면 내의 공통 매립된 바이어스 라인(미도시)에 접속될 수 있다.
따라서, 이렇게 다중권선 인덕터를 구축함으로써, 총 인덕턴스는 루프의 개수(n)에 지수적으로 비례한다. 즉, n2에 비례한다. 그 결과, 길이 1mm인 와이어의 자기 인덕턴스(self inductance)는 대략 1 나노헨리(nH)이지만; 6권선 또는 6루프 인덕터의 인덕턴스는, 권선당 대략 1nH의 자기 인덕턴스의 6배 보다 훨씬 크다. 대신에, 루프의 상호 인덕턴스로 인해, 총 인덕턴스는 6×6×1nH = 36 nH이다. 예를 들어, 와이어 본딩과 같은 전형적인 칩 부착 기술은 각각의 칩 입력/출력(I/O)에서 1 ~ 2 nH를 삽입하지만, 이것은 본 발명의 μ인덕터(110)에 의해 달성되는 25 ~ 50 nH 범위에는 훨씬 못미친다. 따라서, 비실용적이고 사용불가능한 종래 기술의 대안적인 방법(이 예에서는, 36 mm(14") 와이어를 제공하거나, 측변 6개 루프상에 200 ㎛ 코일을 제공하는 것)에 의해서는 달성하지 못할 유용한 인덕턴스가 집적된 수동 소자에 의해 달성된다.
도 3은 단일 칩(130)의 예를 도시하고 있다. 여기서 구동기 소자들(132, 134), 수동 소자들(μ인덕터 110), 및 VCSEL 다이오드(136)는 본 발명의 양호한 실시예에 따라 단일 칩 상에 포함될 수 있다. VCSEL 다이오드(136)는 예를 들어, -1.6V의 외부 네거티브 전압 소스(138)에 의해 그 캐쏘드에서 바이어싱된다. 이 예에서, 구동기 소자들(132, 134)은 CMOS 인버터 구성으로 되어 있으며, 이 인버터에서는, P-타입 전계 효과 트랜지스터(132)(P-타입 FET 또는 PFET)가 통상 1.5V 공급 전압과 VCSEL 다이오드(136)의 애노드(즉, 인버터의 출력) 사이에 있다. 선택적인 N-타입 FET(NFET)(134)는 VCSEL 다이오드(136)의 애노드와 접지 사이에서 μ인덕터와 병렬로 접속된다.
DC 바이어스 조건에서, 인버터 입력(140)을 하이로 유지하면, VCSEL 다이오드(136)의 애노드에서의 인버터 출력은 접지(0V)에 있고, 바이어스 전류(2mA 정도)는, μ인덕터(110)로부터 이를 통해, 또한 VCSEL 다이오드(136)를 통해 바이어스 공급(138)의 네거티브 단자로 흘러간다. 따라서, VCSEL 다이오드(136)의 출력이 로우, 본질적으로는 접지이고, VCSEL 다이오드(136)를 방출점 또는 그 부근에 바이어싱시킨다. 인버터 입력(140)이 로우로 구동될 때, NFET(134)(포함된다면)는 턴오프되는 반면, PFET(132)는 턴온되어 VCSEL 다이오드(136)의 애노드를 방출에 들어갈때까지 하이로 풀링한다. 따라서, PFET(132)는, μ인덕터(110) 내에 2mA 전류를 유지시키고 VCSEL 다이오드(136)를 통해 3+mA를 유지시키기 위해 충분한 전류를 공급하도록 크기조절(size)된다. 나아가, μ인덕터(110)를 통해 흐르는 전류는 본질적으로 2mA로 유지된다. 이것은, 100 Gbaud 신호와 100 피코초(100ps)의 데이터 기간 동안, μ인덕터(110)의 인덕턴스를 25 ~ 50 nH로 하고 μ인덕터 전압을 0.2-0.4V로 하여, 공지된 기본적인 회로 분석법을 통해 검증될 수 있다. 마지막으로, 구동기 인버터 입력(140)을 다시 한번 하이로 구동하면, PFET(132)는 턴온프되고, 전류는 μ인덕터(110)로부터 VCSEL(136)을 통해 흐르기 시작한다. 이 때, μ인덕터 전류는 방출이전의 레벨로 복귀한다. 만일 선택적인 NFET(134)가 포함된다면, 이것은 PFET(132)가 턴오프될 때 턴온되며, VCSEL 다이오드의 애노드를 본질적으로 접지로 클램핑하여 인덕터(110)가 방출이전의 레벨로 복귀함에 따라, VCSEL 다이오드(136)의 애노드가 μ인덕터에 의해 약간 네거티브로 풀링되는 것을 방지한다.
상기 언급한 바와 같이, μ인덕터(110)는, VCSEL 다이오드(136)를 방출시키기에 충분히 높게 저항을 풀링하는데 필요한 전류를 옵셋하기 위해 PFET(132)의 크기 또는 바이어스 전압에서의 대응하는 변경과 더불어 하나의 저저항(200 - 400Ω)으로 대체될 수 있다. 또한, VCSEL 다이오드(136)가 네거티브 공급(138)에 의해 바이어싱되고 방출을 위해 PFET(132)에 의해 풀링되는 것으로 도시되어 있지만, 이 것은 일례에 불과하다. 본 발명은 동일한 결과를 제공하도록 임의의 적절한 회로 변형에 적용된다. 예를 들어, VCSEL 다이오드(136)를 Vdd 이상으로 바이어싱하고 방출을 유발하도록 그 캐쏘드를 로우로 풀링하는 것등이다.
도 4a-b는 유사한 소자들에는 동일한 기호가 할당되어 있는 도 3의 단일 칩(130)에 대한 다중칩 변형을 도시하고 있다. 도 4a의 예에서, 구동기 소자(132, 134)와 μ인덕터(110)는 제1 칩(150), 예를 들어 광학 버스 구동기 칩상에 있다. VCSEL 다이오드(들)(136)은, 전형적으로는 전체 어레이를 위한 하나의 공통된 접속부에서 각각의 VCSEL 다이오드(136)의 캐쏘드에 접속된 외부 네거티브 전압 소스(138)를 갖는 제2 칩(152), 예를 들어 VCSEL 다이오드 어레이 칩 상에 포함되어 있다. 개개의 점퍼(154)는 각각의 구동기 출력과 패드(156)에서의 그 대응하는 μ인덕터(110)를 패드(158)에서의 대응하는 VCSEL 다이오드(136)의 애노드에 접속한다. 도 4b의 예에서의 대조로서, 구동기 소자(132, 134)는 제1 칩(160) 상에 포함되고 μ인덕터(110)과 VCSEL 다이오드(들)(136) 양자 모두는 제2 칩(162) 상에 포함된다. 이들 2개 변형은, 점퍼(154)가 1 - 3nH를 추가함으로써 μ인덕터(110)의 효율성을 약간 저하시키는 도 3의 실시예와 실질적으로 동일하게 동작한다.
도 5a-b는 유사한 소자들에는 동일한 기호가 할당된 도 4a-b의 다중칩 예에 대한 추가 변형을 도시한다. 이들 특정 실시예 변형은 CMOS 회로 공급 전압(Vdd)가 방출 전압, 예를 들어, 0.8V보다 낮은 경우에 유효하다. 격리/부스트 커패시터(170)는 구동기 소자들(132, 134)과 대응하는 μ인덕터(들)(110)과 접속된 칩 패드(174) 사이에서 구동기 칩(172)에 포함된다. 또한, 바이어스 공급 전압(176)은 접 지 대신에 μ인덕터(들)(110)의 한 측에 인가되는 반면, VCSEL 다이오드(들)(136)의 캐쏘드는 접지된다. 즉, 바이어스 공급(138)은 0V로 세트된다. 개개의 점퍼들(154)은 각각의 구동기 출력을 제2 칩(178) 상의 패드(158)에서 있는 VCSEL 다이오드(136)의 애노드에 접속시킨다. 도 5b의 예에서의 대조로서, 구동기 소자들(132, 134)은 제1 칩(180) 상에 있고, 격리/부스트 커패시터(들) 및 μ인덕터(들)(110) 양자 모두는 VCSEL 다이오드(들)(136)을 갖는 제2 칩(182) 상에 포함된다. 점퍼(184)는, 패드(186)에서의 구동기 출력을 패드(1800)에서의 격리/부스트 커패시터(170)의 네거티브 (로우)에 접속시킨다.
도 5a-b의 이들 변형들은, 주로 격리/부스트 커패시터들(170) 때문에 도 3 및 도 4a-b의 실시예들보다 약간 다르게 동작한다. DC 바이어스 조건하의 도 4a의 예의 경우, VCSEL 다이오드(136)는 1.6V에서 온되어, μ인덕터(110)를 통해 흐르는 2 mA 정도의 전류를 통과시킨다. 입력이 구동기 소자들(132, 134)에 인가될 때, 격리/부스트 커패시터(170) 상에는 전하가 축적되어, μ인덕터(110)에 접속된 측이 반대측에 비해 포지티브가 된다. 또한, 구동기 소자들(132, 134)은, 동작시, 예를 들어 10 Gbaud에서, 커패시터가 충전도 하지 않고 상당한 방전도 하지 않도록 선택된다.
초기에, 입력(140)에 하이가 인가되고, 격리/부스트 커패시터(170)는 본질적으로 1.6V로 충전된다. 입력(140)이 로우로 스위칭되면, NFET(134)는 턴오프되고 PFET(132)는 턴온되어 격리/부스트 커패시터의 네거티브 측을 푸시업한다. 그러나, VCSEL 다이오드(136)는, μ인덕터(110)가 2 mA를 지속적으로 통과시킬 때 격리 /부스터 커패시터(170)의 포지티브 측을 약 2.0 V로 클램프한다. 한 측이 2.0 V로 클램프된 격리/부스트 커패시터(170)와 더불어, 커패시터(170)의 로우측에서의 인버터 출력은 초기에 약 0.4V까지 상승해서, 설계에 따라 달라지는 PFET(132)에 의해 결정되는 속도로 Vdd를 향해 (커패시터(170)이 방전함에 따라) 붕괴(decay)되어 간다. 다시 한번, 양호하게는, 설계에 따라 단일 비트에 대해 100 피코초 또는 그 이하의 방출 시간 동안에 붕괴는 거의 발생하지 않는다. 수개의 비트 스트링 동안에 더 많은 붕괴가 발생할 수 있지만, 그 스트링이 미소하거나/무의미한 스트링이 될만큼 길어지지 않는다면 그 추가적인 붕괴는 여전히 사소하다. 입력이 다시 한번 하이로 스위칭되는 때와 대조적으로, 격리/부스트 커패시터(170)의 네거티브 단은 접지를 향해 다시 한번 로우로 풀링되고, 이것은 붕괴의 크기에 따라 포지티브 측을 약간 아래로 다운시킨다. 출력 패드(174)가 1.6 V에 근접함에 따라 격리/부스트 커패시터(170)가 재충전된다. 도 5b는 도 a와 실질적으로 유사하게 동작한다.
비록 본 명세서에서는 온칩 가변 전압 소스로서 그래픽적으로 표시되어 있지만, 바이어스 공급(138)은 네거티브(-1.6V) 외부 공급 또는 임의의 적절한 바이어스 전압 소스로의 외부 접속과 같은 것일 수도 있다. 또한, 온칩 전압 발생기는 CMOS 집적 회로에 대한 종래 기술에서 잘 알려져 있다. 따라서, 전압 공급 소스(138, 176)는 온칩 전압 발생기 또는 임의의 다른 적절한 전압 소스와 같은 것일 수도 있다.
상술한 바와 같은 고성능, 고속 광학 데이터 신호 구동기를 제공한 후에, 이러한 보다 높은 성능의 이점을 취하기 위해서는 적절한 광검출기들/수신기들이 필요하다. 따라서, 양호한 실시예의 광학 채널은 고성능의 광검출기, 양호하게는 CMOS 칩상의 감지 증폭기와 더불어 제작하기 위한 실리콘 광검출기를 포함한다. 양호한 고성능 광검출기는, 향상된 내부 광방출을 위해 초박형 금속 양자 웰 구조를 가지며, 표면 플라즈몬 강화된 밴드갭 여기, 특히 격자 및 에지 보조형 표면 플라즈몬 여기를 가진다.
양호한 실시예의 광검출기의 이해를 돕기 위해, 도 6a-b는 실리콘에서의 (벡터 200으로 표시된) 직접 밴드갭 여기와 (벡터 202로 표시된) 간접 밴드갭 여기의 메카니즘 및 대응하는 흡수 계수를 도시하고 있다. 특히, 이들 여기가 단면에서의 광여기, 보다 구체적으로 광검출기의 감도에 어떻게 영향을 미치는지를 이해하기 위해, 직접 밴드갭 여기와 간접 밴드갭 여기간 차이의 물리적 기원이 이해되어야만 한다. 따라서, 직접 밴드갭 여기(200)의 경우, 초기 상태(204)와 최종 상태(206)는, 실리콘에 대해 고흡수 단면을 갖는, 전이 에너지(△E), 3.5 eV만큼 분리된다. 전자 모멘텀은 초기 상태(204)와 최종 상태(206) 양자 모두에서 동일하다. 따라서, 전이로부터의 모멘텀 변화(△k)는 제로(0)이다. 광여기 프로세스에서 △k=0이기 때문에, 광자들은 초기상태-대-최종상태 전이에 대해서만 충분한 에너지를 공급하면 된다. 따라서, 직접 밴드갭 여기(200)의 경우, 모멘텀에서의 변화는 없기 때문에, 에너지 보존의 법칙 및 모멘텀 보존의 법칙은 에너지 보존의 법칙으로 단순화된다.
대조적으로, 간접 밴드갭 여기(202)는 에너지 성분(208)과 모멘텀 성분(210) 양자 모두를 가진다(즉, △k > 0). 따라서, 최종 상태(206)는 약간의 에너지 성분(△E > 0)만큼 초기 상태(204)로부터 분리된다. 대응하는 흡수 계수들로 표시된 바와 같이, 광자들은 에너지 성분(208)만 제공할 수 있고 비-제로 모멘텀 성분(210)은 제공할 수 없기 때문에, 1.1 eV 간접 밴드갭 여기에 대한 여기 단면(212)은 3.5eV의 직접 밴드갭 여기(200)에 대한 여기 단면(214)보다 그 크기가 낮다. 따라서, 전형적으로 850nm(~1.5 eV) 광자들은 직접 밴드갭 반도체들에서의 100nm 흡수 길이(또는 침투 깊이)외 비교해 볼 때 (간접 밴드갭) 실리콘 내에 약 10㎛까지 침투할 수 있어, 2차수 정도 차이가 난다.
본 발명의 광검출기는 여기를 향상시키기 위해 간접 밴드갭 특성을 이용함으로써 실리콘의 간접 밴드갭 특성의 성능 제한적인 장애를 극복한다. 따라서, 양호한 실시예의 광검출기는, SOI 기판상 뿐만 아니라 종래의 벌크 실리콘 웨이퍼들 상에 제조될 수 있는 간단하고 비싸지 않으며, 고속, 고성능의 CMOS-호환형 광검출기이다. 나아가, 본 발명은, 보다 민감하고 덜 비싸며 간단한 광검출기를, SiGe를 포함하여 다른 HEMT(High Electron Mobility Transistor) 기판 상에 제조하기 위한 대부분의 다른 반도체 기술들에 적용될 수 있다.
도 7은 금속-실리콘-금속 구조(220)의 양호한 광검출기의 예를 도시하고 있다. 여기서, 고유한 쇼트키 장벽 다이오드로부터의 내부 광방출은 광검출을 용이하게 한다. 내부 광방출은 쇼트키 장벽에서 발생하는 것으로 알려져 있으며, 금속-반도체의 계면에서의 쇼트키 장벽 전위, 및 최근의 고속 Si 및 GaAs 광검출기에서의 쇼트키 장벽 전위의 높이를 측정하는데 사용되어 왔다. 본질적으로, 광자들은 전자들을 금속-반도체 쇼트키 장벽 계면 이상으로 여기시킨다. 금속 전극들(222, 224)에 바이어스가 인가되어 쇼트키 장벽을 가로지르는 전계를 형성할 때, 여기된 전자들은 반도체 밸런스 밴드를 통해 포지티브로 바이어싱된 콜렉터 전극(2245)으로 표류한다.
초기상태 Ψi로부터 최종상태 Ψf로의 광-유도된 상태 전이들은 전이 매트릭스 <Ψf|△ㆍA|Ψi>로 표시될 수 있다. 여기서, A는 벡터 전위이다. 따라서, 전이 확률은, 초기상태 및 최종상태의 국부 밀도를 기술하는 초기상태 벡터와 최종상태 벡터 양자 모두에 의해 제한된다. 따라서, 쇼트키 장벽 이상의 상태로의 금속 전자 광여기 확률은, 페르미 준위에서의 초기상태 n(ε)의 고밀도와 더불어 증가한다. 따라서, 페르미 준위 부근 상태으로부터 쇼트키 장벽을 넘어 여기된 캐리어들은 광캐리어 밀도를 증가시키지만, 더 깊은 레벨의 여기로부터는 아니다.
따라서, 만일 최종상태와 전위 벡터가 정렬한다면, 전이 확률은 초기 상태들의 밀도에 비례한다. 따라서, 페르미 준위에서의 더 높은 캐리어 밀도는 캐리어 여기의 더 높은 확률을 의미하고, 그에 따라 더 높은 검출기 양자 산출량을 의미한다. 본 발명은, 양자 웰 영역에서 100 Å 또는 10nm의 금속막 두께를 갖는 초박형 금속막 쇼트키 장벽을 통해 광전류 산출량을 최대화함으로써 더 높은 검출기 감도를 달성한다.
따라서, 본 발명에 따르면, 실리콘 상의 초박형 금속막은 실리콘 표면 상에 금속 양자 웰 액티브층을 형성하여, 금속-반도체 계면에서의 내부 광방출을 향상시킨다. 광검출기의 초박형 액티브층(예를 들어, 10 - 300Å, 양호하게는 < 100Å)은 광캐리어 발생 뿐만 아니라 광자 흡수를 향상시켜, 광여기 프로세스를 상당히 개선시킨다. 따라서, 초박형 금속막 내의 유사 2차원 전자 가스는 전위 웰에 의해 공간적으로 한정된다. 드브로이 파장 규모의 전위 웰 폭(즉, 초박형막의 두께)을 달성하기 위해, 양자 웰 액티브층 두께는 10nm 이하의 크기이다.
도 8은 실리콘(230) 및 SOI(232) 상의 양호한 실시예의 초박형 금속막 양자 웰의 금속-실리콘 쇼트키 접촉 구속 전위의 예를 도시하고 있다. 검출기의 벌크측상의 금속-실리콘 접합의 쇼트키 장벽은, 실리콘 표면 또는 검출기의 전면 상의 초박형 금속막의 진공-전위에 의해 형성된 다른 한정 장벽과 더불어, 하나의 공간 한정 장벽(즉, 실리콘 내)을 형성한다. 만일 유전체가 금속막을 덮는다면, 유전체의 밴드갭은 진공 전위 대신에 구속 전위를 형성한다.
도 9는, 상이한 에너지 범위들에서의 국부적 전기 상태 밀도를 튜닝하기 위해 양자 웰층 두께가 어떻게 조절될 수 있는지를 도시하고 있다. 이 구조는 고밀도의 양자 웰 상태들이 페르미 준위에 있도록 형성될 수 있다. "Photoemission Studies of Quantum Well States in Thin Films" Surface Science Reports, 39(2000), pp.181-235에서 T.C.Chang은 QW 전자 상태를 관측하고 상태 밀도 형성을 공작하기 위해 광전자 스펙트로스코피를 사용하는 것을 가르치고 있다. 또한, 상이한 기판들 상에 단층별로 초박형 금속막을 피착하면, 광전자 스펙트럼은 양자 웰 전자 상태의 두드러진 존재와 그 전개를 보여주었다. 따라서, 적절한 금속막 두께 튜닝을 통해 고밀도의 전자 상태들이 페르미 준위에서 형성될 수 있다. 금속 양자 웰은 직접적으로 양자 산출량을 상당히 향상시키며, 따라서 광검출기 성능을 향상시킨다.
이와 같은 미시적 금속 구조에서, 예를 들어, 파장길이 이하의 금속 구조는, 광학 주파수에서 고유한 전기적 및 광학적 속성을 특징적으로 보여준다는 것은 알려져 있다. 이들 고유한 속성들은 금속의 큰 벌크 속성들과는 전혀 닮지 않았다. 예를 들어, 통상의 두께에서도 금속막들은 완전 반사체이다. 이것은 모멘텀 보존으로 인해 어떤 의미있는 정도로 광을 흡수하지도 않고 투과시키지도 않기 때문이다. 그러나, 대조적으로 미시적 불규칙성 또는 주기성을 갖는 금속막 구조들은 강한 광학적 흡수를 보인다. 이와 같은 금속 미시 형상물에 의한 강한 광학적 흡수는 표면 플라즈몬 여기의 결과이다.
표면 플라즈몬은, 유도된 표면 전하 밀도 진동, 즉, 맥스웰 방정식으로 기술되는 표면 전자기파이다. 금속은 플라즈몬 공진 주파수 이하의 광학 주파수에 대해 유전 상수의 실수부가 음의 값인 반면, 유전체 또는 진공의 유전 상수의 경우에는 양이다. 따라서, 금속/유전체 계면의 대향 면들상의 유전 상수의 실수부들은 상이한 부호를 가진다. 따라서, 광은 도 8의 구조(230, 232)와 같은 반도체 표면상의 초박형 금속막에서 뿐만 아니라 독립 금속막에서도 표면 플라즈몬 및 표면 전자기파를 여기시킬 수 있다. 전자기 공진, 즉, 입사광의 에너지 및 인플레인 모멘텀이 금속막의 표면 플라즈몬 모드들의 에너지 및 인플레인 모멘텀과 정합할 때, 강한 광학적 흡수가 발생한다. 전자기 공진은 금속막 내에서 및 그 주변에서 국부 전자기장의 확립을 초래한다. 국부 전자기장 강화는 102 내지 106 정도 만큼 입사 광필드를 초과할 수 있다. 이와 같은 강한 국부 전자기장은, 플라즈몬 강화된 광방출과 같은 선형 프로세스 뿐만 아니라 비선형 프로세스(예를 들어, 표면 강화된 라만 스펙트로스코피, 제2 고조파 발생, 합 주파수 발생)에서 소위 자이언트 효과(giant effect)를 가진다. 유사한 자이언트 국부 필드 효과는 광검출기 밴드갭 여기에서도 마찬가지로 잘 동작한다. 따라서, 실리콘상의 초박형 금속막에서의 이와 같은 플라즈몬 공진은 본 발명에 따른 고감도, 고속 금속-실리콘-금속 광검출기를 제공한다.
도 10은 표면 플라즈몬 여기의 한 예로서, 본 발명의 양호한 실시예에 따른 광자 파장 λ정도 또는 그 이하의 선형 차원을 갖는 금속막으로 형성된 형상물(242)에 대비하여, 확장된 플랫 금속막(240)의 통상의 행동을 비교하고 있다. s-편광된 광자(244)는, 등전위 도전성 표면 상에 전하를 유도할 수 없기 때문에, 확장된 플랫 금속막(240)에 결합될 수 없다. 또한, 모멘텀 보존은 p-편광된 광자(246)가 확장된 플랫 금속막(240)에 결합하는 것을 방지한다. 대조적으로, p-편광된 광자들은 λ 또는 그 이하 정도의 폭을 갖는 금속 스트립(242)에 결합할 수 있다. 따라서, 광자들은 구동 광자 필드에 의해 유도된 광자 주파수(ω)에서 λ크기의 형상물 내에 전하 밀도 진동을 여기시킬 수 있다. 그러나, 유도된 진동의 위상과 진폭은 ω-ω0에 의존하며, ω0는 플라즈몬 공진 주파수이다.
도 11은, 광(250) 및 표면 플라즈몬(252)에 대한 분산 관계(dispersion relations)를 도시하고 있다. 그 각각은 전자기 진동의 주파수와 그 모멘텀 사이에 각각 상관관계를 갖고 있다. ω=ck 광라인(254)은 광자의 파동 벡터(k)와 그 주파수간의 선형 관계를 도시하고 있다. 비선형 표면 플라즈몬 분산 곡선(252)은 광라인(254)의 우측 및 아래쪽에 놓여있다. 이것은, 동일한 에너지 광자와 플라즈몬(즉, 동일한 ω)에 대해, 플라즈몬 모멘텀은 항상 광자 모멘텀보다 크다는 것을 의미한다. 그 결과, 광자 단독으로는 표면 플라즈몬을 결코 여기시킬 수 없다. 예를 들어, (ωp-△ω) 주파수에서, kL < kp, 즉, 광자의 모멘텀은 표면 플라즈몬의 모멘텀보다 더 작다.
그러나, 광자들은 실리콘상의 적절한 공간적 금속막 구조(예를 들어, 격자)를 선택함으로써 표면 플라즈몬으로 변형될 수 있다. 선택된 구조 또는 격자 내의 높은 공간 주파수 푸리에 성분은 플라즈몬 여기를 위해 필요한 추가 모멘텀을 제공한다. 따라서, 격자 결합, 에지 결합, 및 표면 러프니스 결합에 응답하여 표면 플라즈몬 여기를 위한 구조가 선택된다. 이 구조는 금속막이 입사 광자들의 에너지에서 플라즈몬 공진을 보여야 한다는 점에서 더욱 제약된다. 표면 플라즈몬은 미소 금속 구조의 크기에 따라 아래쪽으로 이동한다. 즉, 막이 얇을수록 플라즈몬 공진 주파수는 낮아진다.
공진 주파수 또는 그 부근에서의 광자 여기된 표면 플라즈몬은 실리콘 내의 간접 밴드갭 여기를 포함하여, 추가적 전자 여기에 대한 모멘텀을 제공한다. 또한 플라즈몬 공진 주파수의 +/-△ω 내에서, 플라즈몬 모멘텀은 임의의 모멘텀 보존 시나리오와 정합하는 모멘텀을 제공하기 위해 임의의 큰값이 될 수 있다. 따라서, 본 발명은 실리콘 내의 간접 밴드갭 여기를 위한 새로운 효율적인 이용을 제공한 다. 플라즈몬은 간접 밴드갭 여기에 대한 에너지와 모멘텀 양자 모두를 제공하므로, 직접 밴드갭 여기에 필적할만한 전이 확률을 달성한다.
도 12a는 금속막 두께의 함수로로서의 텅스텐/실리콘(W/Si) 광검출기(260)의 광전류(즉, 광 여기의 효율성)를 도시한다. 거의 모든 금속이 사용될 수 있지만, 실리콘층(262) 상에 포지티브 광검출기 전극(262)과 네거티브 광검출기 전극(264)을 포함하는 금속 격자를 형성하는 예시적 목적을 위해 텅스텐이 사용되었다. 이 예에서, 2000Å (200nm)의 금속 격자(262, 264)가 과산화수소로 세선화(thin)되고 VCSEL 다이오드로부터의 3mW의 광 전력, 즉 850nm에서의 1.5eV에 노출된다. 금속 격자를 2000Å으로부터 400Å로 세선화시키는 것은 측정가능한 응답을 거의 제공하지 않기 때문에, 그래프로부터 그 데이터는 생략된다. 그러나, 400Å 이하에서, 전류 응답에서의 변화는 드라마틱하며, 약 100Å에서 절정에 달한다. 특히, 100Å에서의 이러한 높은 광전류는 금속 (텅스텐) 막의 에지 영역이 레이저광에 노출될 때, 발생한다. 대조적으로, 레이저를 클린 실리콘으로 향하게 하면, 예를 들어, 텅스텐막 바깥의 영역, 또는 (도 10의 240과 같은) 확장된 플랫 텅스텐막의 중심 영역으로 향하게 하면, 검출가능한 광전류가 상당히 작아진다. 따라서, 특정 금속에 대해 적절한 두께를 선택함으로써, 플라즈몬 공진이 VCSEL 다이오드에 응답하도록 선택될 수 있다.
도 12b는 도 12a의 W/Si 광검출기(260)의 B-B를 따른 단면을 도시한다. 전극들(262, 264)의 얇은 금속(W) 핑거들(268, 270)을 교대시키면, 실리콘층(266) 표면(272)과의 쇼트키 장벽 다이오드 접합이 형성된다.
도 13은 2개의 핑거들(268, 270) 사이의 양호한 실시예의 광검출기(예를 들어, 260)의 동작을 그래픽적으로 도시하고 있다. 본 발명에 따른 간접 밴드갭 여기를 향상시키는 플라즈몬 중개 국부 필드와 더불어, 실리콘 상의 초박형 금속막 격자(핑거 268, 270)의 양자 웰 특성에 의해 내부 광방출이 향상된다. (도 12의 266) 실리콘 상의 초박형 금속 격자(268, 270)는 페르미 준위 부근에서 높은 국부 밀도의 전자 상태들을 형성한다. 표면 플라즈몬은 높은 효율의 간접 밴드갭 여기에 대해 에너지와 모멘텀 모두를 추가한다. 이러한 거대한 필드 향상의 결과, 공핍 영역의 에지 부근과 쇼트키 계면 부근에서 밴드갭 여기가 발생하여, 홀 및 전자쌍을 광학적으로 발생시킨다. 쇼트키 장벽의 강한 전위 필드는, 통상 낮은 이동도를 갖는 홀들이 네거티브 바이어싱된 금속쪽으로 즉시 쓸려가도록 만든다. 동시에, 쇼트키 전위와 검출기 바이어스 전위의 결합된 필드 내에 있는 훨씬 높은 이동도의 전자들은 포지티브 전극쪽으로 향한다.
유익하게도, 초박형 격자에서의 이러한 예외적 우호 상황은, 대단히 높은 양자 산출량과 높은 검출기 속도를 제공한다. 특히 도 12a-b와 13의 예에서와 같은 검출기는 약 30%의 양자 산출량에 대응하는 응답성을 갖는다. 실리콘상의 2㎛ 피치상의 13 텅스텐 핑거(268, 270)(각각 25㎛ 길이)로부터, mW 광전력당 0.2mA정도의 전류가 실현될 수 있다. 따라서, 상술한 850 nm의 VCSEL은 3mW의 광전력을 제공하기 때문에, 전형적인 종래 기술의 광학 링크를 통한 전력은 1 mW의 광전력을 광검출기에 부여하고, 그에 따라 광검출기를 통해 0.2mA의 전류를 유도한다. 이 전류는 거의 모든 유형의 회로가 수신기로서 동작할 수 있도록 FET 또는 FET들의 게이트에 직접 제공될 수 있다.
도 14a-b는 양호한 실시예의 광수신기(280, 290)의 예이다. 제1 예에서, 13 핑거 25㎛ 광검출기(282)는 공급 전압, 예를 들어 Vdd와, NFET(286N)과 PET(286P)의 게이트인 CMOS 인버터(286)의 입력(284) 사이에 부착된다. 프리차지 패스 게이트(288)는 인버터 입력(284)에 접속되고 클럭에 의해 게이팅된다. 양호하게는, 더 빠른 응답을 위해, 프리차지 전압은 Vdd의 1/2보다 작으며, 더욱 양호하게는, Vdd의 1/3, 즉 VT 또는 그 아래의 값이다. 인버터 입력(284)에서 총 노드 커패시턴스는 20 페토패럿(fF) 정도이다. 클럭(clk)이 하이일 때, 패스 게이트(288)는 인버터 입력(284)을 프리차지 전압까지 방전하는 중이다. 클럭은 로우로 되돌아가서 패스 게이트(288)을 턴오프하고, 인버터 입력(284)은 프리차지 전압에 머무르며 인버터 출력은 하이이다. 1mW 레이저 광이 광검출기(282)를 때릴때, 광검출기는 200㎂를 통과시키고, 이것은 인버터 입력을 충전시킨다. Q=CV이고 I=C*△V/△t이기 때문에, 10 Gbps에 대응하는 광검출기로의 100 ps 레이저 펄스는, 인버터를 스위칭하기에 충분한 전압인 1V로 인버터 입력(284)을 충전시키기에 충분한 전류를 제공한다. 광이 중단되면, 인버터 입력(284)은 그 프리차지 상태로 되돌아간다.
도 14b는 TIA(Trans Impedance Amplifier) 광수신기(290)의 한 예를 도시하고 있으며, 이 광수신기는 3개의 인버터들(292, 294, 296)과 피드백 임피던스 또는 저항을 포함한다. 이 실시예에서, 13 핑거 25㎛ 광검출기(282)는 공급 전압, 예를 들어 Vdd와, 바이어스 저항(298)에 있는 한 인버터(282)에 대한 입력 노드(300) 사 이에 부착된다. 바이어스 저항(298)은, 광검출기(282)에 광이 없는 상태에서 3개의 인버터들을 진동하지 못하고 정상 상태에서 안정화되도록 선택된다. 광검출기(282)에 광이 제공되면, 광검출기(282)는 전류를 통과시켜 입력 노드(300)를 하이로 풀링한다. 이에 응답하여, 인버터(292)는 그 출력을 구동하고, 인버터(294)로의 입력을 로우로 한다. 인버터(294)는 그 출력을 구동하고, 인버터(296)로의 입력을 하이로 한다. 인버터(296)는 그 출력을 로우로 한다. 3개의 인버터들(292, 294, 296)을 평형상태에서 바이어싱함으로써, TIA(200)은 도 14a의 간단한 실시예(280)보다 훨씬 빠른 응답 시간을 가진다. 따라서, 도 14a-b의 광수신기(280, 290)는 하나의 CMOS IC상에 형성될 수 있는 고성능 CMOS 광수신기이다. 또한, 만일, 예를 들어, 더 큰 인버터(286)를 구동하기 위해 더 많은 전하가 필요하다면, 광검출기(282)는 핑거들(264, 266)을 추가하거나, 핑거 길이를 증가시키거나, 양자 모두를 수행하여 증가될 수 있다.
또한, 초박형 금속막 양자 웰의 전기적 및 광학적 속성은 주로 공간적 한정, 즉, 막의 두께, 및 전위 웰의 높이와 형상의 속성에 의해서 결정되기 때문에, 본 발명은 광범위한 응용성을 갖는다. 비록 실리콘상의 금속의 경우에 대해 기술되었지만, 본 발명은 거의 모든 금속 및 반도체와 그 조합에 적용가능하며 상술한 높은 양자 산출량을 달성하며 양자 웰 막을 튜닝하여 동작 속도를 높힐 수 있다.
나아가, 도 3-5b에서와 같은 양호한 실시예의 고속 구동기를, 격자 광검출기(282) 및 적절한 광투과 매체와 같은 실리콘 상의 초박형 금속 쇼트키 장벽 광검출 기와 결합함으로써, 양호한 실시예는 저비용 고성능의 광학 데이터 채널을 제공한다. 따라서, 정렬이 문제가 안되는 짧은 거리의 개방된 환경이나 보다 긴 범위용의 광섬유와 같은 특정한 응용에 대해 광투과 매체가 선택될 수 있다. 나아가, 도 3에서와 같은 단일 칩 구동기와, 표준 CMOS 칩상의 표준 CMOS 감지 증폭기를 구동하는 도 12의 격자 광검출기(260)와 더불어, 양호한 데이터 채널 어셈블리는, 종래 기술에서 직면하던 문제인 부품들을 함께 접속하는 단점을 거의 겪지 않는다.
도 15a-b는 양호한 실시예와 종래 기술의 광수신기/구동기의 비교를 도시한다. 따라서, 도 15a는, 예를 들어, 다중칩 모듈에서, 개개의 VCSEL 다이오드(312), 다이오드 구동기(314), 범용 CMOS IC(예를 들어, 마이크로프로세서)(316), 복합 반도체 광검출기(318) 및 수신기 칩(320)과 더불어, 기판(310)을 도시하고 있다. 광검출기(318)는 VCSEL 다이오드(312)를 구동하는 다이오드 구동기(314)를 구동한다. 대조적으로, 양호한 실시예의 기판(330)은, 다이오드 구동기(334), 범용 CMOS 회로(336), 실리콘 광수신기(338)의 모든 기능을 하나의 집적된 CMOS 칩(332) 내에 제공하면서, CMOS IC(332)에서 칩 카운트를 2로 감소시키고 있다. 이 실시예에서, VCSEL 다이오드(312)는 CMOS IC(332)에 와이어링된 별도의 칩상에 있다.
유익하게도, 칩 카운트가 감소되기 때문에, 모듈에 필요한 전력, 기판 크기, 및 보드 점유 면적도 역시 감소된다. 또한, 이전에는 값비싼 복합 반도체 내에 마련되었던 기능들 모두 또는 대부분이 하나의 CMOS IC 상에 포함될 수 있다, 따라서, 본 발명의 광검출기, 광수신기, 및 VCSEL 다이오드 구동기 때문에, 다시 한번 상당한 성능과 비용 감소가 달성된다.
본 발명이 몇개의 양호한 실시예들의 관점에서 기술되었지만, 당업자는 첨부된 특허청구범위의 범위와 정신에 드는 수정과 더불어, 본 발명을 실시할 수 있다는 것을 이해할 것이다.

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  13. 고속 집적 광검출기에 있어서,
    반도체층과,
    두께가 2000Å보다 작고, 상기 반도체층에 쇼트키 장벽 다이오드 접합을 형성하는, 상기 반도체층 상의 초박형 금속 패턴과,
    상기 초박형 금속 패턴과 상기 쇼트키 장벽 다이오드 접합 사이에서 상기 반도체층에 형성된 양자 웰(well)
    을 포함하는 고속 집적 광검출기.
  14. 제13항에 있어서, 상기 초박형 금속 패턴은 상기 반도체층의 제1 표면상의 제1 광검출기 전극이고, 상기 고속 집적 광검출기는 상기 반도체층의 반대편 표면상에 제2 금속 전극을 더 포함하는 것인, 고속 집적 광검출기.
  15. 제13항에 있어서, 상기 양자 웰에는 2차원 전자 가스가 포함되는 것인, 고속 집적 광검출기.
  16. 제13항에 있어서, 상기 반도체층은 실리콘층인 것인, 고속 집적 광검출기.
  17. 제16항에 있어서, 절연층을 더 포함하고, 상기 실리콘층은 상기 절연층 상의 표면층인 것인, 고속 집적 광검출기.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제17항에 있어서, 상기 초박형 금속 패턴은 두께가 10 - 300Å인 것인, 고속 집적 광검출기.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제18항에 있어서, 상기 초박형 금속 패턴은 두께가 100Å 보다 작은(< 100Å) 것인, 고속 집적 광검출기.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제19항에 있어서, 상기 초박형 금속 패턴은 두께가 50Å인 것인, 고속 집적 광검출기.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제19항에 있어서, 상기 초박형 금속 패턴은 한쌍의 광검출기 전극을 포함하는 것인, 고속 집적 광검출기.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제21항에 있어서, 상기 한쌍의 광검출기 전극은 상기 실리콘층 표면 상에서 격자로 배열된 것인, 고속 집적 광검출기.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제22항에 있어서, 상기 격자는 2㎛ 피치상의 25㎛ 길이의 복수의 텅스텐 핑거들인 것인, 고속 집적 광검출기.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.
    CMOS 인버터를 구동하는 제23항의 고속 집적 광검출기를 포함하는 CMOS 광수신기.
  25. CMOS 인버터를 구동하는 제13항의 고속 집적 광검출기를 포함하는 CMOS 광수신기.
  26. 하나 이상의 광학 채널들을 포함하는 고속 데이터 채널에 있어서,
    집적 회로(IC) 칩 상의 전계 효과 트랜지스터(FET) 구동기 회로와, 상기 FET 구동기 회로의 출력에 한 끝이 결합된 수동 소자와, 한 전극이 상기 수동 소자에 결합된 VCSEL 다이오드와, 상기 VCSEL 다이오드를 바이어싱하는 바이어스 공급을 포함하는 고속 집적 광학 구동기와,
    한 끝에서 상기 고속 집적 광학 구동기에 의해 구동되는 광학 매체와,
    반도체층과, 2000Å보다 작은 두께를 가지며 상기 반도체층 내에 쇼트키 장벽 다이오드 접합을 형성하는, 상기 반도체층상의 초박형 금속 전극과, 상기 초박형 금속 패턴과 상기 쇼트키 장벽 다이오드 접합 사이에서 상기 반도체층 내에 형성되며 2차원 전자 가스를 담고 있는 양자 웰을 포함하는 고속 집적 광검출기
    를 포함하는 고속 데이터 채널.
  27. 제26항에 있어서, 상기 IC 칩은 CMOS 칩인 것인, 고속 데이터 채널.
  28. 제27항에 있어서, 상기 바이어스 공급의 크기는 CMOS IC 칩 공급 전압을 초과하는 것인, 고속 데이터 채널.
  29. 청구항 29은(는) 설정등록료 납부시 포기되었습니다.
    제28항에 있어서, 상기 수동 소자는 상기 VCSEL 다이오드의 애노드에 접속되며, 상기 바이어스 공급은 상기 VCSEL 다이오드의 캐쏘드에 접속되는 것인, 고속 데이터 채널.
  30. 청구항 30은(는) 설정등록료 납부시 포기되었습니다.
    제29항에 있어서, 상기 수동 소자는 집적 루프 인덕터를 형성하는 복수의 스택된 루프인 것인, 고속 데이터 채널.
  31. 청구항 31은(는) 설정등록료 납부시 포기되었습니다.
    제30항에 있어서, 상기 복수의 스택된 루프는 5개 이상의 직사각형 루프이고, 각각의 루프는 각 변이 200㎛ 이상인 것인, 고속 데이터 채널.
  32. 청구항 32은(는) 설정등록료 납부시 포기되었습니다.
    제31항에 있어서, 상기 루프 인덕터의 인덕턴스는 25 - 40 nH 이상인 것인, 고속 데이터 채널.
  33. 청구항 33은(는) 설정등록료 납부시 포기되었습니다.
    제32항에 있어서, 상기 집적 루프 인덕터는 상기 IC 칩상에 집적되는 것인, 고속 데이터 채널.
  34. 청구항 34은(는) 설정등록료 납부시 포기되었습니다.
    제32항에 있어서, 상기 집적 루프 인덕터와 상기 VCSEL 다이오드는 제2 IC 칩 상에 있는 것인, 고속 데이터 채널.
  35. 제27항에 있어서, 상기 반도체층은 실리콘층인 것인, 고속 데이터 채널.
  36. 청구항 36은(는) 설정등록료 납부시 포기되었습니다.
    제35항에 있어서, 상기 초박형 금속 전극은 상기 반도체층의 제1 표면상에 있고, 상기 고속 집적 광검출기는 상기 반도체층의 반대편 표면상에 제2 금속 전극을 더 포함하는 것인, 고속 데이터 채널.
  37. 청구항 37은(는) 설정등록료 납부시 포기되었습니다.
    제35항에 있어서, 상기 실리콘층은 상기 절연층 상의 표면층인 것인, 고속 데이터 채널.
  38. 청구항 38은(는) 설정등록료 납부시 포기되었습니다.
    제37항에 있어서, 상기 실리콘층상에 제2 초박형 금속 전극을 더 포함하는 고속 데이터 채널.
  39. 청구항 39은(는) 설정등록료 납부시 포기되었습니다.
    제38항에 있어서, 상기 각각의 초박형 금속 전극은 두께가 10 - 300Å인 것인, 고속 데이터 채널.
  40. 청구항 40은(는) 설정등록료 납부시 포기되었습니다.
    제39항에 있어서, 상기 각각의 초박형 금속 전극은 두께가 100Å보다 작은(< 100Å) 것인, 고속 데이터 채널.
  41. 청구항 41은(는) 설정등록료 납부시 포기되었습니다.
    제40항에 있어서, 상기 각각의 초박형 금속 전극은 두께가 50Å인 것인, 고속 데이터 채널.
  42. 청구항 42은(는) 설정등록료 납부시 포기되었습니다.
    제40항에 있어서, 상기 각각의 초박형 금속 전극쌍은 상기 실리콘층의 표면상에 텅스텐 격자를 형성하는 것인, 고속 데이터 채널.
  43. 청구항 43은(는) 설정등록료 납부시 포기되었습니다.
    제42항에 있어서, 상기 격자는 2 ㎛ 피치상의 25 ㎛ 길이의 복수의 텅스텐 핑거들인 것인, 고속 데이터 채널.
  44. 청구항 44은(는) 설정등록료 납부시 포기되었습니다.
    제43항에 있어서, 상기 실리콘층에 형성된 CMOS 인버터를 더 포함하고, 상기 고속 집적 광검출기는 상기 CMOS 인버터를 구동하며, 상기 고속 집적 광검출기와 상기 CMOS 인버터는 CMOS 광검출기를 형성하는 것인, 고속 데이터 채널.
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