JP5181310B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、絶縁体で封止されている半導体装置に関するものである。
従来、半導体装置では、半導体チップおよび外部リードなどが絶縁体で封止されている。この絶縁体で封止する手段として、トランスファーモールド（トランスファー成形）が知られている。このトランスファーモールドでは、溶融された樹脂が金型内に充填されることにより半導体チップおよび外部リードなどが樹脂で封止される。これにより、半導体チップおよび外部リードを樹脂封止した半導体パッケージが形成される。
近年、エアーコンディショナーなどのいわゆる白物家電への需要が伸びているモータのインバータ制御用の小容量のパワーモジュールでは、安価で大量に製造するため、トランスファーモールドされたパッケージタイプが主流となっている。
パワーモジュールでは、半導体チップとしてＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やダイオード（Ｄｉ）などのパワーチップがフレームに搭載されている。またパワーモジュールにはパワーチップのゲート駆動回路を内蔵したインテリジェントパワーモジュールもある。パワーモジュールの内部回路には、ハーフブリッジ回路、単相（フルブリッジ）回路、３相ブリッジ回路などが内蔵されたものがある。
パワーモジュールでは、放熱のため、通常パワーモジュールの背面にヒートシンクがネジ止めなどで取り付けられている。このヒートシンクと外部リードとの間では、絶縁性の確保のため、一定の絶縁距離を確保する必要がある。
ところで、近年、コストダウンのためにパワーモジュールのパッケージのサイズは小さくなっている。このため、従来のＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）型のパッケージ形状では絶縁距離の確保が難しい。そのため、たとえばパッケージとヒートシンクとの間に絶縁シートを挟むことにより絶縁性の確保が図られている。
また、ヒートシンクの側面にパッケージの一部を回り込ませることにより、絶縁距離の確保が図られている。たとえば、実開昭６１−１７３１４１号公報（特許文献１）に記載の半導体装置では、放熱フィンの側面にパッケージのモールド樹脂の一部が形成されている。
実開昭６１−１７３１４１号公報
上記公報記載の半導体装置のように、放熱フィンの側面にパッケージのモールド樹脂の一部が形成されている場合、パッケージの端部では、半導体チップ（半導体ペレット）が搭載されたフレーム（リードフレーム）がヒートシンク（放熱フィン）から遠ざかる。そのため、半導体チップの熱が伝導されたフレームの一部がヒートシンクから離れることとなり半導体装置の放熱性が低下するという問題がある。
本発明は、上記課題を鑑みてなされたものであり、その目的は、放熱性が高い半導体装置を提供することである。
本発明の半導体装置は、半導体チップと、一方面および他方面を有し、一方面に半導体チップを保持するフレームと、半導体チップとフレームの一方面および他方面とを封止する絶縁体と、絶縁体を挟んでフレームの他方面と対向するように絶縁体に取り付けられたヒートシンクとを備え、フレームはヒートシンクの一方表面および一方表面と隣接し、かつ一方表面と交差する他方表面の双方の少なくとも一部に沿うように配置されている。
本発明の半導体装置によれば、絶縁体で封止されたフレームは、ヒートシンクの一方表面および一方表面と隣接し、かつ一方表面と交差する他方表面の双方の少なくとも一部に沿うように配置されている。このため、一方表面に加えて他方表面でフレームがヒートシンクに対向する。したがって、フレームがヒートシンクに対向する面積を増やすことができる。これにより、ヒートシンクの放熱量を高くすることができるため、半導体装置の放熱性を高くすることができる。
また、絶縁体で封止されたフレームは、ヒートシンクの他方表面の少なくとも一部に沿うように配置されている。このとき、フレームを封止する絶縁体はヒートシンクの他方表面上に設けられている。そのため、絶縁体から突出する外部リードとヒートシンクとの間に絶縁体が配置されている。これにより、外部リードとヒートシンクとの沿面距離を確保することができる。したがって、外部リードとヒートシンクとの絶縁性を確保することができる。
本発明の実施の形態１における半導体装置の概略平面図である。 図１のＩＩ−ＩＩ線に沿う概略断面図である。 本発明の実施の形態１における半導体装置の３相ブリッジ回路を示す回路図である。 本発明の実施の形態１における半導体装置のフルブリッジ回路を示す回路図である。 本発明の実施の形態１における半導体装置のハーフブリッジ回路を示す回路図である。 本発明の実施の形態１の比較例１の半導体装置のパワーモジュールを示す概略斜視図である。 本発明の実施の形態１の比較例１の半導体装置の概略断面図である。 本発明の実施の形態１の比較例２の半導体装置の概略平面図である。 図８のＩＸ−ＩＸ線に沿う概略断面図である。 本発明の実施の形態２における半導体装置が基板に取り付けられた状態を示す概略断面図である。 本発明の実施の形態２の比較例１の半導体装置が基板に取り付けられた状態を示す概略側面図である。 本発明の実施の形態３の半導体装置の概略断面図である。 本発明の実施の形態３の半導体装置の変形例の概略断面図である。 本発明の実施の形態３の比較例１の半導体装置のパワーモジュールを示す概略斜視図である。 本発明の実施の形態３の半導体装置が基板に取り付けられた状態を示す概略正面図である。
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
最初に本発明の実施の形態１の半導体装置の構成について説明する。半導体装置の一例として、ＳＩＰ（Ｓｉｎｇｌｅ Ｉｎｌｉｎｅ Ｐａｃｋａｇｅ）形状のパワーモジュールを備えた半導体装置について説明する。
図１および図２を参照して、半導体装置１０は、半導体チップ１と、フレーム２と、絶縁体３と、ヒートシンク４と、外部リード５と、ボンディングワイヤ６とを主に有している。なお、図１では、見やすくするため、絶縁体３およびヒートシンク４が破線で示されている。また図２では外部リード５の一部およびボンディングワイヤ６が破線で示されている。半導体チップ１、フレーム２、外部リード５の一部、ボンディングワイヤ６などが絶縁体３によって封止されることによりパワーモジュール１０ａが構成されている。絶縁体３は、たとえば樹脂である。しかし、絶縁体３は、たとえばセラミックなどの他の絶縁体であってもよい。
半導体チップ１は、たとえば電力を制御するパワーチップである。より具体的には、半導体チップ１は、たとえばＩＧＢＴ１ａおよびダイオード１ｂである。ＩＧＢＴ１ａおよびダイオード１ｂは、フレーム２の一方面に保持されている。絶縁体３を挟んでフレーム２の他方面と対向するようにヒートシンク４が配置されている。
フレーム２は、ヒートシンク４の一方表面（主面）４ａおよび一方表面４ａと隣接し、かつ一方表面４ａと交差する他方表面（側面）４ｂの双方の少なくとも一部に沿うように配置されている。フレーム２は一端に屈曲部を有しており、該屈曲部はヒートシンク４の主面４ａから側面４ｂに沿って屈曲するように設けられている。フレーム２の屈曲部はヒートシンク４の主面４ａから側面４ｂに沿って連続して延びるように設けられている。フレーム２とヒートシンク４の他方表面４ｂとが対向する面積（対向面積）ＯＡが形成されている。
フレーム２を封止する絶縁体３がヒートシンク４の側面４ｂ上に配置されている。外部リード５とヒートシンク４との間に絶縁体３の一部が配置されている。外部リード５とヒートシンク４の側面４ｂとの間の、外部リード５とヒートシンク４との間に配置された絶縁体３の表面距離を、本明細書では、沿面距離ＡＤという。
絶縁体３は、凹部３Ａを有している。凹部３Ａは、ヒートシンク４の一方表面４ａに沿うように配置された平面部分３ａと他方表面４ｂに沿うように配置された突起部分３ｂとで規定される。ヒートシンク４は平面部分３ａに沿う一方表面４ａと突起部分３ｂに沿う他方表面４ｂとで規定されるコーナ部４Ａを有している。コーナ部４Ａは凹部３Ａに受入れられるように設けられている。ヒートシンク４の他方表面４ｂに沿うように屈曲したフレーム２の延長部２ａは、突起部分３ｂの内側に配置されている。
ヒートシンク４は、一方表面４ａに沿って延びる方向において、外部リード５が突出する方向と交差する方向のヒートシンク４の端部が絶縁体３の端部を超えて延びるように設けられている。ヒートシンク４は絶縁体３の一方側で絶縁体３よりはみ出し寸法Ｌ１だけ長くなるように設けられており、他方側で絶縁体３よりはみ出し寸法Ｌ２だけ長くなるように設けられている。
ヒートシンク４は、一方表面４ａに沿って延びる方向において外部リード５が突出する方向と反対側のヒートシンク４の端部が絶縁体３の端部を超えて延びるように設けられている。ヒートシンク４は絶縁体３よりはみ出し寸法Ｌ３だけ長くなるように設けられている。はみ出し寸法Ｌ１〜Ｌ３は、それぞれヒートシンク４の放熱量の設定に応じて設定され得る。なお、ヒートシンク４は、パワーモジュール１０ａにネジで取り付けられていてもよく、また接着剤で取り付けられていてもよい。
ＩＧＢＴ１ａとダイオード１ｂとは、ボンディングワイヤ６で電気的に接続されている。このボンディングワイヤ６は、たとえばＡｌ（アルミニウム）ワイヤである。ダイオード１ｂは外部リード５とボンディングワイヤ６で電気的に接続されている。外部リード５は絶縁体３から突出するよう設けられている。
外部リード５は、出力端子５ａ、Ｐ側ゲート５ｂ、Ｐ端子５ｃ、Ｎ側ゲート５ｄおよびＮ端子５ｅを有している。Ｐ側のダイオード１ｂは出力端子５ａにボンディングワイヤ６で電気的に接続されている。Ｐ側のＩＧＢＴ１ａはＰ側ゲート５ｂに電気的に接続されている。Ｎ側のＩＧＢＴ１ａはＮ側ゲート５ｄに電気的に接続されている。Ｎ側のダイオード１ｂはＮ端子５ｅに電気的に接続されている。
図３を参照して、半導体装置１０は、パワーモジュール１０ａの内部回路として３相ブリッジ回路を有していてもよい。この３相ブリッジ回路は、Ｐ端子（Ｐ）およびＮ端子（Ｎ）に主電源が接続されるよう構成されている。またＵ端子（Ｕ）、Ｖ端子（Ｖ）およびＷ端子（Ｗ）に出力が接続されるよう構成されている。また、図４を参照して、半導体装置１０は、パワーモジュール１０ａの内部回路として単相（フルブリッジ）回路を有していてもよい。また、図５を参照して、半導体装置１０は、パワーモジュール１０ａの内部回路としてハーフブリッジ回路を有していてもよい。
なお、上記では、フレーム２の上において、ヒートシンク４の他方表面４ｂ側にダイオード１ｂが配置されているが、ヒートシンク４の他方表面４ｂ側にＩＧＢＴ１ａが配置されていてもよい。この場合、ダイオード１ｂより発熱量の多いＩＧＢＴ１ａがヒートシンク４の他方表面４ｂ側に配置される。これにより、ヒートシンク４の他方表面４ｂに沿って配置されたフレーム２とＩＧＢＴ１ａとの距離が小さくなる。これにより、ＩＧＢＴ１ａの熱をヒートシンク４の一方表面４ａおよび他方表面４ｂの両方で効果的に放熱することができる。
また、ヒートシンク４の一方表面４ａと交差する方向において、ヒートシンク４とフレーム２との対向面積ＯＡを増やすことができるように、ヒートシンク４とフレーム２とが設けられていればよい。そのため、上記ではヒートシンク４の一方表面４ａは平坦状に形成されている場合について説明したが、フレーム２との距離を小さくするために、ヒートシンク４の一方表面４ａはフレーム２に対して突出する部分を有していてもよい。
次に、本実施の形態の半導体装置の製造方法について説明する。
図２を参照して、半導体チップ１、フレーム２、外部リード５の一部、ボンディングワイヤ６が絶縁体（樹脂）３によってトランスファーモールドで封止される。絶縁体（樹脂）３は、たとえばエポキシ樹脂などの熱硬化性樹脂である。トランスファーモールドの条件としては、一般的なトランスファーモールドの条件を適用することができる。
トランスファーモールドによって形成されたパワーモジュール１０ａにヒートシンク４が取り付けられる。この取り付けの際、絶縁体３の凹部３Ａにヒートシンク４のコーナ部４Ａが受入れられる。これにより、パワーモジュール１０ａにヒートシンク４が容易に位置決めされる。パワーモジュール１０ａにヒートシンク４が位置決めされた状態で、パワーモジュール１０ａにヒートシンク４がたとえばネジで固定される。
次に、本実施の形態の半導体装置の作用効果について比較例と比較して説明する。
まず、本実施の形態の比較例１および２の半導体装置について説明する。図６および図７を参照して、本実施の形態の比較例１の半導体装置１０では、パワーモジュール１０ａは、ヒートシンク４の一方表面４ａにのみ取り付けられている。つまり、フレーム２がヒートシンク４の他方表面４ｂに沿って配置されていない。そのため、本実施の形態の比較例１ではフレーム２がヒートシンク４の他方表面４ｂに沿って配置されている場合と比較して放熱性が低くなる。
また、絶縁体３がヒートシンク４の他方表面４ｂ上に配置されていないため、ヒートシンク４の一方表面４ａと外部リード５との距離が小さくなる。このヒートシンク４の一方表面４ａと外部リード５との間の絶縁体３の表面距離が沿面距離ＡＤとなるが、本実施の形態の比較例１の半導体装置１０では、沿面距離ＡＤを確保することが困難である。
図８および図９を参照して、本実施の形態の比較例２の半導体装置１０では、絶縁体３がヒートシンク４の他方表面４ｂ上にまで延在している。しかしながら、フレーム２のヒートシンク４の一方表面４ａに沿う方向に延長された部分は、ヒートシンク４の一方表面４ａを超えて延長されている。したがって、フレーム２のヒートシンク４の一方表面４ａに沿う方向に延長された部分とヒートシンク４との距離ＬＦが大きくなるため、放熱性が低下する。そのため、本実施の形態の比較例２では、フレーム２がヒートシンク４の他方表面４ｂに沿って配置されている場合と比較して放熱性が低くなる。
続いて、本実施の形態の半導体装置について説明する。図２を参照して、本実施の形態の半導体装置１０によれば、絶縁体３で封止されたフレーム２は、ヒートシンク４の一方表面（主面）４ａおよび一方表面（主面）４ｂと隣接し、かつ一方表面（主面）４ａと交差する他方表面（側面）４ｂの双方の少なくとも一部に沿うように配置されている。
このため、半導体チップ１が保持された主面４ａに加えて側面４ｂで、フレーム２がヒートシンク４に対向する。したがって、半導体チップ１が保持されたフレーム２がヒートシンク４に対向する面積（対向面積）ＯＡを増やすことができる。これにより、ヒートシンク４の放熱量を高くすることができるため、半導体装置１０の放熱性を高くすることができる。
また、絶縁体３で封止されたフレーム２は、ヒートシンク４の側面４ｂの少なくとも一部に沿うように配置されている。このとき、フレーム２を封止する絶縁体３はヒートシンク４の側面４ｂ上に設けられている。そのため、絶縁体３から突出する外部リード５とヒートシンク４との間に絶縁体３が配置されている。これにより、外部リード５とヒートシンク４との沿面距離ＡＤを確保することができる。したがって、外部リード５とヒートシンク４との絶縁性を確保することができる。
また、絶縁体３をヒートシンク４の側面４ｂ上に配置しても外部リード５とヒートシンク４との距離はあまり変化していない。つまり外部リード５とヒートシンク４との距離を維持することができる。そのため、外部リード５とヒートシンク４との距離を広げることなく、外部リード５とヒートシンク４との沿面距離ＡＤを確保することができる。これにより、半導体装置１０を大型化することなく、絶縁性を確保することができる。
本実施の形態の半導体装置１０では、絶縁体３は、ヒートシンク４の一方表面４ａに沿うように配置された平面部分３ａと他方表面４ｂに沿うように配置された突起部分３ｂとで規定される凹部３Ａを含み、ヒートシンク４は平面部分３ａに沿う一方表面４ａと突起部分３ｂに沿う他方表面４ｂとで規定されるコーナ部４Ａを有し、コーナ部４Ａを凹部３Ａに受入れられるようにしている。
これにより、絶縁体３にヒートシンク４が取り付けられる際、絶縁体３の凹部３Ａにヒートシンク４のコーナ部４Ａをあわせることができる。そのため、絶縁体３にヒートシンク４を容易に位置決めすることができる。また、ヒートシンク４の側面４ｂに沿って絶縁体３に封止されたフレーム２の延長部２ａを確実に配置することもできる。したがって、確実に放熱性を高くすることもできる。
（実施の形態２）
本発明の実施の形態２は、上記の実施の形態１と比較して、絶縁体３の形状が主に異なっている。
図１０を参照して、半導体装置１０では、絶縁体３は、外部リード５が突出する端面３ｃを有し、端面３ｃは外部リード５が突出する方向に対して交差する方向に設けられている。絶縁体３の端面３ｃは、基板１１の上面１１ａに接触して半導体装置１０を支持可能に構成されている。基板１１はたとえばプリント基板である。外部リード５は、絶縁体３の端面３ｃが基板１１の上面１１ａに接触した状態で基板１１のスルーホール１１ｂに挿入されている。このようにして、半導体装置１０は基板１１に実装されている。
絶縁体３の端面３ｃとヒートシンク４の他方表面４ｂとの間に、ＩＧＢＴ１ａおよびダイオード１ｂが搭載されたフレーム２の一部が配置されている。半導体装置１０が基板１１に実装された状態では、ヒートシンク４の他方表面４ｂに沿って配置されたフレーム２の延長部２ａは、基板１１の上面１１ａに沿って延びるように配置されている。
なお、本実施の形態のこれ以外の構成および製造方法は上述した実施の形態１と同様であるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
次に、本実施の形態の半導体装置の作用効果について比較例と比較して説明する。
図１１を参照して、本実施の形態の比較例１の半導体装置１０ようにＳＩＰ形状のパワーモジュール１０ａでは、外部リード５はパッケージの片側から突出している。パワーモジュール１０ａにヒートシンク４が取り付けられている。ヒートシンク４はフィン４ｄを有していてもよい。外部リード５がパッケージの片側から突出しているため、半導体装置１０は基板１１に立てた状態で実装されている。そのため、半導体装置１０を外部リード５のみで支えなければならない場合がある。この場合、振動などにより外部リード５に応力が加わることで外部リード５が破断するおそれがある。
これに対して、本実施の形態の半導体装置１０によれば、半導体チップ１と電気的に接続され、かつ絶縁体３から突出する外部リード５をさらに備え、絶縁体３は、外部リード５が突出する端面３ｃを有し、端面３ｃが外部リード５が突出する方向に対して交差する方向に設けられており、端面３ｃとヒートシンク４の他方表面４ｂとの間にフレーム２の一部が配置されている。
本実施の形態の半導体装置１０では、絶縁体３の端面３ｃが外部リード５が突出する方向に対して交差する方向に設けられているため、端面３ｃで基板１１に接触することができる。そのため、絶縁体３の端面３ｃで半導体装置１０を支えることができる。これにより、外部リード５が支える荷重を低減することができる。したがって、振動などにより外部リード５が破断することを抑制することができる。
また、絶縁体３に端面３ｃが形成されるため、外部リード５とヒートシンク４との沿面距離ＡＤを大きくすることができる。
また、絶縁体３の端面３ｃで半導体装置１０が基板１１に支持されるため、半導体装置１０を基板１１に安定した状態で保持することができる。また、絶縁体３の端面３ｃで半導体装置１０が基板１１に取り付けられるため、半導体装置１０を基板１１に容易に位置決めすることができる。
絶縁体３の端面３ｃとヒートシンク４の他方表面４ｂとの間にフレーム２の一部が配置されているため、絶縁体３の端面３ｃとヒートシンク４の他方表面４ｂとの間のスペースを利用して半導体装置１０の放熱性を高くすることができる。
（実施の形態３）
本発明の実施の形態３は、上記の実施の形態１と比較して、フレーム、絶縁体およびヒートシンクの形状が主に異なっている。本実施の形態では、半導体装置の一例として、ＤＩＰ（Ｄｕａｌ Ｉｎｌｉｎｅ Ｐａｃｋａｇｅ）形状のパワーモジュールを備えた半導体装置について説明する。
図１２を参照して、ヒートシンク４の他方表面４ｂは、一方表面４ａの一方端に配置された第１他方表面４ｂ1と一方表面４ａの他方端に配置された第２他方表面４ｂ2とを有している。ヒートシンク４の第１他方表面４ｂ1と第２他方表面４ｂ2との少なくとも一部に絶縁体３が配置されている。ヒートシンク４は、ヒートシンク４の第１他方表面４ｂ1と第２他方表面４ｂ2とがフレーム２で挟まれるように配置されている。
絶縁体３は、ヒートシンク４が配置された側（フレーム２に一方面側）の外部リード５からの高さＨ１が、半導体チップ１（ＩＧＢＴ１ａおよびダイオード１ｂ）が配置された側（フレーム２の他方面側）の外部リード５からの高さＨ２より大きくなるように形成されている。
外部リード５は、絶縁体３から突出しており、半導体チップ１（ＩＧＢＴ１ａおよびダイオード１ｂ）が配置された側に屈曲している。外部リード５の屈曲した先端部５ｔの長さは、絶縁体３の外部リード５からの高さＨ２よりも大きくなるように設けられている。また、ヒートシンク４の一方表面４ａに沿って延びる方向の形状は、ヒートシンク４の放熱量の設定に応じて形成され得る。
また、ヒートシンク４は、図１３に示すように断面視において凸形状を有していてもよい。図１３を参照して、本実施の形態の変形例の半導体装置１０では、ヒートシンク４は、第１他方表面４ｂ1と第２他方表面４ｂ2とに交差する方向に外側に張出する張出部４ｃを有している。張出部４ｃは、絶縁体３の外延部を超えて外側に張り出すように形成されていてもよい。
張出部４ｃの絶縁体３と対向する面４ｃ1と、絶縁体３とは離れて配置されている。絶縁体３は、ヒートシンク４の他方表面４ｂの一部であって、張出部４ｃと連続する部分には配置されていない。張出部４ｃの絶縁体３と対向する面４ｃ1と、他方表面４ｂの一部と絶縁体３の下面とによって空間Ｓが形成されている。ヒートシンク４の張出部４ｃと絶縁体３のとの間には空間Ｓが設けられている。この空間Ｓには、絶縁体３が配置されていない。
なお、本実施の形態のこれ以外の構成および製造方法は上述した実施の形態１と同様であるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
次に、本実施の形態の半導体装置の作用効果について比較例と比較して説明する。
図１４および図１５を参照して、本実施の形態の比較例１の半導体装置１０ようにＤＩＰ形状のパワーモジュール１０ａはパッケージの両側から外部リード５が突出している。外部リード５が突出する側と反対側においてパワーモジュール１０ａにヒートシンク４が取り付けられている。半導体装置１０は、外部リード５によって基板１１に実装されている。
パワーモジュール１０ａは、ヒートシンク４の一方表面４ａにのみ取り付けられている。そのため、本実施の形態の比較例１ではフレーム２がヒートシンク４の他方表面４ｂに沿って配置されている場合と比較して放熱性が低くなる。また、絶縁体３がヒートシンク４の他方表面４ｂに配置されていないため、ヒートシンク４の一方表面４ａと外部リード５との間の沿面距離ＡＤが小さくなる。
これに対して、本実施の形態の半導体装置１０によれば、ヒートシンク４の他方表面４ｂは、一方表面４ａの一方端に配置された第１他方表面４ｂ1と、一方表面４ａの他方端に配置された第２他方表面４ｂ2とを含んでいる。
そのため、第１他方表面４ｂ1および第２他方表面４ｂ2の双方で、フレーム２との対向面積ＯＡを形成することができる。このため、第１他方表面４ｂ1または第２他方表面４ｂ2の一方で対向面積ＯＡを形成する場合と比較して放熱量を倍にすることができる。そしたがって、放熱量を増やすことができるため、放熱性を高くすることができる。
本実施の形態の変形例の半導体装置１０によれば、ヒートシンク４は、他方表面４ｂに交差する方向に外側に張出する張出部４ｃを含み、張出部４ｃと絶縁体３との間に空間Ｓが設けられている。
これにより、張出部４ｃによりヒートシンク４の面積を大きくすることができる。そのため、放熱性を高くすることができる。また、張出部４ｃと絶縁体３との間に空間Ｓが設けられていることにより、外部リード５から絶縁体３が配置されていないヒートシンク４の他方表面４ｂの一部までの沿面距離ＡＤを確保することができる。そのため、ヒートシンク４の面積を大きくしつつ、沿面距離ＡＤを確保することができる。したがって、放熱性を高くしつつ絶縁性を確保することができる。
上記の各実施の形態は、適時組み合わせることができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１ 半導体チップ、１ａ ＩＧＢＴ、１ｂ ダイオード、２ フレーム、２ａ 延長部、３ 絶縁体、３Ａ 凹部、３ａ 平面部分、３ｂ 突起部分、３ｃ 端面、４ ヒートシンク、４Ａ コーナ部、４ａ 一方表面（主面）、４ｂ 他方表面（側面）、４ｂ1 第１他方表面、４ｂ2 第２他方表面、４ｃ 張出部、５ｔ 先端部、５ 外部リード、５ａ 出力端子、６ ボンディングワイヤ、１０ａ パワーモジュール、１０ 半導体装置、１１ 基板、ＡＤ 沿面距離、ＯＡ 対向面積、Ｓ 空間。

Claims (6)

  1. 半導体チップと、
    一方面および他方面を有し、前記一方面に前記半導体チップを保持するフレームと、
    前記半導体チップと前記フレームの前記一方面および前記他方面とを封止する絶縁体と、
    前記絶縁体を挟んで前記フレームの前記他方面と対向するように前記絶縁体に取り付けられたヒートシンクとを備え、
    前記フレームは前記ヒートシンクの一方表面および前記一方表面と隣接し、かつ前記一方表面と交差する他方表面の双方の少なくとも一部に沿うように配置されている、半導体装置。
  2. 前記絶縁体は、前記ヒートシンクの前記一方表面に沿うように配置された平面部分と前記他方表面に沿うように配置された突起部分とで規定される凹部を含み、
    前記ヒートシンクは前記平面部分に沿う前記一方表面と前記突起部分に沿う前記他方表面とで規定されるコーナ部を有し、
    前記コーナ部を前記凹部に受入れられるようにした、請求項１に記載の半導体装置。
  3. 前記半導体チップと電気的に接続され、かつ前記絶縁体から突出する外部リードをさらに備え、
    前記絶縁体は、前記外部リードが突出する端面を有し、該端面は前記外部リードが突出する方向に対して交差する方向に設けられており、
    前記端面と前記ヒートシンクの前記他方表面との間に前記フレームの一部が配置されている、請求項１または２に記載の半導体装置。
  4. 前記ヒートシンクの前記他方表面は、前記一方表面の一方端に配置された第１他方表面と、前記一方表面の他方端に配置された第２他方表面とを含んでいる、請求項１または２に記載の半導体装置。
  5. 前記ヒートシンクは、前記他方表面に交差する方向に外側に張出する張出部を含み、
    前記張出部と前記絶縁体との間に空間が設けられている、請求項４に記載の半導体装置。
  6. 前記半導体チップは、電力を制御するパワーチップを含む、請求項１〜５のいずれかに記載の半導体装置。
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JPS592155U (ja) * 1982-06-29 1984-01-09 日本電気株式会社 樹脂封止集積回路
JPH06275760A (ja) * 1993-03-19 1994-09-30 Sumitomo Metal Mining Co Ltd 半導体装置
JP3406753B2 (ja) * 1995-11-30 2003-05-12 三菱電機株式会社 半導体装置および半導体モジュール
JPH09172126A (ja) * 1995-12-18 1997-06-30 Matsushita Electron Corp 樹脂封止型半導体装置およびその製造方法
JP2003229535A (ja) 2002-02-05 2003-08-15 Sanyo Electric Co Ltd 混成集積回路装置
JP2004095965A (ja) * 2002-09-02 2004-03-25 Sanken Electric Co Ltd 樹脂封止形半導体装置
CN100490140C (zh) * 2003-07-15 2009-05-20 飞思卡尔半导体公司 双规引线框
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