JP5177551B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5177551B2
JP5177551B2 JP2008332453A JP2008332453A JP5177551B2 JP 5177551 B2 JP5177551 B2 JP 5177551B2 JP 2008332453 A JP2008332453 A JP 2008332453A JP 2008332453 A JP2008332453 A JP 2008332453A JP 5177551 B2 JP5177551 B2 JP 5177551B2
Authority
JP
Japan
Prior art keywords
layer
electrode pad
silicon nitride
nitride film
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008332453A
Other languages
English (en)
Other versions
JP2010153707A5 (ja
JP2010153707A (ja
Inventor
武司 菱田
勉 五十嵐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Device Innovations Inc
Original Assignee
Sumitomo Electric Device Innovations Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Device Innovations Inc filed Critical Sumitomo Electric Device Innovations Inc
Priority to JP2008332453A priority Critical patent/JP5177551B2/ja
Priority to US12/647,221 priority patent/US8269349B2/en
Publication of JP2010153707A publication Critical patent/JP2010153707A/ja
Publication of JP2010153707A5 publication Critical patent/JP2010153707A5/ja
Application granted granted Critical
Publication of JP5177551B2 publication Critical patent/JP5177551B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05073—Single internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01031—Gallium [Ga]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01041—Niobium [Nb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10336—Aluminium gallium arsenide [AlGaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

本発明は半導体装置に関し、特に半導体層上に電極及び保護膜が設けられた半導体装置に関する。
半導体装置の半導体層をストレスや付着物から保護するため、半導体層の表面、及び半導体層上に設けられたＡｕ等の金属からなる電極パッド上に窒化シリコン（ＳｉＮ）等の絶縁体からなる保護膜が設けられることがある。
特許文献１には、パッド電極上のカバー絶縁膜の上にボンディング線のボール部を設けることで、ボンディング線の密着度を向上させ、水分の浸入を抑止する発明が開示されている。
特開平５−１３６１９７号公報
特許文献１では、ボール部とカバー絶縁膜とのカバレッジが悪い場合には、両者の間に隙間が生じるため、両者の間に水分が浸入してしまう。浸入した水分により長期信頼度の低下、またはパッド電極が腐食し絶縁膜１から剥離する恐れがある。また、ボール部をパッド電極に圧着する際に、カバー絶縁膜にクラックなどが生じる恐れがある。
本発明は、上記課題に鑑み、窒化シリコン膜と電極パッドとの界面から水分が浸入することを抑制することで、半導体装置の信頼性を向上させることを目的とする。
本発明は、半導体層と、前記半導体層上に設けられたＡｕからなる電極パッドと、前記電極パッド上にその端部が位置するように、前記半導体層上及び前記電極パッド上に設けられた窒化シリコン膜と、前記電極パッドの表面の一部及び前記窒化シリコン膜の前記端部に接し、かつ前記電極パッドの表面の他部が露出するように設けられたＴｉ、Ｔａ及びＰｔのいずれかからなる金属層と、を具備し、前記金属層は、前記電極パッド表面から前記窒化シリコン膜表面にかけて連続的に、前記電極パッド表面及び前記窒化シリコン膜表面に接して設けられていることを特徴とする半導体装置である。本発明によれば、窒化シリコン膜と電極パッドとの界面から水分が浸入することを抑制することで、半導体装置の信頼性を向上させることできる。
上記構成において、前記金属層は、前記電極パッド表面から前記窒化シリコン膜表面にかけて連続的に、前記電極パッド表面及び前記窒化シリコン膜表面に接して設けられている構成とすることができる。
上記構成において、前記窒化シリコン膜表面に設けられたポリイミド層またはベンゾシクロブテン層を具備する構成とすることができる。この構成によれば、ポリイミド層またはベンゾシクロブテン層を浸透した水分が、窒化シリコン膜とポリイミド層またはベンゾシクロブテン層との界面から侵入することを抑制することができる。また、半導体装置の最表面を保護することができる。
上記構成において、前記金属層と重なるように前記金属層の表面に接して設けられたＡｕ層を具備する構成とすることができる。この構成によれば、金属層の製造工程において、Ａｕ層をマスクとすることができるため、金属層を確実に形成することができる。また、金属層を保護することができる。
上記構成において、前記金属層と離間し、前記露出された電極パッドの表面に接続されたワイヤを具備する構成とすることができる。この構成によれば、ワイヤにかかる応力により金属層に亀裂や剥離が発生することを抑制することができる。
本発明によれば、窒化シリコン膜と電極パッドとの界面から水分が浸入することを抑制し、半導体装置の信頼性を向上させることが可能となる。
図面を用いて、本発明の実施例について説明する。
図1は実施例1に係る半導体装置を例示する断面図である。図1に示すように、例えばＧａＡｓからなる半導体層２上に、例えばＡｕＧｅ等の金属を含むオーミック電極８が設けられている。半導体層２上には、例えば厚さ１μｍの第１窒化シリコン膜４が、オーミック電極８の上面が露出するように設けられている。オーミック電極８の露出した上面には、オーミック電極８と電気的に接続されるように、例えばＡｕ等の金属からなる電極パッド１０が設けられている。第１窒化シリコン膜４上、及び電極パッド１０上には、電極パッド１０上に端部６ａが位置し、かつ電極パッド１０の上面が露出するように、例えば厚さ１μｍの第２窒化シリコン膜６が設けられている。すなわち、第２窒化シリコン膜６には、電極パッド１０の上面が露出するように、例えば８０μｍ×８０μｍの開口部５が設けられている。第２窒化シリコン膜６上には、電極パッド１０の上面が露出するように、例えば厚さ３μｍのポリイミド層１２が設けられている。ポリイミド層１２は、半導体装置の最表面を保護する。また、ポリイミド以外にもベンゾシクロブテン（ＢＣＢ）を用いて層を形成してもよい。
例えばスパッタリング法により形成された、例えば厚さ５〜２０ｎｍのＴｉ層１４が、電極パッド１０の上面の一部及び第２窒化シリコン膜６の端部６ａに接し、かつ電極パッド１０の上面の他部（Ｔｉ層１４が接している上面の他の部分）が露出するように、電極パッド１０上から第２窒化シリコン膜６上にかけて連続的に設けられている。
Ｔｉは窒化シリコン及び電極パッドを形成するＡｕと密着性が高く、また水分による腐食への耐性にも優れている。このため、実施例１によれば、第２窒化シリコン膜６と電極パッド１０との界面（領域３０：図５参照）から水分が浸入することを抑制することができる。従って、水分によるオーミック電極８の腐食、及び電極を形成する金属が水分へ溶解することによるショートを抑制し、半導体装置の信頼性向上が可能となる。
なお、Ｔｉ層１４上にワイヤ１６が設けられている場合や、Ｔｉ層１４がワイヤ１６に接触している場合、ワイヤボンディング工程において加わる応力によりＴｉ層１４に亀裂や剥離が発生することがある。この場合、水分が第１窒化シリコン膜４と電極パッド１０との界面に浸入し、半導体装置の信頼性低下を招く可能性がある。本発明は、このような知見から、Ｔｉ層１４を電極パッド１０の端部６ａのみに設けたものである。この構成により、ワイヤ１６をＴｉ層１４が設けられない電極パッド１０上の領域にＴｉ層１４と離間してボンディングすることが可能となる。Ｔｉ層１４とワイヤ１６との距離は例えば１０μｍであることが好ましい。
水分の浸入を抑制するためには、Ｔｉ以外に電極パッド１０を形成する金属や窒化シリコンと密着性の高い金属、例えばＰｔ、Ｔａを用いてもよい。さらにその他には、Ｒｎ及びＮｂ等の金属を用いて層を形成してもよい。また、電極パッド１０には、Ａｕ以外に例えばＡｕＧｅ等、Ｔｉと密着性の高い金属を用いてもよい。
Ｔｉ層１４は、厚さが均一に形成され、かつ第２窒化シリコン膜６及び電極パッド１０との密着性を十分確保できる程度の厚さであればよい。Ｔｉ層１４の厚さが３ｎｍ以上であれば、Ｔｉ層１４を容易にかつ厚さを均一に成膜でき、また第２窒化シリコン膜６及び電極パッド１０との密着性を十分確保できる。Ｔｉ層１４における段差軽減のためには、Ｔｉ層１４の厚さが２０ｎｍ以下であることが好ましい。Ｔｉ層１４の厚さが１５ｎｍ以下であればより段差が軽減でき、さらに１０ｎｍ以下であるとより好ましい。
半導体層２はＧａＡｓからなるとしたが、例えばＧａＡｓ系半導体、ＩｎＰ系半導体、ＧａＮ系半導体等からなっていてもよい。なお、ＧａＡｓ系半導体とは、Ｇａ及びＡｓを含む半導体であり、例えばＧａＡｓ、ＩｎＧａＡｓ、及びＡｌＧａＡｓ等がある。ＩｎＰ系半導体とは、Ｉｎ及びＰを含む半導体であり、例えばＩｎＰ、ＩｎＧａＡｓＰ、ＩｎＡｌＧａＰ、及びＩｎＡｌＧａＡｓＰ等がある。ＧａＮ系半導体とは、Ｇａ及びＮを含む半導体であり、例えばＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、及びＩｎＡｌＧａＮ等がある。
次に、実施例１の変形例に係る半導体装置について説明する。図２（ａ）及び図２（ｂ）は、実施例１の変形例に係る半導体装置を例示する断面図である。まず、図２（ａ）に示した例について説明する。なお、既述した構成と同様の構成については説明を省略する。
図２（ａ）に示すように、Ｔｉ層１４が、電極パッド１０の上面及び第２窒化シリコン膜６の端部６ａに接し、かつ電極パッド１０の上面が露出するように、電極パッド１０上に設けられている。このように、Ｔｉ層１４は、第２窒化シリコン膜６上に設けられていなくてもよく、電極パッド１０の上面及び第２窒化シリコン膜６の端部６ａに接していれば、第２窒化シリコン膜６と電極パッド１０との界面から水分が浸入することを抑制することが可能となる。次に、図２（ｂ）に示した例について説明する。
図２（ｂ）に示すように、Ｔｉ層１４が、電極パッド１０の上面及び第２窒化シリコン膜６の端部６ａに接し、かつ電極パッド１０の上面が露出するように、電極パッド１０上からポリイミド層１２上にかけて連続的に設けられている。図２（ｂ）の例によれば、第２窒化シリコン膜６と電極パッド１０との界面だけでなく、第２窒化シリコン膜６とポリイミド層１２との界面から水分が浸入することも抑制することが可能となる。
実施例２はＴｉの上にＡｕ層を設けた例である。図３は実施例２に係る半導体装置を例示する断面図である。既述した構成と同様の構成については説明を省略する。
図３に示すように、例えば厚さ２００〜５００ｎｍのＡｕ層１８が、Ｔｉ層１４と重なるようにＴｉ層１４の上面に設けられている。
Ｔｉはエッチング耐性が高い物質であることから、Ｔｉ層１４を形成するためのパターニングを行う際に、Ｔｉよりもマスクとして用いるレジストの方が早くエッチングされ、Ｔｉ層１４を形成できないことがある。また、電極パッド１０の上面から第２窒化シリコン膜６の上面にかけて、第２窒化シリコン膜６の開口部５に段差が形成されている。このため、第２窒化シリコン膜６の端部６ａ周辺ではＴｉ層１４に段差が生じ、Ｔｉ層１４の厚さが薄くなることがある。このとき、耐湿性が十分に得られない恐れがある。
そこで、Ｔｉ層１４の製造工程において、Ｔｉ層１４となる部分の上に、例えばスパッタリング法によりＡｕ層１８を設け、Ａｕ層１８をマスクとしてＴｉ層１４を形成する。これにより、実施例２によれば、Ｔｉ層１４を確実に形成することができる。また、Ｔｉ層１４を保護することができるため、耐湿性を確保することができる。Ａｕ層１８はメッキ法等で設けられてもよい。
実施例３は、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を用いる例である。図４（ａ）は実施例３に係る半導体装置を例示する断面図であり、図４（ｂ）は実施例３の変形例に係る半導体装置を例示する断面図である。
図４（ａ）に示すように、例えばＧａＡｓからなる半導体層２上には、例えば半導体層２に近い側から順にＡｕＧｅ／Ｎｉ／Ａｕ等の金属からなるドレイン電極７（オーミック電極）、及びソース電極２２（オーミック電極）が設けられている。さらに、半導体層２上であって、ドレイン電極７とソース電極２２との間には、例えば、半導体層２側から順にＷＳｉ／Ｔｉ／Ａｕからなるゲート電極２６が設けられている。ドレイン電極７とゲート電極２６との間、及びソース電極２２とゲート電極２６との間には、例えば厚さ５０ｎｍの窒化シリコン膜２８が設けられている。ドレイン電極７、ソース電極２２、ゲート電極２６及び窒化シリコン膜２８の上には、例えば厚さ１μｍの第１窒化シリコン膜４が設けられている。
ドレイン電極７上には、例えばＴｉＷ／Ａｕ等の金属からなる金属層９が、ドレイン電極７と電気的に接続されるように設けられている。また、金属層９上には、例えばＡｕ等の金属からなる電極パッド１０が、金属層９と電気的に接続されるように設けられている。すなわち、電極パッド１０はＦＥＴと電気的に接続されている。
ソース電極２２上には、例えばＴｉＷ／Ａｕ等の金属からなる金属層２４が、ソース電極２２と電気的に接続されるように設けられている。また、金属層２４上には、例えばＡｕ等の金属からなる電極パッド２０が、金属層２４と電気的に接続されるように設けられている。
第１窒化シリコン膜４、電極パッド１０及び２０の上には例えば厚さ１μｍの第２窒化シリコン膜６が、端部６ａが電極パッド１０上に位置するように設けられている。また、第２窒化シリコン膜６上、及び電極パッド１０上にはポリイミド層１２が設けられている。すなわち、半導体層２にＦＥＴが形成されている。
図３の例と同様に、電極パッド１０の上面及び第２窒化シリコン膜６の端部６ａに接するように、Ｔｉ層１４が電極パッド１０上から第２窒化シリコン膜６上にかけて連続的に設けられている。また、Ｔｉ層１４と重なるように、Ａｕ層１８がＴｉ層１４の上面に設けられている。このため、実施例３によれば、第２窒化シリコン膜６と電極パッド１０との界面から水分が浸入することを抑制することが可能となる。従って、浸入した水分により、ドレイン電極７、ソース電極２２及びゲート電極２６等が腐食することを抑制することができる。また、例えば電極パッド１０の成分が浸入した水分に溶解し、金属層９や電極パッド２０等に析出し、ショートすることも抑制できる。結果的に、半導体装置の信頼性を向上させることができる。
図４（ｂ）は、Ｔｉ層１４の形状を変化させた例である。図４（ｂ）に示すように、Ｔｉ層１４が、電極パッド１０の上面及び第２窒化シリコン膜６の端部６ａに接するように、電極パッド１０上からポリイミド層１２上にかけて連続的に設けられている。このため、図２（ｂ）の例と同様、第２窒化シリコン膜６と電極パッド１０との界面だけでなく、第２窒化シリコン膜６とポリイミド層１２との界面から水分が浸入することも抑制することが可能となる。
以上のように、実施例３によれば、Ｔｉ層１４を設け、水分の浸入を抑制することで、ドレイン、ソース、ゲートの各電極が腐食すること、及びショートが発生することを抑制できる。従って、耐湿性に優れたＦＥＴを実現できる。
次に、ＦＥＴについて行った耐湿性試験の結果について説明する。まず、試験に用いたサンプルについて説明する。図５は比較例に係る半導体装置を例示する断面図である。図５に示すように、比較例はＴｉ層１４とＡｕ層１８とが設けられていないほかは、図４（ａ）に示した半導体装置と同様の構成である。
サンプルとして、図４（ａ）に示したＦＥＴ、及び図５に示したＦＥＴを用いた。各サンプルにおいて、半導体層２はＧａＡｓからなり、ドレイン電極７及びソース電極はＡｕＧｅ／Ｎｉ／Ａｕからなる。ゲート電極２６は半導体層２側から順にＷＳｉ／Ｔｉ／Ａｕからなる。金属層９及び２４はＴｉＷ／Ａｕからなり、電極パッド１０及び２０はＡｕからなる。
Ｔｉ層１４の厚さは５ｎｍ、Ａｕ層１８の厚さは２００ｎｍであり、Ｔｉ層１４及びＡｕ層１８が第２窒化シリコン膜６と重なる長さは２．６μｍである。また、Ｔｉ層１４及びＡｕ層１８が電極パッド１０と重なる長さは２．０μｍである。次に、試験の条件を説明する。
各サンプルを、温度１３０℃、湿度８５％の環境下に置き、ソース−ドレイン電圧ＶＤＳ＝２８Ｖ、ゲート−ソース電圧ＶＧＳ＝−２Ｖを印加する。上記条件下での、各サンプルの寿命を測定した。図６を参照し、試験の結果について説明する。
図６は試験結果を示すワイブルチャートである。横軸が経過時間、縦軸が累積故障率を各々表す。サンプル１〜３は比較例、サンプル４及び５は実施例３に係るサンプルである。
図６に示すように、サンプル１〜３と比較して、サンプル４及び５では寿命が長く、１００時間を越えていた。また、活性化エネルギーＥａ＝１．０ｅＶ、相対湿度加速係数ｎ＝２を用いて寿命推定を行った結果、温度３０℃、湿度７０％、ＶＤＳ＝２８Ｖ、ＶＧＳ＝−３Ｖの条件下において、０．１％寿命は、比較例の２倍以上である１１７年を得た。
図５に矢印で示すように、比較例では、水分が第２窒化シリコン膜６と電極パッド１０との界面（領域３０）から浸入する。また、水分がポリイミド層１２を浸透し、第２窒化シリコン膜６の表面に到達する。窒化シリコンとポリイミドとの密着性は低く、かつポリイミド層１２が第２窒化シリコン膜６を覆っている。このため、水分は第２窒化シリコン膜６を浸透することはなく、水分は、第２窒化シリコン膜６とポリイミド層１２との界面を移動し、第２窒化シリコン膜６と電極パッド１０との界面（領域３０）から浸入する。電極パッド１０を形成するＡｕは浸入した水分に溶解する。Ａｕが溶解した水分が点線で囲った領域３に到達した際に、Ａｕが金属層２４及び電極パッド２０等に析出し、電極パッド１０および２０間のショートが発生したと考えられる。また、領域３０から浸入した水分が電極パッド１０と窒化シリコン膜６との界面を浸透し、ドレイン電極を腐食させてしまう。これにより、比較例に係るＦＥＴの寿命は短くなった。
これに対し、実施例３ではＴｉ層１４及びＡｕ層１８が設けられているため、水分の浸入、及びショートの発生が抑制され、ＦＥＴの寿命が増大した。以上のように、実施例３によれば、Ｔｉ層１４を設けることにより、耐湿性に優れたＦＥＴを実現できた。
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
図１は実施例１に係る半導体装置を例示する断面図である。 図２（ａ）及び図２（ｂ）は実施例１の変形例に係る半導体装置を例示する断面図である。 図３は実施例２に係る半導体装置を例示する断面図である。 図４（ａ）は実施例３に係る半導体装置を例示する断面図であり、図４（ｂ）は実施例３の変形例に係る半導体装置を例示する断面図である。 図５は比較例に係る半導体装置を例示する断面図である。 図６は耐湿性試験の結果を示すワイブルチャートである。
符号の説明
半導体層 ２
第１窒化シリコン膜 ４
第２窒化シリコン膜 ６
ドレイン電極 ７
オーミック電極 ８
電極パッド １０、２０
ポリイミド層 １２
Ｔｉ層 １４
ワイヤ １６
Ａｕ層 １８
ソース電極 ２２
ゲート電極 ２６

Claims (4)

  1. 半導体層と、
    前記半導体層上に設けられたＡｕからなる電極パッドと、
    前記電極パッド上にその端部が位置するように、前記半導体層上及び前記電極パッド上に設けられた窒化シリコン膜と、
    前記電極パッドの表面の一部及び前記窒化シリコン膜の前記端部に接し、かつ前記電極パッドの表面の他部が露出するように設けられたＴｉ、Ｔａ及びＰｔのいずれかからなる金属層と、を具備し、
    前記金属層は、前記電極パッド表面から前記窒化シリコン膜表面にかけて連続的に、前記電極パッド表面及び前記窒化シリコン膜表面に接して設けられていることを特徴とする半導体装置。
  2. 前記窒化シリコン膜表面に設けられたポリイミド層またはベンゾシクロブテン層を具備することを特徴とする請求項１記載の半導体装置。
  3. 前記金属層と重なるように前記金属層の表面に接して設けられたＡｕ層を具備することを特徴とする請求項１又は２記載の半導体装置。
  4. 前記金属層と離間し、前記露出された電極パッドの表面に接続されたワイヤを具備することを特徴とする請求項１から３いずれか一項記載の半導体装置。
JP2008332453A 2008-12-26 2008-12-26 半導体装置 Active JP5177551B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008332453A JP5177551B2 (ja) 2008-12-26 2008-12-26 半導体装置
US12/647,221 US8269349B2 (en) 2008-12-26 2009-12-24 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008332453A JP5177551B2 (ja) 2008-12-26 2008-12-26 半導体装置

Publications (3)

Publication Number Publication Date
JP2010153707A JP2010153707A (ja) 2010-07-08
JP2010153707A5 JP2010153707A5 (ja) 2012-02-09
JP5177551B2 true JP5177551B2 (ja) 2013-04-03

Family

ID=42283899

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008332453A Active JP5177551B2 (ja) 2008-12-26 2008-12-26 半導体装置

Country Status (2)

Country Link
US (1) US8269349B2 (ja)
JP (1) JP5177551B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5855361B2 (ja) * 2011-05-31 2016-02-09 三菱電機株式会社 半導体装置
JP2014220463A (ja) * 2013-05-10 2014-11-20 住友電工デバイス・イノベーション株式会社 半導体装置
WO2016024387A1 (ja) 2014-08-11 2016-02-18 パナソニックＩｐマネジメント株式会社 半導体装置
KR102044244B1 (ko) * 2016-12-13 2019-12-02 (주)웨이비스 질화물계 전자소자 및 그 제조방법
JP6757293B2 (ja) * 2017-06-01 2020-09-16 日本電信電話株式会社 化合物半導体集積回路及びその作製方法
US10804176B2 (en) * 2019-02-21 2020-10-13 Win Semiconductors Corp. Low stress moisture resistant structure of semiconductor device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52143785A (en) * 1976-05-26 1977-11-30 Hitachi Ltd Semiconductor device
JP2616227B2 (ja) * 1990-11-24 1997-06-04 日本電気株式会社 半導体装置
JPH05136197A (ja) 1991-11-13 1993-06-01 Nec Kyushu Ltd 半導体装置
JPH05243323A (ja) * 1992-03-02 1993-09-21 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JPH0645316A (ja) * 1992-07-23 1994-02-18 Nec Corp 半導体装置およびその製造方法
JPH11312670A (ja) * 1998-04-28 1999-11-09 Sony Corp 半導体装置及びその製造方法
US5985765A (en) * 1998-05-11 1999-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reducing bonding pad loss using a capping layer when etching bonding pad passivation openings
JP2974022B1 (ja) * 1998-10-01 1999-11-08 ヤマハ株式会社 半導体装置のボンディングパッド構造
JP2001196413A (ja) * 2000-01-12 2001-07-19 Mitsubishi Electric Corp 半導体装置、該半導体装置の製造方法、ｃｍｐ装置、及びｃｍｐ方法
US6362531B1 (en) * 2000-05-04 2002-03-26 International Business Machines Corporation Recessed bond pad
JP2006303452A (ja) * 2005-03-25 2006-11-02 Sanyo Electric Co Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20100164112A1 (en) 2010-07-01
US8269349B2 (en) 2012-09-18
JP2010153707A (ja) 2010-07-08

Similar Documents

Publication Publication Date Title
JP5177551B2 (ja) 半導体装置
JP5535475B2 (ja) 半導体装置
US8748995B2 (en) Nitride semiconductor device with metal layer formed on active region and coupled with electrode interconnect
US20150279781A1 (en) Semiconductor device
JP4597653B2 (ja) 半導体装置、それを備える半導体モジュールおよび半導体装置の製造方法。
US6683383B2 (en) Wirebond structure and method to connect to a microelectronic die
US8461667B2 (en) Semiconductor device
JP3255281B2 (ja) 窒化物半導体素子
JP6104858B2 (ja) 半導体装置および半導体装置の製造方法
US11894441B2 (en) High electron mobility transistor and method for fabricating the same
US7939943B2 (en) Nitride semiconductor device including an electrode in ohmic contact with a P-type nitride semiconductor contact layer
JP2010153708A5 (ja)
JP2011142265A (ja) 半導体装置およびそれを備えた電子回路
JP2015002234A (ja) 半導体装置及びその製造方法
JP6801840B2 (ja) 半導体装置
JP4977104B2 (ja) ダイヤモンド半導体素子
US20090200644A1 (en) Semiconductor device and method for manufacturing semiconductor device
JP6776501B2 (ja) 半導体装置の製造方法
JP6478395B2 (ja) 半導体装置
JP2007214358A (ja) 半導体装置及びその製造方法
JP2007180293A (ja) はんだバンプ電極構造および電子部品
US20080122060A1 (en) Semiconductor device including corrosion resistant wiring structure
US20230096480A1 (en) Anti-whisker counter measure using a method for multiple layer plating of a lead frame
US20210351147A1 (en) Method for manufacturing semiconductor device
JP6061217B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111220

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111220

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120912

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120925

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121102

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121225

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121226

R150 Certificate of patent or registration of utility model

Ref document number: 5177551

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250