JP5126286B2

JP5126286B2 - 積層型高周波モジュール

Info

Publication number: JP5126286B2
Application number: JP2010116146A
Authority: JP
Inventors: 貴宏秋山
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2010-05-20
Filing date: 2010-05-20
Publication date: 2013-01-23
Anticipated expiration: 2030-05-20
Also published as: CN102256436B; US20110284281A1; CN102256436A; JP2011243835A

Description

この発明は、所定機能の高周波回路が積層体および該積層体に実装されるＩＣにより一体形成された積層型高周波モジュールに関する。

現在、複数の通信仕様に対応可能な高周波モジュールが各種考案されている。このような高周波モジュールの中には、Ｂｌｕｅｔｏｏｔｈ（登録商標）やＷ−ＬＡＮ（無線ＬＡＮ）用のデジタルＩＣを備えるものがある。このようなデジタルＩＣを用いる場合、当該デジタルＩＣを含むデジタル回路部と、ＢＰＦ（バンドパスフィルタ）等のＲＦ処理部を含むアナログ回路部とを、高周波モジュールに備えなればならない。この際、デジタル回路部とアナログ回路部とが、互いに電磁干渉しないように構造的な工夫を行わなければ、高周波モジュールとしての特性が劣化してしまう。

このため、例えば、特許文献１の高周波モジュールでは、デジタル回路部とアナログ回路部とを完全に分離して個別に形成し、それぞれのグランド電極が、平面視して重なるように配置している。

特開平１１−１４５５７０号公報

しかしながら、特許文献１の高周波モジュールでは、デジタル回路部とアナログ回路部とを完全に分離して形成するため、例えば、デジタル回路部に、アナログ回路の形成可能な大きさのスペースがあっても、当該スペースにアナログ回路を形成することはできない。したがって、高周波モジュールを小型化することが、容易ではなかった。

この発明の目的は、アナログ回路部とデジタル回路部とを有しながらも、特性を劣化させることなく小型化が可能な積層型高周波モジュールを実現することにある。

この発明は、それぞれの上面もしくは下面の少なくとも一方の面に所定の電極パターンが形成された誘電体層を積層してなる積層体を含む積層型高周波モジュールに関する。この積層型高周波モジュールでは、積層体の上層領域と下層領域とに、デジタル回路用電極パターンが形成されている。上層領域と下層領域とによって積層方向に挟まれる中間層領域には、デジタル回路用電極パターンとアナログ回路用電極パターンとが形成されている。中間層領域におけるデジタル回路用電極パターンの形成領域とアナログ回路用電極パターンの形成領域とは、積層体を平面視して個別の領域に配置されている。中間層領域と上層領域、および中間層領域と下層領域の間には、積層体を平面視して略全面に形成された第１の内層グランド電極が形成されている。

この構成では、単一の積層体内に、デジタル回路部とアナログ回路部とが同時に形成される。中間層領域では、積層体を平面視した状態で、デジタル回路用電極パターンの形成領域とアナログ回路用電極パターンの形成領域とが重ならないように配置されている。したがって、これら中間層領域でのデジタル回路用電極パターンとアナログ回路用電極パターンの電磁界結合が抑制される。また、中間層領域のアナログ回路用電極パターンの形成領域と、上層領域および下層領域のデジタル回路用電極パターンの形成領域とは、積層体を平面視した状態で重なり合うものの、これらの間には略全面にグランド電極が配置されているので、これら中間層領域のアナログ回路用電極パターンと上層領域および下層領域のデジタル回路用電極パターンとの間の電磁界結合も抑制される。

また、この発明の積層型高周波モジュールでは、中間層領域のデジタル回路用電極パターンは複数層に形成されている。各層のデジタル回路用電極パターンの間には、第２の内層グランド電極が形成されている。

この構成では、各層のデジタル回路用電極パターンが、アナログ回路用電極パターンとよりも、平面視して重なり合う第２の内層グランド電極と強く電磁界結合する。これにより、デジタル回路用電極パターンとアナログ回路用電極パターンとの電磁界結合を、さらに抑制することができる。

また、この発明の積層型高周波モジュールでは、第２の内層グランド電極は、積層方向から見てデジタル回路用電極パターンの形成領域にのみ形成されている。

この構成では、第２の内層グランド電極とアナログ回路用電極パターンとが、積層体を平面視して重なり合わない。これにより、第２の内層グランド電極とアナログ回路用電極パターンとの電磁界結合を抑制することができる。

また、この発明の積層型高周波モジュールでは、上層領域および下層領域のデジタル回路用電極パターンの電極形成密度は、中間層領域のデジタル回路用電極パターンの電極形成密度よりも高い。

この構成では、アナログ回路用電極パターンと異なる層領域で且つ第１の内層グランド電極を介して配設される上層領域および下層領域のデジタル回路用電極パターンを高密度化することで、アナログ回路用電極パターンとデジタル回路用電極パターンとの電磁界結合を抑制しながらも、積層体の低背化、小型化が可能になる。

また、この発明の積層型高周波モジュールでは、中間層領域におけるデジタル回路用電極パターンの形成領域とアナログ回路用電極パターンの形成領域との間には、第１の内層グランド電極に導通する導電性ビアが形成されている。

この構成では、中間層領域のデジタル回路用電極パターンとアナログ回路用電極パターンとの間にグランドに導通する導電性ビアが存在することで、中間層領域のデジタル回路用電極パターンとアナログ回路用電極パターンとの間の電磁界結合を、さらに抑制することができる。

また、この発明の積層型高周波モジュールでは、積層方向から見て、中間層領域のアナログ回路用電極パターンの形成領域における積層体の側壁側には、第１の内層グランド電極に導通する第２の導電性ビアが形成されている。

この構成では、アナログ回路用電極パターンが、グランドに接続する導電性ビアに挟まれる構造となる。これにより、さらにアナログ回路用電極パターンと、それ以外の回路要素（例えば、上層領域や下層領域のデジタル回路用電極パターンや、実装されるＩＣ等）や、積層体外の回路要素との電磁界結合を抑制できる。

また、この発明の積層型高周波モジュールでは、中間層領域のデジタル回路用電極パターンの形成領域に、第１の内層グランド電極および第２の内層グランド電極にそれぞれ導通する複数の第３の導電性ビアが形成されている。

この構成では、中間層領域のデジタル回路用電極パターンに近接して、グランドに接続する複数の導電性ビアが配設される構造となる。これにより、中間層領域のデジタル回路のグランドがより安定するとともに、デジタル回路用電極パターンが他の回路要素と電磁界結合することをさらに抑制できる。

この発明によれば、アナログ回路部とデジタル回路部とを兼ね備え、優れた通信特性を有する小型の積層型高周波モジュールを実現することができる。

本発明の実施形態に係る積層型高周波モジュールの回路構成を示す図である。本発明の実施形態に係る積層型高周波モジュールの積層構造を概略的に示す側面断面図である。本発明の実施形態に係る積層型高周波モジュールの各層の平面図を示す積み図である。

本発明の実施形態に係る積層型高周波モジュールについて、図を参照して説明する。なお、本実施形態では、ＦＭ変調通信信号と、Ｂｌｕｅｔｏｏｔｈ通信信号と、Ｗ−ＬＡＮ通信信号とを、送受信する積層型高周波モジュールを例に説明する。

図１は本実施形態に係る積層型高周波モジュール１０の回路構成を示す図である。図２は本実施形態に係る積層型高周波モジュール１０の積層構造を概略的に示す側面断面図である。図３は本実施形態に係る積層型高周波モジュール１０の各層の平面図を示す積み図である。

積層型高周波モジュール１０は、デジタル回路ＩＣであるベースバンドＩＣ２１およびフロントエンドＩＣ２２を含むデジタル回路部２００と、ＢＰＦ（バンドパスフィルタ）３１Ｂ，３１Ｗを含むアナログ回路部３００とを有する。

ベースバンドＩＣ２１は、図示しないＤＣ−ＤＣコンバータからの電源供給を受けて駆動する。ベースバンドＩＣ２１は、ＦＭ送信信号をアンテナ９０ｔｘを介して送信し、ＦＭ受信信号をアンテナ９０ｒｘを介して受信する。ベースバンドＩＣ２１は、Ｂｌｕｅｔｏｏｔｈ通信信号を、ＢＰＦ３１Ｂおよびアンテナ９０Ｂを介して送受信する。ベースバンドＩＣ２１は、Ｗ−ＬＡＮ通信信号を、フロントエンドＩＣ２２、ＢＰＦ３１Ｗおよびアンテナ９０Ｗを介して送受信する。

フロントエンドＩＣ２２は、スイッチＩＣ、アンプ、フィルタ等を備える。フロントエンドＩＣ２２は、Ｗ−ＬＡＮ送信時には、ベースバンドＩＣ２１からのＷ−ＬＡＮ通信信号を、フィルタ処理および増幅処理してＢＰＦ３１Ｗへ出力する。フロントエンドＩＣ２２は、Ｗ−ＬＡＮ受信時には、ＢＰＦ３１ＷからのＷ−ＬＡＮ通信信号をフィルタ処理してベースバンドＩＣ２１へ出力する。

これらデジタル回路部２００およびアナログ回路部３００を有する積層型高周波モジュール１０は、図２に示すように、積層体１００および当該積層体１００の天面に実装された実装型回路素子（図２におけるベースバンドＩＣ２１およびフロントエンドＩＣ２２に相当する。）によって実現される。

積層体１００は、複数の誘電体層を積層した構造からなる。本実施形態では、図２、図３に示すように、１８層の誘電体層１０１〜１１８を用いた例を示す。なお、図２、図３では、グランド接続用のビアホール以外は図示を省略しているが、積層体１００の各誘電体層１０１〜１１８のそれぞれには、図１に示す積層型高周波モジュール１０の回路を実現するように、複数のビアホールが形成されている。

積層体の最下層である誘電体層１０１の下面には、複数の外部接続用ランド５００ｉｏおよび複数の外部グランド電極５００Ｇが形成されている。複数の外部接続用ランド５００ｉｏは、下面の端辺に沿って配列形成されている。複数の外部グランド電極５００Ｇは、誘電体層１０１の下面の略中央の領域に、配列形成されている。

誘電体層１０２は、誘電体層１０１の上面側に配設されている。誘電体層１０２の上面には、デジタル回路用電極パターン２０１が形成されている。デジタル回路用電極パターン２０１は、誘電体層１０２の略全面に形成されている。

誘電体層１０３は、誘電体層１０２の上面側に配設されている。誘電体層１０３の上面には、略全面に内層グランド電極４０１（本発明の「第１の内層グランド電極」に相当する。）が形成されている。内層グランド電極４０１は、誘電体層１０１〜１０３に形成された複数の導電性ビア４０１ＴＨを介して、外部グランド電極５００Ｇに接続されている。

誘電体層１０４，１０５，１０６は、電極パターンが形成されていない誘電体層であり、誘電体層１０３の上面側に、誘電体層１０４、誘電体層１０５、誘電体層１０６の順に積層して配設されている。これらの誘電体層１０４，１０５，１０６は、後述のデジタル回路用電極パターン２０３およびアナログ回路用電極パターン３０１と、誘電体層１０３の内層グランド電極４０１との間隔調整のための層である。そして、これら電極パターンを有さない誘電体層の積層数および厚さを適宜設定することで、例えば、アナログ回路用電極パターン３０１と内層グランド電極４０１とが所定間隔に形成され、アナログ回路用電極パターン３０１で形成する各回路素子（インダクタやキャパシタ）が所定の素子値となるように設定される。

これら誘電体層１０１〜１０３により構成される部分積層部が、本発明の下層領域に相当する。

誘電体層１０７は、誘電体層１０６の上面側に配設されている。誘電体層１０７の上面を半分に分割する一方の領域には、デジタル回路用電極パターン２０３が形成されている。なお、以下では、この一方の領域をデジタル配線領域ＺｎＤと称する。誘電体層１０７の上面の他方の領域には、電極が形成されていない。なお、以下では、この他方の領域をアナログ配線領域ＺｎＡと称する。

誘電体層１０８は、誘電体層１０７の上面側に配設されている。誘電体層１０８のデジタル配線領域ＺｎＤには、内層グランド電極４０３が形成されている。誘電体層１０８のアナログ配線領域ＺｎＡには、アナログ回路用電極パターン３０１が形成されている。

誘電体層１０９は、誘電体層１０８の上面側に配設されている。誘電体層１０９のデジタル配線領域ＺｎＤには、デジタル回路用電極パターン２０３が形成されている。誘電体層１０９のアナログ配線領域ＺｎＡには、アナログ回路用電極パターン３０１が形成されている。

誘電体層１１０は、誘電体層１０９の上面側に配設されている。誘電体層１１０のデジタル配線領域ＺｎＤには、内層グランド電極４０３が形成されている。誘電体層１１０のアナログ配線領域ＺｎＡには、アナログ回路用電極パターン３０１が形成されている。

誘電体層１１１は、誘電体層１１０の上面側に配設されている。誘電体層１１１のデジタル配線領域ＺｎＤには、デジタル回路用電極パターン２０３が形成されている。誘電体層１１１のアナログ配線領域ＺｎＡには、アナログ回路用電極パターン３０１が形成されている。

誘電体層１１２は、誘電体層１１１の上面側に配設されている。誘電体層１１２のデジタル配線領域ＺｎＤには、内層グランド電極４０３が形成されている。誘電体層１１２のアナログ配線領域ＺｎＡには、電極が形成されていない。

誘電体層１１３は、誘電体層１１２の上面側に配設されている。誘電体層１１３のデジタル配線領域ＺｎＤには、デジタル回路用電極パターン２０３が形成されている。誘電体層１１３のアナログ配線領域ＺｎＡには、電極が形成されていない。

なお、誘電体層１０８，１１０，１１２に形成された内層グランド電極４０３は、各誘電体層に形成された複数の導電性ビア４０２ＴＨにより、互いに接続されている。また、誘電体層１０８の内層グランド電極４０３は、誘電体層１０４〜１０８に形成された導電性ビア４０２ＴＨにより、誘電体層１０３の上面の内層グランド電極４０１に接続されている。また、誘電体層１１２の内層グランド電極４０３は、誘電体層１１３〜１１５に形成された導電性ビア４０２ＴＨにより、後述する内層グランド電極４０２に接続されている。

これら誘電体層１０４〜１１５により構成される部分と後述の誘電体層１１４，１１５とからなる部分積層部が、本発明の中間層領域に相当する。そして、中間層領域の誘電体層１０４〜１１５におけるアナログ配線領域ＺｎＡにより、図１のアナログ回路形成領域３００を構成することができる。

そして、これら誘電体層１０４〜１１５から構成される中間層領域では、積層体１００を平面視して（積層方向に沿った方向に見て）、デジタル回路用電極パターン２０３とアナログ回路用電極パターン３０１とが、重なり合わない異なる領域（デジタル配線領域ＺｎＤおよびアナログ配線領域ＺｎＡ）に、それぞれ個別に形成されている。これにより、中間層領域内でのデジタル回路用電極パターン２０３とアナログ回路用電極パターン３０１との電磁界結合を抑制することができる。

さらに、デジタル配線領域ＺｎＤでは、デジタル回路用電極パターン２０３と内層グランド電極４０３とが積層方向に沿って交互に配設されているので、デジタル回路用電極パターン２０３に対して、内層グランド電極４０３がアナログ回路用電極パターン３０１よりも近接して配置される。これにより、デジタル回路用電極パターン２０３は、アナログ回路用電極パターン３０１とよりも、内層グランド電極４０３と、より強く電磁界結合し、デジタル回路パターンに対して安定したグランド特性が得られる。さらに、デジタル回路用電極パターン２０３とアナログ回路用電極パターン３０１との電磁界結合をさらに抑制することができる。

またさらに、デジタル配線領域ＺｎＤに複数の導電性ビア４０２ＴＨを形成することで、デジタル回路用電極パターン２０３のグランド特性をさらに向上させることができる。

誘電体層１１４は、誘電体層１１３の上面側に配設されている。誘電体層１１４には、電極パターンが形成されていない。この誘電体層１１４は、上述の誘電体層１０４，１０５，１０６と同様に、デジタル回路用電極パターン２０３およびアナログ回路用電極パターン３０１と、後述する誘電体層１１５の内層グランド電極４０２との間隔調整のための層である。

誘電体層１１５は、誘電体層１１４の上面側に配設されている。誘電体層１１５には、略全面に内層グランド電極４０２（本発明の「第１の内層グランド電極」に相当する。）が形成されている。内層グランド電極４０２は、誘電体層１１３〜１１５に形成された複数の導電性ビア４０２ＴＨを介して、誘電体層１１２の内層グランド電極４０３に接続されている。

また、内層グランド電極４０２は、誘電体層１０４〜１１５に形成された導電性ビア４００ＴＨにより、誘電体層１０３の内層グランド電極４０１に接続している。この際、導電性ビア４００ＴＨは、中間層領域のデジタル配線領域ＺｎＤとアナログ配線領域ＺｎＡとの境界面付近に形成されている。このような位置に導電性ビア４００ＴＨを形成することで、中間層領域のデジタル回路用電極パターン２０３とアナログ回路用電極パターン３０１との間に導電性ビア４００ＴＨからなるグランドが配設される。これにより、中間層領域でのデジタル回路用電極パターン２０３とアナログ回路用電極パターン３０１との電磁界結合を、さらに抑制することができる。なお、詳細は図示していないが、導電性ビア４００ＴＨは、中間層領域のデジタル配線領域ＺｎＤとアナログ配線領域ＺｎＡとの境界面（図２の奥行き方向）に沿って、所定間隔で複数本形成すると、より電磁界結合を抑制することができ、有効である。また、このような中間層領域のデジタル配線領域ＺｎＤとアナログ配線領域ＺｎＡとの境界面付近の導電性ビア４００ＴＨは、特性や仕様に応じて省略することも可能である。

誘電体層１１６は、誘電体層１１５の上面側に配設され、誘電体層１１７は、誘電体層１１６の上面側に配設されている。誘電体層１１６，１１７には、デジタル回路用電極パターン２０２が形成されている。デジタル回路用電極パターン２０２は、誘電体層１１６，１１７の略全面に形成されている。

誘電体層１１８は、誘電体層１１７の上面側に配設され、積層体１００の最上層である。誘電体層１１８の上面、すなわち積層体１００の天面には、ＩＣ実装用ランド電極５１０を含む所定の電極パターンが形成されている。そして、ＩＣ実装用ランド電極５１０に、ベースバンドＩＣ２１およびフロントエンドＩＣ２２が実装されている。

これら誘電体層１１６〜１１８による部分積層部が、本発明の上層領域に相当する。そして、下層領域の全域、上層領域の全域、積層体に実装されるデジタルＩＣ群、および中間層領域のデジタル配線領域ＺｎＤにより、図１のデジタル回路形成領域２００を構成することができる。

以上のように、本実施形態の構成を用いることで、デジタルＩＣを天面に実装した単一の積層体１００のみで、デジタル回路とアナログ回路とを備えた積層型高周波モジュール１を形成することができる。この際、中間層領域において、デジタル配線領域ＺｎＤとアナログ配線領域ＺｎＡとが、平面視して重なり合わないように形成されているので、デジタル回路とアナログ回路との電磁界結合を抑制することができる。これにより、例えばデジタルＩＣを含むデジタル回路からのノイズがＲＦ回路として機能するアナログ回路に流入することを抑制でき、優れた通信特性の積層型高周波モジュールを小型に形成することができる。

さらに、上層領域および下層領域のデジタル回路用電極パターン２０１，２０２は、中間層領域のアナログ回路用電極パターン３０１に対して、積層体１００を平面視して重なり合うが、上層領域および下層領域のデジタル回路用電極パターン２０１，２０２と中間層領域のアナログ回路用電極パターン３０１との間には、それぞれ内層グランド電極４０１，４０２が配設されている。したがって、上層領域および下層領域のデジタル回路用電極パターン２０１，２０２と中間層領域のアナログ回路用電極パターン３０１との間の電磁界結合も抑制することができる。

また、さらに、下層領域の誘電体層１０２のデジタル回路用電極パターン２０１および上層領域の誘電体層１１６，１１７のデジタル回路用電極パターン２０２は、中間層領域の誘電体層１０７，１０９，１１１，１１３に形成されたデジタル回路用電極パターン２０３よりも、誘電体層の単位面積当たりにおける電極パターンが形成された面積の割合が大きい。このように、上層領域および下層領域のデジタル回路用電極パターン２０１，２０２を高密度化することで、上述のように電磁界結合を抑制しながら、積層体１００を低背化、小型化することができる。

また、図２に示すように、誘電体層１０４〜１１５に対して、アナログ配線領域ＺｎＡにおける積層体１００の側壁面側に、複数の導電性ビア４００ＴＨを設けるとよい。このような位置に導電性ビア４００ＴＨを形成することで、アナログ回路用電極パターン３０１が、外部の回路要素、および、積層体１００の外部を介する上層領域のデジタル回路用電極パターン２０２に対して電磁界結合することも抑制することができる。なお、これらアナログ配線領域ＺｎＡにおける積層体１００の側壁面側の複数の導電性ビア４００ＴＨは、特性や仕様に応じて省略することも可能である。

なお、上述の積層数や電極配線パターンや導電性ビアの配設パターン等は、本願発明の一例を示すものであり、例えば、中間層領域のデジタル配線が一層だけであったり、電極パターンを形成しない層が省略されたり、各領域の誘電体層数が異なるような場合であって、本願の構成を適用することができる。

１０−積層型高周波モジュール、２１−ベースバンドＩＣ、２２−フロントエンドＩＣ、３１Ｂ，３１Ｗ−ＢＰＦ、９０ｔｘ，９０ｒｘ，９０Ｂ，９０Ｗ−アンテナ、１００−積層体、１０１〜１１８−誘電体層、２０１，２０２，２０３−デジタル回路用電極パターン、３００−アナログ回路形成領域、３０１−アナログ回路用電極パターン、４０１，４０２，４０３−内層グランド電極、４００ＴＨ，４０１ＴＨ，４０２ＴＨ−導電性ビア、５００ｉｏ−外部接続用ランド、５００Ｇ−外部グランド電極、５１０−ＩＣ実装用ランド

Claims

それぞれの上面もしくは下面の少なくとも一方の面に所定の電極パターンが形成された誘電体層を積層してなる積層体を含む積層型高周波モジュールであって、
前記積層体は該積層体の上面を含む上層領域と、下面を含む下層領域と、前記上層領域と下層領域の間に形成された中間層領域とを含み、
前記中間層領域と前記上層領域、および前記中間層領域と前記下層領域の間には、前記積層体を平面視して略全面に形成された第１の内層グランド電極が形成されるとともに、
前記積層体の上層領域と下層領域とには、デジタル回路用電極パターンが形成され、
前記上層領域と前記下層領域とによって積層方向に挟まれる中間層領域には、前記デジタル回路用電極パターンとアナログ回路用電極パターンとが形成され、
前記中間層領域における前記デジタル回路用電極パターンの形成領域と前記アナログ回路用電極パターンの形成領域とは、前記積層体を平面視して個別の領域に配置されている、積層型高周波モジュール。
請求項１に記載の積層型高周波モジュールであって、
前記中間層領域の前記デジタル回路用電極パターンは複数層に形成されており、各層のデジタル回路用電極パターンの間には、第２の内層グランド電極が形成されている、積層型高周波モジュール。
請求項２に記載の積層型高周波モジュールであって、
前記第２の内層グランド電極は、積層方向から見て前記デジタル回路用電極パターンの形成領域にのみ形成されている、積層型高周波モジュール。
請求項１乃至請求項３のいずれかに記載の積層型高周波モジュールであって、
前記上層領域および前記下層領域のデジタル回路用電極パターンの電極形成密度は、前記中間層領域のデジタル回路用電極パターンの電極形成密度よりも高い、積層型高周波モジュール。
請求項１乃至請求項４のいずれかに記載の積層型高周波モジュールであって、
前記中間層領域における前記デジタル回路用電極パターンの形成領域と前記アナログ回路用電極パターンの形成領域との間には、前記第１の内層グランド電極に導通する導電性ビアが形成されている、積層型高周波モジュール。
請求項５に記載の積層型高周波モジュールであって、
積層方向から見て、前記中間層領域の前記アナログ回路用電極パターンの形成領域における前記積層体の側壁側には、前記第１の内層グランド電極に導通する第２の導電性ビアが形成されている、積層型高周波モジュール。
請求項５または請求項６に記載の積層型高周波モジュールであって、
前記中間層領域の前記デジタル回路用電極パターンの形成領域には、前記第１の内層グランド電極および前記第２の内層グランド電極にそれぞれ導通する複数の第３の導電性ビアが形成されている、積層型高周波モジュール。