JPH08204344A - 多層配線基板 - Google Patents
多層配線基板Info
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- JPH08204344A JPH08204344A JP7027413A JP2741395A JPH08204344A JP H08204344 A JPH08204344 A JP H08204344A JP 7027413 A JP7027413 A JP 7027413A JP 2741395 A JP2741395 A JP 2741395A JP H08204344 A JPH08204344 A JP H08204344A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Noise Elimination (AREA)
Abstract
(57)【要約】
【目的】本発明は、デイジタル回路配線系からアナログ
回路配線系へノイズが混入することを防止し得る多層配
線基板を実現するものである。 【構成】アナログ回路配線系と、デイジタル回路配線系
とを電気的及び空間的に分離して配置するようにしたこ
とにより、アナログ回路配線系とデイジタル回路配線系
とでそれぞれ別個に入出力インピーダンスを制御するこ
とができ、この結果デイジタル回路配線系からアナログ
回路配線系へノイズが混入することを防止し得る多層配
線基板を実現し得る。
回路配線系へノイズが混入することを防止し得る多層配
線基板を実現するものである。 【構成】アナログ回路配線系と、デイジタル回路配線系
とを電気的及び空間的に分離して配置するようにしたこ
とにより、アナログ回路配線系とデイジタル回路配線系
とでそれぞれ別個に入出力インピーダンスを制御するこ
とができ、この結果デイジタル回路配線系からアナログ
回路配線系へノイズが混入することを防止し得る多層配
線基板を実現し得る。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図５〜図７） 発明が解決しようとする課題（図６〜図８） 課題を解決するための手段（図１〜図４） 作用（図１〜図４） 実施例 （１）第１実施例（図１及び図２） （２）第２実施例（図３） （３）第３実施例（図４） （４）他の実施例 発明の効果
【０００２】
【産業上の利用分野】本発明は、パーソナルハンデイホ
ン、移動体無線機、衛生放送チユーナ等のアナログ信号
処理及びデイジタル信号処理が混載された情報処理装置
における半導体部品の搭載方法のうち、特に多層配線基
板を用いたマルチチツプモジユールに適用して好適なも
のである。
ン、移動体無線機、衛生放送チユーナ等のアナログ信号
処理及びデイジタル信号処理が混載された情報処理装置
における半導体部品の搭載方法のうち、特に多層配線基
板を用いたマルチチツプモジユールに適用して好適なも
のである。
【０００３】
【従来の技術】近年、パーソナルハンデイホン（セルラ
ホン）、移動体無線機、衛生放送チユーナ等の情報機器
において、情報通信のデイジタル化が進行している。ま
た同時に従来通りアナログ伝送方式ではあるものの映像
信号等の処理については、Ａ／Ｄ変換を行つた後、デイ
ジタル信号処理を行う場合が増えてきている。
ホン）、移動体無線機、衛生放送チユーナ等の情報機器
において、情報通信のデイジタル化が進行している。ま
た同時に従来通りアナログ伝送方式ではあるものの映像
信号等の処理については、Ａ／Ｄ変換を行つた後、デイ
ジタル信号処理を行う場合が増えてきている。
【０００４】このような状況下で、機器の小型化も同時
に進行し、非常に狭い空間にアナログ系の信号処理とデ
イジタル系の信号処理とが混載するいわゆるミツクスド
シグナル（Mixed Signal）を取り扱うケースが増えてき
ている。このような場合、従来は、デイジタル系信号処
理部で発生するノイズがアナログ系信号処理部へ混入す
るのを防ぐため、シールド板を用いて電磁誘導性ノイズ
を遮蔽したり、ノイズ除去フイルタを使用したり、アナ
ログ系とデイジタル系の電源、グランド（ＧＮＤ）を分
離したりするようになされていた。
に進行し、非常に狭い空間にアナログ系の信号処理とデ
イジタル系の信号処理とが混載するいわゆるミツクスド
シグナル（Mixed Signal）を取り扱うケースが増えてき
ている。このような場合、従来は、デイジタル系信号処
理部で発生するノイズがアナログ系信号処理部へ混入す
るのを防ぐため、シールド板を用いて電磁誘導性ノイズ
を遮蔽したり、ノイズ除去フイルタを使用したり、アナ
ログ系とデイジタル系の電源、グランド（ＧＮＤ）を分
離したりするようになされていた。
【０００５】また特に高密度かつ高速な信号を取り扱い
可能な半導体集積回路の高密度実装技術として、種々の
基板材料を用いたマルチチツプモジユール（ＭＣＭ：Mu
lti-chip-module ）が開発されている。マルチチツプモ
ジユールは、高密度な半導体集積回路の実装を達成する
ために、通常特性インピーダンスの考慮された伝送線路
の形成された基板上に、ワイヤボンデイング法、ＴＡＢ
法及びフリツプチツプ法等の実装技術によりＬＳＩチツ
プをベアチツプの状態で実装する。
可能な半導体集積回路の高密度実装技術として、種々の
基板材料を用いたマルチチツプモジユール（ＭＣＭ：Mu
lti-chip-module ）が開発されている。マルチチツプモ
ジユールは、高密度な半導体集積回路の実装を達成する
ために、通常特性インピーダンスの考慮された伝送線路
の形成された基板上に、ワイヤボンデイング法、ＴＡＢ
法及びフリツプチツプ法等の実装技術によりＬＳＩチツ
プをベアチツプの状態で実装する。
【０００６】この場合、基板の材料として、安価なガラ
スエポキシを用いたもの（ＭＣＭ−Ｌ）、セラミツク多
層基板を用いたもの（ＭＣＭ−Ｃ）、Ｓｉ基板を用いた
もの（ＭＣＭ−Ｄ）等がある。因に、半導体チツプのマ
ルチチツプモジユールの各基板上への実装方法のうち、
フリツプチツプボンデイングが、最も高密度性及び高速
動作性の点で他の実装方法よりも優れている。
スエポキシを用いたもの（ＭＣＭ−Ｌ）、セラミツク多
層基板を用いたもの（ＭＣＭ−Ｃ）、Ｓｉ基板を用いた
もの（ＭＣＭ−Ｄ）等がある。因に、半導体チツプのマ
ルチチツプモジユールの各基板上への実装方法のうち、
フリツプチツプボンデイングが、最も高密度性及び高速
動作性の点で他の実装方法よりも優れている。
【０００７】図５は、デイジタル映像通信を実行するた
めのテレビジヨン受信機の信号処理部１を示し、当該信
号処理部１のうちアナログ系信号処理ブロツク２及びデ
イジタル系信号処理ブロツク３を多層配線基板（以下、
これをモジユール基板と呼ぶ）４上に実装してマルチチ
ツプモジユール化する。
めのテレビジヨン受信機の信号処理部１を示し、当該信
号処理部１のうちアナログ系信号処理ブロツク２及びデ
イジタル系信号処理ブロツク３を多層配線基板（以下、
これをモジユール基板と呼ぶ）４上に実装してマルチチ
ツプモジユール化する。
【０００８】信号処理部１において、フロントエンド回
路５は、入力された搬送波を検波及び復調した後、これ
をベースバンド信号Ｓ１としてアナログ系信号処理ブロ
ツク２のサンプルホールド回路６に送出する。サンプル
ホールド回路６は、制御部７から出力される制御信号Ｓ
２に基づいて、当該ベースバンド信号Ｓ３をサンプルホ
ールドした後、Ａ／Ｄ変換回路８においてデイジタル変
換する。このＡ／Ｄ変換回路８において、アナログ系信
号処理ブロツク２及びデイジタル系信号処理ブロツク３
間の境界となり、この段階においてベースバンド信号Ｓ
３からデイジタル信号Ｓ４に復調される。
路５は、入力された搬送波を検波及び復調した後、これ
をベースバンド信号Ｓ１としてアナログ系信号処理ブロ
ツク２のサンプルホールド回路６に送出する。サンプル
ホールド回路６は、制御部７から出力される制御信号Ｓ
２に基づいて、当該ベースバンド信号Ｓ３をサンプルホ
ールドした後、Ａ／Ｄ変換回路８においてデイジタル変
換する。このＡ／Ｄ変換回路８において、アナログ系信
号処理ブロツク２及びデイジタル系信号処理ブロツク３
間の境界となり、この段階においてベースバンド信号Ｓ
３からデイジタル信号Ｓ４に復調される。
【０００９】続いてデイジタル系信号処理ブロツク３の
入力処理回路９は、当該デイジタル信号Ｓ４に基づいて
データの再配列を行うことによつてエラー補正した後、
これをデイジタル処理信号Ｓ５として信号伸長回路１０
に送出する。信号伸長回路１０は、出力時の帯域圧縮方
式に従つてデイジタル処理信号Ｓ５を伸長した後、これ
をデイジタル伸長信号Ｓ６として出力処理回路１１に出
力する。続いて出力処理回路１１は、デイジタル伸長信
号Ｓ６に基づいて、例えばモニタ又はコンピユータ等に
出力するための信号を分離又は再構成する。
入力処理回路９は、当該デイジタル信号Ｓ４に基づいて
データの再配列を行うことによつてエラー補正した後、
これをデイジタル処理信号Ｓ５として信号伸長回路１０
に送出する。信号伸長回路１０は、出力時の帯域圧縮方
式に従つてデイジタル処理信号Ｓ５を伸長した後、これ
をデイジタル伸長信号Ｓ６として出力処理回路１１に出
力する。続いて出力処理回路１１は、デイジタル伸長信
号Ｓ６に基づいて、例えばモニタ又はコンピユータ等に
出力するための信号を分離又は再構成する。
【００１０】ここで従来、アナログ信号処理及びデイジ
タル信号処理が混載されたマルチチツプモジユールとし
て、図６（Ａ）に示すようなモジユール基板４がある。
この場合、図５においてアナログ系信号処理ブロツク２
及びデイジタル系信号処理ブロツク３のうちＡ／Ｄ変換
回路８及び入力処理回路９は、共にアナログ系の信号処
理とデイジタル系の信号処理とが混載した半導体チツプ
で構成されている。
タル信号処理が混載されたマルチチツプモジユールとし
て、図６（Ａ）に示すようなモジユール基板４がある。
この場合、図５においてアナログ系信号処理ブロツク２
及びデイジタル系信号処理ブロツク３のうちＡ／Ｄ変換
回路８及び入力処理回路９は、共にアナログ系の信号処
理とデイジタル系の信号処理とが混載した半導体チツプ
で構成されている。
【００１１】すなわち図６（Ａ）のＡ−Ａ′線を断面に
とつて示す図６（Ｂ）において、モジユール基板４は、
セラミツク多層基板でなり、下方から順次デイジタルＧ
ＮＤ２０、デイジタル電源２１、アナログＧＮＤ２２、
アナログ電源２３とプレート状に積層され（以下、これ
らをまとめてアナログ／デイジタル系電源／ＧＮＤと呼
ぶ）、電源及びＧＮＤについて４層の導体層を形成す
る。
とつて示す図６（Ｂ）において、モジユール基板４は、
セラミツク多層基板でなり、下方から順次デイジタルＧ
ＮＤ２０、デイジタル電源２１、アナログＧＮＤ２２、
アナログ電源２３とプレート状に積層され（以下、これ
らをまとめてアナログ／デイジタル系電源／ＧＮＤと呼
ぶ）、電源及びＧＮＤについて４層の導体層を形成す
る。
【００１２】さらに当該４層の導体層の上には、同一平
面上にアナログ信号線２４Ｙ及びデイジタル信号線２５
Ｙが形成され、さらにその上には同一平面上にアナログ
信号線２４Ｘ及びデイジタル信号２５Ｘが形成されてい
る。これによりモジユール基板４は、合計６層の導体層
から構成されている。
面上にアナログ信号線２４Ｙ及びデイジタル信号線２５
Ｙが形成され、さらにその上には同一平面上にアナログ
信号線２４Ｘ及びデイジタル信号２５Ｘが形成されてい
る。これによりモジユール基板４は、合計６層の導体層
から構成されている。
【００１３】ここで、Ａ／Ｄ変換回路８及び入力処理回
路９でなる各半導体チツプは、それぞれフリツプチツプ
法によりモジユール基板４と接続されている。この場合
図７に示すように、半導体チツプ（８、９）は、ＩＣパ
ツド３０に形成されたＢＬＭ（Ball Limiting Metal ）
３１及びはんだバンプ３２を介してモジユール基板４上
に形成されたモジユールパツド３３に接続されている。
路９でなる各半導体チツプは、それぞれフリツプチツプ
法によりモジユール基板４と接続されている。この場合
図７に示すように、半導体チツプ（８、９）は、ＩＣパ
ツド３０に形成されたＢＬＭ（Ball Limiting Metal ）
３１及びはんだバンプ３２を介してモジユール基板４上
に形成されたモジユールパツド３３に接続されている。
【００１４】また半導体チツプ（８、９）とモジユール
基板４との間のはんだ接合部は、封止用の樹脂３４を用
いて封止され、これにより当該はんだ接合部の隙間に入
り込んだ水分による酸化を防止し得、この結果接続の信
頼性を向上し得るようになされている。このようにフリ
ツプチツプ法によりモジユール基板４に実装された半導
体チツプ（８、９）は、図６（Ｂ）に示すようにセラミ
ツクス製又は金属製でなるキヤツプ３５によつてシール
される。
基板４との間のはんだ接合部は、封止用の樹脂３４を用
いて封止され、これにより当該はんだ接合部の隙間に入
り込んだ水分による酸化を防止し得、この結果接続の信
頼性を向上し得るようになされている。このようにフリ
ツプチツプ法によりモジユール基板４に実装された半導
体チツプ（８、９）は、図６（Ｂ）に示すようにセラミ
ツクス製又は金属製でなるキヤツプ３５によつてシール
される。
【００１５】
【発明が解決しようとする課題】ところで、図６（Ａ）
及び（Ｂ）に示すようにモジユール基板４においては、
アナログ／デイジタル系電源／ＧＮＤ２０〜２３がそれ
ぞれアナログ系とデイジタル系とで分離供給されている
ものの、デイジタル信号線２５Ｙがアナログ電源２３の
近傍位置に配線されており、空間的に分離されていな
い。このため、デイジタル信号線２５Ｙから出された種
々のノイズがアナログ電源２３に誘起され、この結果半
導体チツプ８又は９のアナログ回路の電源ラインを介し
てアナログ信号線２４Ｘ又は２４Ｙに重畳される問題が
あつた。
及び（Ｂ）に示すようにモジユール基板４においては、
アナログ／デイジタル系電源／ＧＮＤ２０〜２３がそれ
ぞれアナログ系とデイジタル系とで分離供給されている
ものの、デイジタル信号線２５Ｙがアナログ電源２３の
近傍位置に配線されており、空間的に分離されていな
い。このため、デイジタル信号線２５Ｙから出された種
々のノイズがアナログ電源２３に誘起され、この結果半
導体チツプ８又は９のアナログ回路の電源ラインを介し
てアナログ信号線２４Ｘ又は２４Ｙに重畳される問題が
あつた。
【００１６】因に、この場合のノイズには、配線と入出
力バツフアのインピーダンス不整合から生じる反射ノイ
ズ（波形歪み）、入出力バツフアが一度にスイツチング
することにより電源、ＧＮＤの自己インダクタンスの影
響で生じるスイツチングノイズ（スパイクノイズ）、空
間的に電磁的カツプリングすることにより生じるクロス
トークノイズ（波形重畳）、及びこれらの電源又はＧＮ
Ｄから混入し半導体デバイスを介して信号に重畳される
帰還ノイズ、複数の要因が重なつて生じる複合ノイズ等
がある。
力バツフアのインピーダンス不整合から生じる反射ノイ
ズ（波形歪み）、入出力バツフアが一度にスイツチング
することにより電源、ＧＮＤの自己インダクタンスの影
響で生じるスイツチングノイズ（スパイクノイズ）、空
間的に電磁的カツプリングすることにより生じるクロス
トークノイズ（波形重畳）、及びこれらの電源又はＧＮ
Ｄから混入し半導体デバイスを介して信号に重畳される
帰還ノイズ、複数の要因が重なつて生じる複合ノイズ等
がある。
【００１７】この問題を解決するため、図６との対応部
分に同一符号を付して示す図８において、モジユール基
板４０が提案されている。すなわちモジユール基板４０
は、セラミツク多層基板でなり、図８（Ａ）及び当該図
８（Ａ）のＢ−Ｂ′線を断面にとつて表す図８（Ｂ）に
示すように下方から順次第１層〜第４層の導体層が積層
されてなる。この場合、第１の導体層はアナログＧＮＤ
４１及びデイジタルＧＮＤ４２でなり、第２の導体層は
アナログ信号線４３Ｙ及びデイジタル信号線４４Ｙでな
り、また第３の導体層はアナログ信号線４３Ｘ及びデイ
ジタル信号４４Ｘでなり、さらに第４の導体層はアナロ
グ電源４５及びデイジタル電源４６でなる。
分に同一符号を付して示す図８において、モジユール基
板４０が提案されている。すなわちモジユール基板４０
は、セラミツク多層基板でなり、図８（Ａ）及び当該図
８（Ａ）のＢ−Ｂ′線を断面にとつて表す図８（Ｂ）に
示すように下方から順次第１層〜第４層の導体層が積層
されてなる。この場合、第１の導体層はアナログＧＮＤ
４１及びデイジタルＧＮＤ４２でなり、第２の導体層は
アナログ信号線４３Ｙ及びデイジタル信号線４４Ｙでな
り、また第３の導体層はアナログ信号線４３Ｘ及びデイ
ジタル信号４４Ｘでなり、さらに第４の導体層はアナロ
グ電源４５及びデイジタル電源４６でなる。
【００１８】このモジユール基板４０においては、アナ
ログ／デイジタル系電源／ＧＮＤ４１〜４６がそれぞれ
分割され、かつ、アナログ信号線４３Ｘ及び４３Ｙとデ
イジタル信号線４４Ｘ及び４４Ｙが空間的に分離されて
いる。ところが、デイジタル信号線４４Ｘ及び４４Ｙの
一部は、アナログ電源４５及びアナログＧＮＤ４１間に
配設されており、このためデイジタル信号系のノイズが
電源／ＧＮＤを介してアナログ信号系へ誘起されること
から、図６におけるモジユール基板４の場合と同様の問
題が未だ解決されなかつた。
ログ／デイジタル系電源／ＧＮＤ４１〜４６がそれぞれ
分割され、かつ、アナログ信号線４３Ｘ及び４３Ｙとデ
イジタル信号線４４Ｘ及び４４Ｙが空間的に分離されて
いる。ところが、デイジタル信号線４４Ｘ及び４４Ｙの
一部は、アナログ電源４５及びアナログＧＮＤ４１間に
配設されており、このためデイジタル信号系のノイズが
電源／ＧＮＤを介してアナログ信号系へ誘起されること
から、図６におけるモジユール基板４の場合と同様の問
題が未だ解決されなかつた。
【００１９】本発明は以上の点を考慮してなされたもの
で、デイジタル回路配線系からアナログ回路配線系へノ
イズが混入することを防止し得る多層配線基板を提案し
ようとするものである。
で、デイジタル回路配線系からアナログ回路配線系へノ
イズが混入することを防止し得る多層配線基板を提案し
ようとするものである。
【００２０】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、アナログ回路及びアナログ回路配
線系とデイジタル回路及びデイジタル回路配線系を同一
基板上で複数層に配置した多層配線基板４０（５０、６
０、７０）において、アナログ回路配線系４１、４５、
４３Ｘ、４３Ｙ（５１、５５、５３Ｘ、５３Ｙ、６３、
６５、６１Ｘ、６１Ｙ、７４、７８、７６Ｘ、７６Ｙ）
と、デイジタル回路配線系４２、４６、４４Ｘ、４４Ｙ
（５２、５６、５４Ｘ、５４Ｙ、６４、６６、６２Ｘ、
６２Ｙ、７１、７５、７３、７９、７２Ｘ、７２Ｙ、７
７Ｘ、７７Ｙ）とを電気的及び空間的に分離して配置す
るようにする。
め本発明においては、アナログ回路及びアナログ回路配
線系とデイジタル回路及びデイジタル回路配線系を同一
基板上で複数層に配置した多層配線基板４０（５０、６
０、７０）において、アナログ回路配線系４１、４５、
４３Ｘ、４３Ｙ（５１、５５、５３Ｘ、５３Ｙ、６３、
６５、６１Ｘ、６１Ｙ、７４、７８、７６Ｘ、７６Ｙ）
と、デイジタル回路配線系４２、４６、４４Ｘ、４４Ｙ
（５２、５６、５４Ｘ、５４Ｙ、６４、６６、６２Ｘ、
６２Ｙ、７１、７５、７３、７９、７２Ｘ、７２Ｙ、７
７Ｘ、７７Ｙ）とを電気的及び空間的に分離して配置す
るようにする。
【００２１】また本発明においては、アナログ回路配線
系は、アナログ信号を伝送する各第１の信号ライン４３
Ｘ、４３Ｙ（５３Ｘ、５３Ｙ、６１Ｘ、６１Ｙ、７６
Ｘ、７６Ｙ）が、第１の電源層４５（５５、６５、７
８）及び第１のグランド層４１（５１、６３、７４）に
挟まれる空間領域内に形成されてなり、デイジタル回路
配線系は、デイジタル信号を伝送する各第２の信号ライ
ン４４Ｘ、４４Ｙ（５４Ｘ、５４Ｙ、６２Ｘ、６２Ｙ、
７２Ｘ、７２Ｙ、７７Ｘ、７７Ｙ）が、第１の電源層４
５（５５、６５、７８）と電気的に分離形成された第２
の電源層４６（５６、６６、７３、７９）と、第１のグ
ランド層４１（５１、６３、７４）と電気的に分離形成
された第２のグランド層４２（５２、６４、７１、７
５）とによつて挟まれる空間領域内に形成されてなるよ
うにする。
系は、アナログ信号を伝送する各第１の信号ライン４３
Ｘ、４３Ｙ（５３Ｘ、５３Ｙ、６１Ｘ、６１Ｙ、７６
Ｘ、７６Ｙ）が、第１の電源層４５（５５、６５、７
８）及び第１のグランド層４１（５１、６３、７４）に
挟まれる空間領域内に形成されてなり、デイジタル回路
配線系は、デイジタル信号を伝送する各第２の信号ライ
ン４４Ｘ、４４Ｙ（５４Ｘ、５４Ｙ、６２Ｘ、６２Ｙ、
７２Ｘ、７２Ｙ、７７Ｘ、７７Ｙ）が、第１の電源層４
５（５５、６５、７８）と電気的に分離形成された第２
の電源層４６（５６、６６、７３、７９）と、第１のグ
ランド層４１（５１、６３、７４）と電気的に分離形成
された第２のグランド層４２（５２、６４、７１、７
５）とによつて挟まれる空間領域内に形成されてなるよ
うにする。
【００２２】
【作用】アナログ回路配線系と、デイジタル回路配線系
とを電気的及び空間的に分離して配置するようにしたこ
とにより、アナログ回路配線系とデイジタル回路配線系
とでそれぞれ別個に入出力インピーダンスを制御するこ
とができ、この結果デイジタル回路配線系からアナログ
回路配線系へノイズが混入することを防止し得る。
とを電気的及び空間的に分離して配置するようにしたこ
とにより、アナログ回路配線系とデイジタル回路配線系
とでそれぞれ別個に入出力インピーダンスを制御するこ
とができ、この結果デイジタル回路配線系からアナログ
回路配線系へノイズが混入することを防止し得る。
【００２３】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００２４】（１）第１実施例 図８との対応部分に同一符号を付して示す図１におい
て、モジユール基板５０はセラミツク多層基板でなり、
図１（Ａ）のＣ−Ｃ′線を断面にとつて表す図１（Ｂ）
に示すように下方から順次第１層〜第４層の導体層が積
層されてなる。この場合、第１の導体層はアナログＧＮ
Ｄ５１及びデイジタルＧＮＤ５２でなり、第２の導体層
はアナログ信号線５３Ｙ及びデイジタル信号線５４Ｙで
なり、また第３の導体層にはアナログ信号線５３Ｘ及び
デイジタル信号５４Ｘでなり、さらに第４の導体層には
アナログ電源５５及びデイジタル電源５６でなる。実際
上、アナログＧＮＤ５１及びアナログ電源５５と、デイ
ジタルＧＮＤ５２及びデイジタル電源５６とは、図２に
示すように分離されている。
て、モジユール基板５０はセラミツク多層基板でなり、
図１（Ａ）のＣ−Ｃ′線を断面にとつて表す図１（Ｂ）
に示すように下方から順次第１層〜第４層の導体層が積
層されてなる。この場合、第１の導体層はアナログＧＮ
Ｄ５１及びデイジタルＧＮＤ５２でなり、第２の導体層
はアナログ信号線５３Ｙ及びデイジタル信号線５４Ｙで
なり、また第３の導体層にはアナログ信号線５３Ｘ及び
デイジタル信号５４Ｘでなり、さらに第４の導体層には
アナログ電源５５及びデイジタル電源５６でなる。実際
上、アナログＧＮＤ５１及びアナログ電源５５と、デイ
ジタルＧＮＤ５２及びデイジタル電源５６とは、図２に
示すように分離されている。
【００２５】図１（Ｂ）に示すように、アナログ信号線
５３Ｘ及び５３Ｙは、デイジタルＧＮＤ５２及びデイジ
タル電源５６間に挟まれた空間に位置しないように形成
されている。この場合、アナログ信号線５３Ｘ及び５３
Ｙは、それぞれアナログＧＮＤ５１及びアナログ電源５
５間においてストリツプライン（ Strip Line ）構造を
形成している。すなわちアナログ信号線５３Ｘ及び５３
Ｙは、それぞれアナログＧＮＤ５１及びアナログ電源５
５の距離の中心からずれた位置に形成され、いわゆる非
平衡タイプストリツプライン（Unbalanced Strip Line
）構造を形成してなる。
５３Ｘ及び５３Ｙは、デイジタルＧＮＤ５２及びデイジ
タル電源５６間に挟まれた空間に位置しないように形成
されている。この場合、アナログ信号線５３Ｘ及び５３
Ｙは、それぞれアナログＧＮＤ５１及びアナログ電源５
５間においてストリツプライン（ Strip Line ）構造を
形成している。すなわちアナログ信号線５３Ｘ及び５３
Ｙは、それぞれアナログＧＮＤ５１及びアナログ電源５
５の距離の中心からずれた位置に形成され、いわゆる非
平衡タイプストリツプライン（Unbalanced Strip Line
）構造を形成してなる。
【００２６】またデイジタル信号線５４Ｘ及び５４Ｙ
は、アナログＧＮＤ５１及びアナログ電源５５間に挟ま
れた空間に位置しないように形成されている。この場
合、デイジタル信号線５４Ｘ及び５４Ｙは、それぞれデ
イジタルＧＮＤ５２及びデイジタル電源５６間において
ストリツプライン（ Strip Line ）構造を形成してい
る。すなわちデイジタル信号線５４Ｘ及び５４Ｙは、そ
れぞれデイジタルＧＮＤ５２及びデイジタル電源５６の
距離の中心からずれた位置に形成され、いわゆる非平衡
タイプストリツプライン（Unbalanced Strip Line ）構
造を形成してなる。
は、アナログＧＮＤ５１及びアナログ電源５５間に挟ま
れた空間に位置しないように形成されている。この場
合、デイジタル信号線５４Ｘ及び５４Ｙは、それぞれデ
イジタルＧＮＤ５２及びデイジタル電源５６間において
ストリツプライン（ Strip Line ）構造を形成してい
る。すなわちデイジタル信号線５４Ｘ及び５４Ｙは、そ
れぞれデイジタルＧＮＤ５２及びデイジタル電源５６の
距離の中心からずれた位置に形成され、いわゆる非平衡
タイプストリツプライン（Unbalanced Strip Line ）構
造を形成してなる。
【００２７】ここで、モジユール基板５０にはセラミツ
クス製又は金属製でなるキヤツプ３５（図６）が全ての
半導体チツプ８及び９をマウントした後にシールされ、
これにより当該半導体チツプ８及び９のアルミ配線や基
板との接続部を外気から保護することができる。またモ
ジユール基板５０の下部周辺には、モジユールパツド
（ＭＰ）が２列に設けられ、当該モジユールパツドを介
して外部と信号の入出力するための接続端子として機能
するようになされている。
クス製又は金属製でなるキヤツプ３５（図６）が全ての
半導体チツプ８及び９をマウントした後にシールされ、
これにより当該半導体チツプ８及び９のアルミ配線や基
板との接続部を外気から保護することができる。またモ
ジユール基板５０の下部周辺には、モジユールパツド
（ＭＰ）が２列に設けられ、当該モジユールパツドを介
して外部と信号の入出力するための接続端子として機能
するようになされている。
【００２８】以上の構成において、アナログ信号線５３
Ｘ及び５３Ｙとデイジタル信号線５４Ｘ及び５４Ｙをそ
れぞれアナログ系とデイジタル系の電源及びＧＮＤ間に
別個に配設することにより、それぞれアナログ系とデイ
ジタル系のストリツプライン構造が形成される。これに
より、各信号線の配線幅や厚みを選定することによりア
ナログ系とデイジタル系とでそれぞれ別個にインピーダ
ンスを制御することができる。従つてアナログ系入出力
インピーダンス及びデイジタル系入出力インピーダンス
をそれぞれ最適な配線状態におけるインピーダンスに設
定することができ、かくして反射によるノイズ等を低減
し得る。
Ｘ及び５３Ｙとデイジタル信号線５４Ｘ及び５４Ｙをそ
れぞれアナログ系とデイジタル系の電源及びＧＮＤ間に
別個に配設することにより、それぞれアナログ系とデイ
ジタル系のストリツプライン構造が形成される。これに
より、各信号線の配線幅や厚みを選定することによりア
ナログ系とデイジタル系とでそれぞれ別個にインピーダ
ンスを制御することができる。従つてアナログ系入出力
インピーダンス及びデイジタル系入出力インピーダンス
をそれぞれ最適な配線状態におけるインピーダンスに設
定することができ、かくして反射によるノイズ等を低減
し得る。
【００２９】またアナログＧＮＤ５１及びアナログ電源
５５とデイジタルＧＮＤ５２及びデイジタル電源５６と
を、それぞれプレート状に形成したことにより、アナロ
グ信号線５３Ｘ及び５３Ｙにデイジタル信号線５４Ｘ及
び５４Ｙから生じるノイズが誘起されることを遮断する
ことができる。
５５とデイジタルＧＮＤ５２及びデイジタル電源５６と
を、それぞれプレート状に形成したことにより、アナロ
グ信号線５３Ｘ及び５３Ｙにデイジタル信号線５４Ｘ及
び５４Ｙから生じるノイズが誘起されることを遮断する
ことができる。
【００３０】以上の構成によれば、アナログＧＮＤ５１
及びアナログ電源５５を相対向する位置に設け、当該ア
ナログＧＮＤ５１及びアナログ電源５５間にアナログ信
号線５３Ｘ及び５３Ｙのみを挟み込むように配設すると
共に、デイジタルＧＮＤ５２及びデイジタル電源５６を
相対向する位置に設け、当該デイジタルＧＮＤ５２及び
デイジタル電源５６間にデイジタル信号線５４Ｘ及び５
４Ｙのみ挟み込むように配設したことにより、デイジタ
ル回路系から生じる種々のノイズがアナログ回路系信号
に混入することを防止することができる。
及びアナログ電源５５を相対向する位置に設け、当該ア
ナログＧＮＤ５１及びアナログ電源５５間にアナログ信
号線５３Ｘ及び５３Ｙのみを挟み込むように配設すると
共に、デイジタルＧＮＤ５２及びデイジタル電源５６を
相対向する位置に設け、当該デイジタルＧＮＤ５２及び
デイジタル電源５６間にデイジタル信号線５４Ｘ及び５
４Ｙのみ挟み込むように配設したことにより、デイジタ
ル回路系から生じる種々のノイズがアナログ回路系信号
に混入することを防止することができる。
【００３１】（２）第２実施例 図１との対応部分に同一符号を付して示す図２におい
て、モジユール基板６０はセラミツク多層基板でなり、
図２（Ａ）のＤ−Ｄ′線を断面にとつて表す図２（Ｂ）
に示すように下方から順次第１層〜第４層の導体層が積
層されてなる。この場合、第１の導体層はアナログ信号
線６１Ｙ及びデイジタル信号線６２Ｙでなり、第２の導
体層はアナログＧＮＤ６３及びデイジタルＧＮＤ６４で
なり、また第３の導体層はアナログ電源６５及びデイジ
タル電源６６でなり、さらに第４の導体層はアナログ信
号線６１Ｘ及びデイジタル信号６２Ｘでなる。
て、モジユール基板６０はセラミツク多層基板でなり、
図２（Ａ）のＤ−Ｄ′線を断面にとつて表す図２（Ｂ）
に示すように下方から順次第１層〜第４層の導体層が積
層されてなる。この場合、第１の導体層はアナログ信号
線６１Ｙ及びデイジタル信号線６２Ｙでなり、第２の導
体層はアナログＧＮＤ６３及びデイジタルＧＮＤ６４で
なり、また第３の導体層はアナログ電源６５及びデイジ
タル電源６６でなり、さらに第４の導体層はアナログ信
号線６１Ｘ及びデイジタル信号６２Ｘでなる。
【００３２】この場合図２（Ｂ）に示すように、アナロ
グ信号線６１Ｘはアナログ電源６５と対をなし、マイク
ロストリツプライン（Micro Strip Line）構造を形成す
ると共に、アナログ信号線６１ＹはアナログＧＮＤ６３
と対をなし、マイクロストリツプライン構造を形成して
なる。
グ信号線６１Ｘはアナログ電源６５と対をなし、マイク
ロストリツプライン（Micro Strip Line）構造を形成す
ると共に、アナログ信号線６１ＹはアナログＧＮＤ６３
と対をなし、マイクロストリツプライン構造を形成して
なる。
【００３３】またデイジタル信号線６２Ｘはデイジタル
電源６６と対をなし、マイクロストリツプライン構造を
形成すると共に、デイジタル信号線６２Ｙはデイジタル
ＧＮＤ６４と対をなし、マイクロストリツプライン構造
を形成してなる。
電源６６と対をなし、マイクロストリツプライン構造を
形成すると共に、デイジタル信号線６２Ｙはデイジタル
ＧＮＤ６４と対をなし、マイクロストリツプライン構造
を形成してなる。
【００３４】以上の構成において、アナログ信号線６１
Ｘ及び６１Ｙとデイジタル信号線６２Ｘ及び６２Ｙをそ
れぞれアナログ系とデイジタル系の電源及びＧＮＤ間に
別個に配設することにより、それぞれアナログ系とデイ
ジタル系のストリツプライン構造が形成される。これに
より、各信号線の配線幅や厚みを選定することによりア
ナログ系とデイジタル系とでそれぞれ別個にインピーダ
ンスを制御することができる。従つてアナログ系入出力
インピーダンス及びデイジタル系入出力インピーダンス
をそれぞれ最適な配線状態におけるインピーダンスに設
定することができ、かくして反射によるノイズ等を低減
し得る。
Ｘ及び６１Ｙとデイジタル信号線６２Ｘ及び６２Ｙをそ
れぞれアナログ系とデイジタル系の電源及びＧＮＤ間に
別個に配設することにより、それぞれアナログ系とデイ
ジタル系のストリツプライン構造が形成される。これに
より、各信号線の配線幅や厚みを選定することによりア
ナログ系とデイジタル系とでそれぞれ別個にインピーダ
ンスを制御することができる。従つてアナログ系入出力
インピーダンス及びデイジタル系入出力インピーダンス
をそれぞれ最適な配線状態におけるインピーダンスに設
定することができ、かくして反射によるノイズ等を低減
し得る。
【００３５】またアナログＧＮＤ６３及びアナログ電源
６５とデイジタルＧＮＤ６４及びデイジタル電源６６と
を、それぞれプレート状に形成したことにより、アナロ
グ信号線６１Ｘ及び６１Ｙにデイジタル信号線６２Ｘ及
び６２Ｙから生じるノイズが誘起されることを遮断する
ことができる。
６５とデイジタルＧＮＤ６４及びデイジタル電源６６と
を、それぞれプレート状に形成したことにより、アナロ
グ信号線６１Ｘ及び６１Ｙにデイジタル信号線６２Ｘ及
び６２Ｙから生じるノイズが誘起されることを遮断する
ことができる。
【００３６】以上の構成によれば、アナログＧＮＤ６３
及びアナログ電源６５を相対向する位置に設け、当該ア
ナログＧＮＤ６３及びアナログ電源６５間にアナログ信
号線６１Ｘ及び６１Ｙのみを挟み込むように配設すると
共に、デイジタルＧＮＤ６４及びデイジタル電源６６を
相対向する位置に設け、当該デイジタルＧＮＤ６４及び
デイジタル電源６６間にデイジタル信号線６２Ｘ及び６
２Ｙのみ挟み込むように配設したことにより、デイジタ
ル回路系から生じる種々のノイズがアナログ回路系信号
に混入することを防止することができる。
及びアナログ電源６５を相対向する位置に設け、当該ア
ナログＧＮＤ６３及びアナログ電源６５間にアナログ信
号線６１Ｘ及び６１Ｙのみを挟み込むように配設すると
共に、デイジタルＧＮＤ６４及びデイジタル電源６６を
相対向する位置に設け、当該デイジタルＧＮＤ６４及び
デイジタル電源６６間にデイジタル信号線６２Ｘ及び６
２Ｙのみ挟み込むように配設したことにより、デイジタ
ル回路系から生じる種々のノイズがアナログ回路系信号
に混入することを防止することができる。
【００３７】（３）第３実施例 図１との対応部分に同一符号を付して示す図４におい
て、モジユール基板７０はセラミツク多層基板でなり、
図４（Ａ）のＤ−Ｄ′線を断面にとつて表す図４（Ｂ）
に示すように下方から順次第１層〜第８層の導体層が積
層されてなる。この場合、第１の導体層は第１のデイジ
タルＧＮＤ７１でなり、第２の導体層は第１のデイジタ
ル信号線７２Ｙでなり、第３の導体層は第１のデイジタ
ル信号線７２Ｘでなり、第４の導体層は第１のデイジタ
ル電源７３でなる。さらに第５の導体層はアナログＧＮ
Ｄ７４及び第２のデイジタルＧＮＤ７５でなり、第６の
導体層はアナログ信号線７６Ｙ及び第２のデイジタル信
号線７７Ｙでなり、第７の導体層はアナログ信号線７６
Ｘ及び第２のデイジタル信号線７７Ｘでなり、第８の導
体層はアナログ電源７８及び第２のデイジタル電源７９
でなる。
て、モジユール基板７０はセラミツク多層基板でなり、
図４（Ａ）のＤ−Ｄ′線を断面にとつて表す図４（Ｂ）
に示すように下方から順次第１層〜第８層の導体層が積
層されてなる。この場合、第１の導体層は第１のデイジ
タルＧＮＤ７１でなり、第２の導体層は第１のデイジタ
ル信号線７２Ｙでなり、第３の導体層は第１のデイジタ
ル信号線７２Ｘでなり、第４の導体層は第１のデイジタ
ル電源７３でなる。さらに第５の導体層はアナログＧＮ
Ｄ７４及び第２のデイジタルＧＮＤ７５でなり、第６の
導体層はアナログ信号線７６Ｙ及び第２のデイジタル信
号線７７Ｙでなり、第７の導体層はアナログ信号線７６
Ｘ及び第２のデイジタル信号線７７Ｘでなり、第８の導
体層はアナログ電源７８及び第２のデイジタル電源７９
でなる。
【００３８】この場合、第２のデイジタル電源７９、第
２のデイジタルＧＮＤ７５、第２のデイジタル信号線７
７Ｘ及び７７Ｙの組合せによりストリツプライン構造が
形成されると共に、第１のデイジタル電源７３、第１の
デイジタルＧＮＤ７１、第１のデイジタル信号線７２Ｘ
及び７２Ｙの組合せによりストリツプライン構造が形成
されるようになされている。
２のデイジタルＧＮＤ７５、第２のデイジタル信号線７
７Ｘ及び７７Ｙの組合せによりストリツプライン構造が
形成されると共に、第１のデイジタル電源７３、第１の
デイジタルＧＮＤ７１、第１のデイジタル信号線７２Ｘ
及び７２Ｙの組合せによりストリツプライン構造が形成
されるようになされている。
【００３９】またアナログ電源７８、アナログＧＮＤ７
４、アナログ信号線７６Ｘ及び７６Ｙの組合せによりス
トリツプライン構造が形成される。このとき第１のデイ
ジタル電源７３、第１のデイジタルＧＮＤ７１、第１の
デイジタル信号線７２Ｘ及び７２Ｙの組合せにより形成
されたストリツプライン構造とは積層方向に一部が重な
る構造とすることができる。
４、アナログ信号線７６Ｘ及び７６Ｙの組合せによりス
トリツプライン構造が形成される。このとき第１のデイ
ジタル電源７３、第１のデイジタルＧＮＤ７１、第１の
デイジタル信号線７２Ｘ及び７２Ｙの組合せにより形成
されたストリツプライン構造とは積層方向に一部が重な
る構造とすることができる。
【００４０】以上の構成において、アナログ信号線７６
Ｘ及び７６Ｙと第１のデイジタル信号線７２Ｘ及び７２
Ｙと第２のデイジタル信号線７７Ｘ及び７７Ｙとを、そ
れぞれアナログ系とデイジタル系の電源及びＧＮＤ間に
別個に配設することにより、それぞれアナログ系とデイ
ジタル系のストリツプライン構造が形成される。これに
より、各信号線の配線幅や厚みを選定することによりア
ナログ系とデイジタル系とでそれぞれ別個にインピーダ
ンスを制御することができる。従つてアナログ系入出力
インピーダンス及びデイジタル系入出力インピーダンス
をそれぞれ最適な配線状態におけるインピーダンスに設
定することができ、かくして反射によるノイズ等を低減
し得る。
Ｘ及び７６Ｙと第１のデイジタル信号線７２Ｘ及び７２
Ｙと第２のデイジタル信号線７７Ｘ及び７７Ｙとを、そ
れぞれアナログ系とデイジタル系の電源及びＧＮＤ間に
別個に配設することにより、それぞれアナログ系とデイ
ジタル系のストリツプライン構造が形成される。これに
より、各信号線の配線幅や厚みを選定することによりア
ナログ系とデイジタル系とでそれぞれ別個にインピーダ
ンスを制御することができる。従つてアナログ系入出力
インピーダンス及びデイジタル系入出力インピーダンス
をそれぞれ最適な配線状態におけるインピーダンスに設
定することができ、かくして反射によるノイズ等を低減
し得る。
【００４１】またアナログＧＮＤ７４及びアナログ電源
７８と第１のデイジタルＧＮＤ７１及び第１のデイジタ
ル電源７３と第２のデイジタルＧＮＤ７５と第２のデイ
ジタル電源７９とを、それぞれプレート状に形成したこ
とにより、アナログ信号線７６Ｘ及び７６Ｙに、第１の
デイジタル信号線７２Ｘ及び７２Ｙから生じるノイズや
第２のデイジタル信号線７７Ｘ及び７７Ｙから生じるノ
イズが誘起されることを遮断することができる。
７８と第１のデイジタルＧＮＤ７１及び第１のデイジタ
ル電源７３と第２のデイジタルＧＮＤ７５と第２のデイ
ジタル電源７９とを、それぞれプレート状に形成したこ
とにより、アナログ信号線７６Ｘ及び７６Ｙに、第１の
デイジタル信号線７２Ｘ及び７２Ｙから生じるノイズや
第２のデイジタル信号線７７Ｘ及び７７Ｙから生じるノ
イズが誘起されることを遮断することができる。
【００４２】以上の構成によれば、アナログＧＮＤ７４
及びアナログ電源７８を相対向する位置に設け、当該ア
ナログＧＮＤ７４及びアナログ電源７８間にアナログ信
号線７６Ｘ及び７６Ｙのみを挟み込むように配設すると
共に、第１のデイジタルＧＮＤ７１及び第１のデイジタ
ル電源７３を相対向する位置に設け、当該第１のデイジ
タルＧＮＤ７１及び第１のデイジタル電源７３間に第１
のデイジタル信号線７２Ｘ及び７２Ｙのみ挟み込むよう
に配設し、さらに第２のデイジタルＧＮＤ７５及び第２
のデイジタル電源７９を相対向する位置に設け、当該第
２のデイジタルＧＮＤ７５及び第２のデイジタル電源７
９間に第２のデイジタル信号線７７Ｘ及び７７Ｙのみ挟
み込むように配設したことにより、デイジタル回路系か
ら生じる種々のノイズがアナログ回路系信号に混入する
ことを防止することができる。さらに配線密度が高く、
自由にモジユール入出力端子への引き回しができない場
合に適用することができる。
及びアナログ電源７８を相対向する位置に設け、当該ア
ナログＧＮＤ７４及びアナログ電源７８間にアナログ信
号線７６Ｘ及び７６Ｙのみを挟み込むように配設すると
共に、第１のデイジタルＧＮＤ７１及び第１のデイジタ
ル電源７３を相対向する位置に設け、当該第１のデイジ
タルＧＮＤ７１及び第１のデイジタル電源７３間に第１
のデイジタル信号線７２Ｘ及び７２Ｙのみ挟み込むよう
に配設し、さらに第２のデイジタルＧＮＤ７５及び第２
のデイジタル電源７９を相対向する位置に設け、当該第
２のデイジタルＧＮＤ７５及び第２のデイジタル電源７
９間に第２のデイジタル信号線７７Ｘ及び７７Ｙのみ挟
み込むように配設したことにより、デイジタル回路系か
ら生じる種々のノイズがアナログ回路系信号に混入する
ことを防止することができる。さらに配線密度が高く、
自由にモジユール入出力端子への引き回しができない場
合に適用することができる。
【００４３】（４）他の実施例 なお第１〜第３実施例においては、半導体チツプ８及び
９はフリツプチツプ法によりモジユール基板５０、６
０、７０に実装される場合について述べたが、本発明は
これに限らず、他の方法、例えばワイヤボンデイング法
やＴＡＢ法により実装された場合でも良い。
９はフリツプチツプ法によりモジユール基板５０、６
０、７０に実装される場合について述べたが、本発明は
これに限らず、他の方法、例えばワイヤボンデイング法
やＴＡＢ法により実装された場合でも良い。
【００４４】また第１〜第３実施例においては、モジユ
ール基板５０、６０、７０としてセラミツク多層基板を
用いた場合について述べたが、本発明はこれに限らず、
ＦＲ−４とうの有機多層基板やＳｉ基板上に生成された
薄膜多層配線基板（ＣＯＷ:Chip on Wafer又はSi on Si
等）を用いるようにしても良い。
ール基板５０、６０、７０としてセラミツク多層基板を
用いた場合について述べたが、本発明はこれに限らず、
ＦＲ−４とうの有機多層基板やＳｉ基板上に生成された
薄膜多層配線基板（ＣＯＷ:Chip on Wafer又はSi on Si
等）を用いるようにしても良い。
【００４５】さらに第１〜第３実施例においては、アナ
ログ系配線及びデイジタル系配線を互いに直交するＸ、
Ｙ方向に配線した場合について述べたが、本発明はこれ
に限らず、アナログ系配線及びデイジタル系配線を互い
に交差しない限り、面内の所定の自由な方向に配線する
ようにしても良い。
ログ系配線及びデイジタル系配線を互いに直交するＸ、
Ｙ方向に配線した場合について述べたが、本発明はこれ
に限らず、アナログ系配線及びデイジタル系配線を互い
に交差しない限り、面内の所定の自由な方向に配線する
ようにしても良い。
【００４６】さらに第３実施例においては、アナログ電
源７８、アナログＧＮＤ７４、アナログ信号線７６Ｘ及
び７６Ｙの組合せにより形成されたストリツプライン構
造を、第１のデイジタル電源７３、第１のデイジタルＧ
ＮＤ７１、第１のデイジタル信号線７２Ｘ及び７２Ｙの
組合せにより形成されたストリツプライン構造の上に積
層した場合について述べたが、本発明はこれに限らず、
アナログ配線系を上下からデイジタル配線系で挟み込ん
で積層するようにしても良く、またデイジタル配線系を
上下からアナログ配線系で挟み込んで積層するようにし
ても良く、その他種々の組合せをすることも可能であ
る。
源７８、アナログＧＮＤ７４、アナログ信号線７６Ｘ及
び７６Ｙの組合せにより形成されたストリツプライン構
造を、第１のデイジタル電源７３、第１のデイジタルＧ
ＮＤ７１、第１のデイジタル信号線７２Ｘ及び７２Ｙの
組合せにより形成されたストリツプライン構造の上に積
層した場合について述べたが、本発明はこれに限らず、
アナログ配線系を上下からデイジタル配線系で挟み込ん
で積層するようにしても良く、またデイジタル配線系を
上下からアナログ配線系で挟み込んで積層するようにし
ても良く、その他種々の組合せをすることも可能であ
る。
【００４７】さらに第１〜第３実施例においては、スト
リツプライン構造及びマイクロストリツプライン構造を
形成するようにした場合について述べたが、本発明はこ
れに限らず、アナログ配線系及びデイジタル配線系にお
いて、各配線の同一平面上に更に電源パターン又はグラ
ンドパターンを加えて配設するいわゆるコープレナライ
ン（Co-planar Line）構造を形成するようにしても良
い。
リツプライン構造及びマイクロストリツプライン構造を
形成するようにした場合について述べたが、本発明はこ
れに限らず、アナログ配線系及びデイジタル配線系にお
いて、各配線の同一平面上に更に電源パターン又はグラ
ンドパターンを加えて配設するいわゆるコープレナライ
ン（Co-planar Line）構造を形成するようにしても良
い。
【００４８】
【発明の効果】上述のように本発明によれば、 アナロ
グ回路及びアナログ回路配線系とデイジタル回路及びデ
イジタル回路配線系を同一基板上で複数層に配置した多
層配線基板において、アナログ回路配線系と、デイジタ
ル回路配線系とを電気的及び空間的に分離して配置する
ようにしたことにより、アナログ回路配線系とデイジタ
ル回路配線系とでそれぞれ別個に入出力インピーダンス
を制御することができ、この結果デイジタル回路配線系
からアナログ回路配線系へノイズが混入することを防止
し得る多層配線基板を実現することができる。
グ回路及びアナログ回路配線系とデイジタル回路及びデ
イジタル回路配線系を同一基板上で複数層に配置した多
層配線基板において、アナログ回路配線系と、デイジタ
ル回路配線系とを電気的及び空間的に分離して配置する
ようにしたことにより、アナログ回路配線系とデイジタ
ル回路配線系とでそれぞれ別個に入出力インピーダンス
を制御することができ、この結果デイジタル回路配線系
からアナログ回路配線系へノイズが混入することを防止
し得る多層配線基板を実現することができる。
【図１】第１実施例によるモジユール基板の構成を示す
平面図及び部分的略線図である。
平面図及び部分的略線図である。
【図２】アナログ電源／ＧＮＤとデイジタル電源／ＧＮ
Ｄの分離状態を表す平面図である。
Ｄの分離状態を表す平面図である。
【図３】第２実施例によるモジユール基板の構成を示す
平面図及び部分的略線図である。
平面図及び部分的略線図である。
【図４】第３実施例によるモジユール基板の構成を示す
平面図及び部分的略線図である。
平面図及び部分的略線図である。
【図５】従来の信号処理部の構成を示すブロツク図であ
る。
る。
【図６】従来のモジユール基板の構成を示す平面図及び
部分的略線図である 。
部分的略線図である 。
【図７】半導体チツプとモジユール基板との接続状態を
表す部分的断面図である。
表す部分的断面図である。
【図８】従来のモジユール基板の構成を示す平面図及び
部分的略線図である 。
部分的略線図である 。
１……信号処理部、４、４０、５０、６０、７０……モ
ジユール基板、８……Ａ／Ｄ変換部、９……入力処理
部、２０、４２、５２、６４、７１、７５……デイジタ
ルＧＮＤ（第１及び第２のデイジタルＧＮＤ）、２１、
４６、５６、６６、７３、７９……デイジタル電源（第
１及び第２のデイジタルＧＮＤ）、２２、４１、５１、
６３、７４……アナログＧＮＤ、２３、４５、５５、６
５、７８……アナログ電源、２４Ｘ、２４Ｙ、４３Ｘ、
４３Ｙ、５３Ｘ、５３Ｙ、６１Ｘ、６１Ｙ、７６Ｘ、７
６Ｙ……アナログ信号線、２５Ｘ、２５Ｙ、４４Ｘ、４
４Ｙ、５４Ｘ、５４Ｙ、６２Ｘ、６２Ｙ、７２Ｘ、７２
Ｙ、７７Ｘ、７７Ｙ……デイジタル信号線（第１及び第
２のデイジタル信号線）。
ジユール基板、８……Ａ／Ｄ変換部、９……入力処理
部、２０、４２、５２、６４、７１、７５……デイジタ
ルＧＮＤ（第１及び第２のデイジタルＧＮＤ）、２１、
４６、５６、６６、７３、７９……デイジタル電源（第
１及び第２のデイジタルＧＮＤ）、２２、４１、５１、
６３、７４……アナログＧＮＤ、２３、４５、５５、６
５、７８……アナログ電源、２４Ｘ、２４Ｙ、４３Ｘ、
４３Ｙ、５３Ｘ、５３Ｙ、６１Ｘ、６１Ｙ、７６Ｘ、７
６Ｙ……アナログ信号線、２５Ｘ、２５Ｙ、４４Ｘ、４
４Ｙ、５４Ｘ、５４Ｙ、６２Ｘ、６２Ｙ、７２Ｘ、７２
Ｙ、７７Ｘ、７７Ｙ……デイジタル信号線（第１及び第
２のデイジタル信号線）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/12 Ｈ０４Ｂ 15/00
Claims (7)
- 【請求項１】アナログ回路及びアナログ回路配線系とデ
イジタル回路及びデイジタル回路配線系を同一基板上で
複数層に配置した多層配線基板において、 上記アナログ回路配線系と、上記デイジタル回路配線系
とを電気的及び空間的に分離して配置したことを特徴と
する多層配線基板。 - 【請求項２】上記アナログ回路配線系は、 アナログ信号を伝送する各第１の信号ラインが、第１の
電源層及び第１のグランド層に挟まれる空間領域内に形
成されてなり、 上記デイジタル回路配線系は、 デイジタル信号を伝送する各第２の信号ラインが、上記
第１の電源層と電気的に分離形成された上記第２の電源
層と、上記第１のグランド層と電気的に分離形成された
第２のグランド層とによつて挟まれる空間領域内に形成
されてなることを特徴とする請求項１に記載の多層配線
基板。 - 【請求項３】上記アナログ回路配線系と、上記デイジタ
ル回路配線系とが、厚み方向に分離されたことを特徴と
する請求項１又は請求項２に記載の多層配線基板。 - 【請求項４】上記アナログ回路配線系は、上記第１の電
源層又は上記第１のグランド層のどちらか一方のみと電
磁的に相互作用を有することを特徴とする請求項１、請
求項２又は請求項３に記載の多層配線基板。 - 【請求項５】上記デイジタル回路配線系は、上記第２の
電源層又は上記第２のグランド層のどちらか一方のみと
電磁的に相互作用を有することを特徴とする請求項１、
請求項２又は請求項３に記載の多層配線基板。 - 【請求項６】上記アナログ回路配線系は、上記第１の電
源層又は上記第１のグランド層のどちらか一方と同層に
設けられ、電磁的に相互作用を有することを特徴とする
請求項１、請求項２又は請求項３に記載の多層配線基
板。 - 【請求項７】上記デイジタル回路配線系は、上記第２の
電源層又は上記第２のグランド層のどちらか一方と同層
に設けられ、電磁的に相互作用を有することを特徴とす
る請求項１、請求項２又は請求項３に記載の多層配線基
板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7027413A JPH08204344A (ja) | 1995-01-23 | 1995-01-23 | 多層配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7027413A JPH08204344A (ja) | 1995-01-23 | 1995-01-23 | 多層配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204344A true JPH08204344A (ja) | 1996-08-09 |
Family
ID=12220411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7027413A Abandoned JPH08204344A (ja) | 1995-01-23 | 1995-01-23 | 多層配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08204344A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005227307A (ja) * | 2004-02-10 | 2005-08-25 | Funai Electric Co Ltd | 液晶表示装置 |
| US7429942B2 (en) | 2006-02-09 | 2008-09-30 | Sharp Kabushiki Kaisha | Radio communication device |
| JP2010181313A (ja) * | 2009-02-06 | 2010-08-19 | Panasonic Corp | 角速度センサ |
| JP2011243835A (ja) * | 2010-05-20 | 2011-12-01 | Murata Mfg Co Ltd | 積層型高周波モジュール |
| US8253483B2 (en) | 2009-06-11 | 2012-08-28 | Murata Manufacturing Co., Ltd. | High-frequency switch module |
| JP2014120593A (ja) * | 2012-12-17 | 2014-06-30 | Renesas Electronics Corp | 半導体集積回路装置 |
| JP2016045138A (ja) * | 2014-08-25 | 2016-04-04 | セイコーエプソン株式会社 | センサーデバイス、支持基板組立体、電子機器および移動体 |
-
1995
- 1995-01-23 JP JP7027413A patent/JPH08204344A/ja not_active Abandoned
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2011243835A (ja) * | 2010-05-20 | 2011-12-01 | Murata Mfg Co Ltd | 積層型高周波モジュール |
| JP2014120593A (ja) * | 2012-12-17 | 2014-06-30 | Renesas Electronics Corp | 半導体集積回路装置 |
| JP2016045138A (ja) * | 2014-08-25 | 2016-04-04 | セイコーエプソン株式会社 | センサーデバイス、支持基板組立体、電子機器および移動体 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050117 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050210 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20050408 |