JP5092223B2 - 画像処理装置 - Google Patents

Description

本発明は、プラズマディスプレイパネルやデジタルミラーデバイスなど、１フィールドの画像を複数のサブフィールド画像に分割して多階調表示を行うディスプレイ装置における画像処理装置に関する。

プラズマディスプレイパネル（ＰＤＰ）、デジタルミラーデバイス（ＤＭＤ）など、サブフィールド手法を用いて中間調の階調を表示するディスプレイ装置において、表示可能な階調（以下、表示階調と呼ぶ）の数が十分でない場合、滑らかな中間調の表現が難しく、階調間の境界が地図の等高線のような模様（いわゆる偽輪郭）として観測され、画像表示品質を著しく劣化させる。また、特に、上述のようなサブフィールド手法を用いて多階調表示を行うディスプレイ装置においては、動画像を表示中に動画擬似輪郭と呼ばれる擬似輪郭が現れ、画質を劣化させることが知られている。このような階調数に基づく画質の劣化を改善するため、擬似的に階調数を増加させる手法として誤差拡散処理やディザ処理が知られている（例えば、特許文献１参照）。

以下に誤差拡散処理とディザ処理とを併用する場合の一般的な手法について、図面を参照しながら説明する。例として、入力画像信号が８ビット２５６階調、ディスプレイ装置の表示階調が５ビット３２階調、ディザ処理のディザマトリクス（ｎ×ｍ）がｎ＝２、ｍ＝２とする。

図４は、誤差拡散処理とディザ処理とを併用した一般的な画像処理装置の構成を示すブロック図である。図４において、誤差拡散回路８０２は８ビットの入力画像信号を入力し、下位１ビット信号について誤差拡散処理を行った後、上位７ビットを次のディザ処理回路８０３に送る。ディザ処理回路８０３は、この７ビット信号にディザ処理を行い５ビット化した画像信号をディスプレイ装置８０４に出力する。

まず、誤差拡散処理について説明する。いま、図５に示す画素Ｐ０を注目画素として信号処理を行うものとする。このとき画素Ｐ０の１ライン前の画素Ｐ１、Ｐ２、Ｐ３および直前画素Ｐ４の表示誤差すなわち下位１ビットの値に、それぞれ図に示すような所定の重み付け処理を行い、画素Ｐ０の入力画像信号に加算する。また、画素Ｐ０の表示誤差である下位１ビットについては、所定の重み付け処理を行い周囲の画素Ｐ５、Ｐ６、Ｐ７、Ｐ８へ拡散する。図５の実線矢印は周囲の画素からＰ０に加算される誤差を表し、点線矢印はＰ０から周囲の画素に拡散する誤差を表している。また、矢印に付随した数値はそれぞれの重み付けの大きさを表す。図６は誤差拡散回路８０２の構成を示すブロック図である。図６において、Ｔは１画素遅延回路、Ｈは１ライン遅延回路を表し、各遅延回路に続く各ブロックの数値はそれぞれの重み付けの大きさを表す。図６に示すように、この加算した結果のうち上位７ビットをディザ処理回路８０３に出力する。下位１ビットの誤差分については、７／１６を画素Ｐ０の次の画素Ｐ５に、３／１６を画素Ｐ０の左下の画素Ｐ６に、５／１６を画素Ｐ０の直下の画素Ｐ７に、また、１／１６を画素Ｐ０の右下の画素Ｐ８にそれぞれ加算する。このような加算を個々の画素に対して行うことで、誤差を周辺画素に拡散する。

次に、ディザ処理回路８０３での信号処理について説明する。図７（ａ）は２×２ディザマトリクスの配列を示し、左上のディザ要素をｄ１、右下をｄ２、左下をｄ３、右上をｄ４としている。図７（ｂ）は、同図（ａ）においてｄ１＝０、ｄ２＝１、ｄ３＝２、ｄ４＝３としたものである。図７（ｃ）は誤差拡散回路８０２で処理した後の７ビット画像信号の一例である。ディザ処理回路８０３はこれに同図（ｂ）に示すディザ要素を各々加算する。加算結果を図７（ｄ）に示すが、この信号は７ビットであるので下位２ビットを切り捨てて図７（ｅ）とし、最終的には上位５ビットのみを取出すことで図７（ｆ）の値を得る。

このような処理を実行することで、例えば、元の７ビットが２１である場合には、１／４の確率で繰り上げられて２４となり、それ以外の場合は最後に切り捨てられて２０となるので、ディザ処理後の画像の平均的な階調は２４×１／４＋２０×３／４＝２１となる。さらに、このようなディザ要素を、例えば、フィールドごとに交番させることで視覚的に平均され中間の階調が表現できる。以上のようにして最終的に５ビットで擬似的に元の７ビットが表現できることになる。

このように、誤差拡散処理とディザ処理とを併用することにより、表示可能な階調数に対して、ディスプレイ装置８０４に表示する画像の階調を擬似的に増加させることとなるため、表示階調の数が十分でない場合であっても動画擬似輪郭などを抑制することができる。

ところで、このような誤差拡散処理やディザ処理は、階調を擬似的に保持させる手法であるため、動画擬似輪郭のような画質劣化を改善する目的とともに、例えば、高階調の画像信号の階調を単に切り捨てることなく擬似的に保持させることで高画質化を図ることも可能となる。

図８は、上述のような手法を利用して、動画擬似輪郭を抑制するとともに、画像の階調を擬似的に保持させた従来の画像処理装置の構成を示すブロック図である。図８に示すように、このような従来の画像処理装置は、第１の誤差拡散回路９１１および第１のディザ処理回路９１２を含む高階調化部９１と、第２の誤差拡散回路９２１および第２のディザ処理回路９２２を含む擬似輪郭抑制部９２とを備える。また、図８では、高階調化の例として、入力画像信号が１６ビットで供給された一例を示している。まず、高階調化部９１は、上述したような誤差拡散処理およびディザ処理を実行することにより、供給された信号の１６ビット階調を擬似的に保持しながら１０ビットの信号として出力する。次に、擬似輪郭抑制部９２は、上述したような誤差拡散処理およびディザ処理を実行することにより動画擬似輪郭を抑制するような表示階調へと変換する。このような、２重に誤差拡散処理とディザ処理とを併用するような処理を行うことにより、入力された高階調を擬似的に維持しながら、動画擬似輪郭をも抑制することが可能となる。
特開２００４−８８４０４号公報

しかしながら、上述した従来の画像処理装置は、高階調化部９１と擬似輪郭抑制部９２とが独立して動作を行うため、第１のディザ処理回路９１２と第２のディザ処理回路９２２とにおけるディザ動作のタイミングによっては、表示される階調が正しく表現されないという課題があった。

図９および図１０は、高階調化部９１と擬似輪郭抑制部９２との動作の一例を示した図である。以下、図９および図１０を参照しながら、このような不具合が発生する動作について説明する。図９は、高階調化部９１による処理を示した図である。図９において、入力画像信号パターンＰ１０は、入力画像信号の各画素のデータ値を示し、ここではデータ値が一様に９９．５である画像が入力された一例を示している。また、第１のディザパターンＰ１００、Ｐ１０１は、第１のディザ処理回路９１２による第１のディザパターンの一例を示している。第１のディザ処理回路９１２は、フィールドごとにこのようなパターンＰ１００とＰ１０１とを交番してディザ処理を行う。

また、高階調化部出力信号パターンＰ１１０は、第１のディザパターンＰ１００でディザ処理された出力信号を示し、また、パターンＰ１１１は、ディザパターンＰ１０１でディザ処理された出力信号を示している。パターンＰ１１０とＰ１１１とで示すように、高階調化部９１により、各画素が一様にデータ値９９．５を有した入力画像信号は、９９．５の小数点以下を交番に切上げおよび切下げたデータ値、すなわち９９と１００とに変換される。

図１０は、高階調化部９１から出力されたパターンＰ１１０とＰ１１１とで示すような信号が擬似輪郭抑制部９２に供給されたときの処理を示した図である。ここでは、９９および１００近辺の表示階調を９０および１１０とした場合の例を挙げて説明する。また、第２の誤差拡散回路９２１は、９０から９９までを９０に丸めて誤差を拡散し、１００から１０９までを１００に丸めて誤差を拡散し、１１０から１１９までを１１０に丸めて誤差を拡散するとして説明する。すなわち、図９のパターンＰ１１０とＰ１１１とが交番するような信号は、第２の誤差拡散回路９２１により、図１０のパターンＰ２１０とＰ２１１とが交番するような信号に変換される。また、第２のディザ処理回路９２２では、図１０に示すような第２のディザパターンＰ２２０およびＰ２２１、あるいはＰ２２２およびＰ２２３が生成される。ここで、パターンＰ２２０およびＰ２２１と、Ｐ２２２およびＰ２２３とは、それぞれ位相が反転している状態を示している。すなわち、高階調化部９１から供給されたパターンＰ２１０とＰ２１１とが交番するような信号は、例えば、パターンＰ２１０に示す信号に対して、パターンＰ２２０のディザパターンでディザ処理される場合と、パターンＰ２２２のディザパターンでディザ処理される場合との二つの状態があり得る。

図１０の第２のディザ処理回路出力信号パターンＰ２３０とＰ２３１とは、パターンＰ２１０とＰ２１１とで示すような信号に対して、ディザパターンＰ２２０とＰ２２１とで示すようなディザ処理を行った結果を示している。出力信号パターンＰ２３０とＰ２３１とのような信号の場合、表示階調のデータ値９０と１１０とが交番した信号となり、図９で示した入力画像信号のパターンＰ１０を正しく擬似変換したこととなる。一方、図１０の出力信号パターンＰ２３２とＰ２３３とは、パターンＰ２１０とＰ２１１とで示すような信号に対して、ディザパターンＰ２２２とＰ２２３とで示すようなディザ処理を行った結果を示している。このようなパターンＰ２３２とＰ２３３とが交番するような出力信号の場合、一様に表示階調のデータ値９０である信号となり、入力画像信号のデータ値９９．５に対して低いレベルとなっており、入力画像信号のパターンＰ１０を正しく擬似変換していないこととなる。

以上、従来の画像処理装置のように、第１の誤差拡散回路および第１のディザ処理回路を含む高階調化部と、第２の誤差拡散回路および第２のディザ処理回路を含む擬似輪郭抑制部とを備えた構成とすることで、入力された高階調を擬似的に維持しながら、動画擬似輪郭をも抑制することが可能となるが、第１のディザ処理回路と第２のディザ処理回路との位相が合わない場合があり、ディスプレイ装置において正しく階調が表示されないおそれがあるという課題があった。

本発明は、上記課題を解決するためになされたもので、ディザ処理回路を複数備えた画像処理装置であっても、正しく多階調を再現できる画像処理装置を提供することを目的とする。

上述したような課題を解決するため、本発明の画像処理装置は、入力された画像信号の各画素における階調を所定の第１の階調数に制限するとともに、この制限により生じた誤差を周辺画素に拡散する第１の誤差拡散部と、第１の誤差拡散部で生成された画像信号に対して、フィールドごとに値が交番する第１のディザ要素を加算する第１のディザ処理部とを含む第１の変換処理部を備え、さらに第１のディザ処理部で生成された画像信号の各画素における階調を、表示に使用される所定の階調である表示階調と表示階調の間の階調である中間階調とをあわせた階調の個数である第２の階調数に制限するとともに、この制限により生じた誤差を周辺画素に拡散する第２の誤差拡散部と、第２の誤差拡散部で生成された画像信号に対して、その画像信号の階調が中間階調であるときはフィールドごとに値が交番する第２のディザ要素を加算する第２のディザ処理部とを含む第２の変換処理部とを備える。さらに、第１のディザ要素は値が小なるディザ要素と値が大なるディザ要素とを有し、フィールド毎に両者の値が交番し、第２のディザ要素は値が小なるディザ要素と値が大なるディザ要素とを有し、フィールド毎に両者の値が交番し、第１のディザ要素の値が小なるディザ要素と第２のディザ要素の値が小なるディザ要素が対応し、第１のディザ要素の値が大なるディザ要素と第２のディザ要素の値が大なるディザ要素が対応するように、第１のディザ処理部と第２のディザ処理部とを同期させる構成である。

また、本発明の画像処理装置は、上記表示階調が、画像の１フィールドを重み付けられた複数のサブフィールドで構成され各サブフィールドの発光または非発光を制御することにより多階調表示する画像表示装置に対しての、発光させるサブフィールドより小さい重みを持つすべてのサブフィールドが発光する階調とした構成である。

また、本発明の画像処理装置は、第１の誤差拡散部が、供給された画像信号の下位ビットを所定のビット数だけ切り捨てるとともに、切り捨てた下位ビットを誤差として周辺画素に拡散する構成である。

また、本発明の画像処理装置は、第１の誤差拡散部および第２の誤差拡散部が、誤差を周辺画素に対して所定の比率で拡散させる構成である。

本発明の画像処理装置によれば、第１の変換処理部の第１のディザ処理部と、第２の変換処理部の第２のディザ処理部とのディザ処理におけるディザ要素の位相が常に正常に動作するよう同期した状態となり、よって、正しく多階調を再現できる画像処理装置を提供することができる。

以下、本発明の実施の形態について図面を参照しながら詳細に説明する。

（実施の形態）
図１は、本発明の一実施の形態における画像処理装置の構成を示すブロック図である。なお、ここでは、本実施の形態の画像処理装置と、プラズマディスプレイパネルなどのディスプレイ装置８０４とで構成される画像表示装置の一例を挙げている。

図１に示すように、本画像処理装置は上述したような高階調化部と擬似輪郭抑制部とを備えた構成であり、第１の変換処理部としての高階調化部１０により、入力された高階調画像の階調を擬似的に維持しながら、第２の変換処理部としての擬似輪郭抑制部２０により動画擬似輪郭を抑制する。また、本実施の形態において、高階調化部１０は、入力された画像信号の各画素における階調を所定の第１の階調数に制限するとともに、この制限により生じた誤差を周辺画素に拡散する第１の誤差拡散部１１と、第１の誤差拡散部１１で生成された画像信号に対して、フィールドごとに値が交番する第１のディザ要素を加算する第１のディザ処理部１２とを含む構成である。また、擬似輪郭抑制部２０は、第１のディザ処理部１２で生成された画像信号の各画素における階調を所定の第２の階調数に制限するとともに、この制限により生じた誤差を周辺画素に拡散する第２の誤差拡散部としての階調制限部２１と、階調制限部２１で生成された画像信号に対して、フィールドごとに値が交番する第２のディザ要素を加算する第２のディザ処理部２２とを含む構成である。さらに、本実施の形態において、第１のディザ処理部１２の交番する第１のディザ要素の一方に対して、第２のディザ処理部２２の交番する第２のディザ要素が所定のディザ要素となるように、第１のディザ処理部１２と第２のディザ処理部２２とを同期させた構成である。

図１において、第１の変換処理部としての高階調化部１０に入力画像信号が供給される。ここでは、画像信号としては高階調である１６ビットの入力画像信号が供給される一例を挙げて説明する。高階調化部１０は、第１の誤差拡散部１１および第１のディザ処理部１２を含む構成である。第１の誤差拡散部１１は、図６で説明した誤差拡散回路と同様の構成であり、本実施の形態では、入力された１６ビットの信号に対して、下位５ビットを誤差として周辺画素に拡散する例を挙げている。すなわち、第１の誤差拡散部１１は、１６ビットの入力画像信号から、１１ビットに相当する第１の階調数に制限するとともに、誤差拡散した１１ビットの画像信号を出力する。

第１のディザ処理部１２は、第１の誤差拡散部１１から供給された画像信号に対してディザ処理を行う。第１のディザ処理部１２において、ディザ要素決定回路１２２は、供給された画像信号に基づいて決定した第１のディザ要素としてのディザ要素をディザ回路１２１に出力する。図７で説明したのと同様に、ディザ要素決定回路１２２は、例えば、２×２ディザマトリクスの配列で、それぞれのディザ要素がｄ１およびｄ２とするような所定のディザ要素が決められている。さらに、ディザ要素決定回路１２２は、ディザ同期生成回路１２３からの指示信号に応じて交番するディザ要素をディザ回路１２１に供給する。ディザ回路１２１は、供給された１１ビットの画像信号に対して、ディザ要素決定回路１２２からのディザ要素を加算し、加算結果から下位１ビットを切り捨てることで、ディザ処理された１０ビットの画像信号へと変換する。また、ディザ同期生成回路１２３は、時間的に交番するタイミング信号を生成するための回路であり、供給された垂直同期信号からフィールドごとにトグルする信号を指示信号としてディザ要素決定回路１２２に供給する。これとともに、ディザ同期生成回路１２３は、以下で説明する擬似輪郭抑制部２０の第２のディザ処理部２２に設けたディザ要素決定回路２２２にも、第１のディザ処理部１２と第２のディザ処理部２２とが同期するようにフィールドごとにトグルする信号を、ディザ同期信号として供給する。

高階調化部１０は、以上のような処理を実行することで、供給された１６ビットの入力画像信号を、その１６ビット階調を擬似的に保持させた１０ビットの画像信号に変換し、出力する。高階調化部１０から出力された画像信号は、第２の変換処理部としての擬似輪郭抑制部２０に供給される。

擬似輪郭抑制部２０は、階調制限部２１および第２のディザ処理部２２を含む構成である。階調制限部２１は、誤差拡散の一手法を利用した構成であり第２の誤差拡散部として機能する。階調制限部２１および第２のディザ処理部２２は、高階調化部１０から供給された画像信号の階調を動画擬似輪郭が発生しない表示階調に制限するように変換し、かつ、階調が制限された表示階調に対する中間の階調を設けて擬似的に階調数を増加させる。

図２は、階調制限部２１の詳細な構成を示すブロック図である。図２に示すように、階調制限部２１は、所定の階調値をあらかじめ設定したテーブルである階調制限テーブル２１１と、階調制限テーブル２１１から出力された表示誤差を遅延させる各遅延器２１３と、各遅延器２１３からの信号に対して所定の値を乗算することで重み付けを行う各乗算器２１４と、入力信号と各乗算器２１４からの信号とを加算する加算器２１２とを含む構成である。階調制限テーブル２１１は、所定の階調値として、動画擬似輪郭が発生しにくい表示階調とその中間の階調である中間階調との階調値か格納されている（以下、表示階調と中間階調とをあわせて変換階調と呼ぶ）。なお、画像表示装置のプラズマディスプレイパネルなどは、画像の１フィールドを重み付けられた複数のサブフィールドで構成し、画像の各画素の階調に応じて各サブフィールドの発光または非発光を制御することにより多階調を表示する。ここでの表示階調はこのような画像表示装置に対して設けた階調であり、ここでは、発光させるサブフィールドより小さい重みを持つすべてのサブフィールドが発光する階調を表示階調とする。このような表示階調とすることで、動画擬似輪郭を抑制できることが知られている。また、変換階調の一例として、例えば、図１０で説明したように、表示階調の中で階調値９０と１１０とがある場合、中間階調として１００が設定される。また、このような変換階調９０、１００および１１０に対して、階調制限部２１は、９０から９９までを９０に丸めて誤差を拡散し、１００から１０９までを１００に丸めて誤差を拡散し、１１０から１１９までを１１０に丸めて誤差を拡散する。なお、詳細については以下で説明するが、中間階調が選択されたとき、この中間階調が第２のディザ処理部２２でディザ処理されることとなる。

図２において、遅延器２１３のＴは１画素遅延、Ｈは１ライン遅延を表す。階調制限部２１は、このような構成により、階調制限テーブル２１１を用いて、供給された画像信号の階調を変換階調に制限するとともに、供給された画像信号と階調制限された信号との差を表示誤差として誤差拡散処理を行う。いま、注目画素を図５に示した画素Ｐ０とすると、階調制限部２１は、画素Ｐ０の１ライン前の画素Ｐ１、Ｐ２、Ｐ３および直前画素Ｐ４の表示誤差それぞれに対し、乗算器２１４により所定の重み、すなわち１／１６、５／１６、３／１６および７／１６を乗算する。さらに、各乗算結果は、加算器２１２により画素Ｐ０となる入力信号に加算される。そして、加算器２１２により加算した信号のデータ値と階調制限テーブル２１１にあらかじめ設定した変換階調の各階調値とを比較し、加算した信号に最も近い変換階調の値をデータ値とする画像信号として出力する。それとともに、元の信号と出力した信号との差を表示誤差として、７／１６を画素Ｐ０の次の画素Ｐ５に、３／１６を画素Ｐ０の左下の画素Ｐ６に、５／１６を画素Ｐ０の直下の画素Ｐ７に、１／１６を画素Ｐ０の右下の画素Ｐ８にそれぞれ拡散する。階調制限部２１がこの誤差の拡散処理を画面全体に施すことにより、画面全体において表示すべき階調量が保存され、画面全体を見たときに人間の目にはあたかも本来の画素の輝度が表示されているように見える。これにより画像のざらつきがない、より質の高い画像が表現できる。

階調制限部２１は、以上のようにして、各画素における階調を、変換階調の個数である第２の階調数に制限するとともに、この制限により生じた誤差を周辺画素に拡散する。

階調制限部２１から出力された画像信号は、第２のディザ処理部２２に供給される。第２のディザ処理部２２は、図１に示すように、供給された画像信号に基づいて第２のディザ要素としてのディザ要素を決定するディザ要素決定回路２２２と、供給された画像信号に対してディザ要素決定回路２２２からのディザ要素に基づきディザ処理を行うディザ回路２２１とを含む構成である。

第２のディザ処理部２２において、ディザ要素決定回路２２２は、供給された画像信号に基づいて決定したディザ要素をディザ回路２２１に出力する。ディザ要素決定回路２２２は、例えば、２×２ディザマトリクスの配列で、それぞれのディザ要素がｄ１およびｄ２とするような所定のディザ要素が決められている。さらに、ディザ要素決定回路２２２は、ディザ同期生成回路１２３からのディザ同期信号に応じて交番するディザ要素をディザ回路２２１に供給する。ディザ回路２２１は、供給された画像信号に対して、ディザ要素決定回路２２２からのディザ要素を加算する。

特に、第２のディザ処理部２２においては、擬似的に表示階調へと変換するため、次のような処理を行う。すなわち、ディザ要素決定回路２２２は、階調制限部２１により求められた変換階調が、表示階調ではないとき、すなわち中間階調のときに、その中間階調をディザ要素の量だけ拡散して得られる表示階調を用いて表現するための拡散処理（以下、ディザ拡散処理と呼ぶ）を行う。また、ディザ要素決定回路２２２は、階調制限部２１により求められた変換階調が、表示階調のときは、ディザ回路２２１がその表示階調を出力するよう制御する。具体的には、ディザ回路２２１は、入力した画像信号の階調が中間階調のときに、その中間階調からディザ要素の量だけ前後に離れてある表示階調を、フィールドごとに交番させる。ディザ回路２２１は、このように表示階調を交番させて表示させるための画像信号を生成する。これにより、表示階調が時間的に平均化されて中間階調が画面上で表現できる。例えば、図１０で説明したように、中間階調である階調値１００（このとき、ディザ要素は１０）を表示するときは、偶数または奇数フィールドの一方で階調値９０を表示し、他方で階調値１１０を表示する。すなわち、中間階調である画素に対しては、図１０で示した第２のディザパターンＰ２２０とＰ２２１とがフィールドごとに交番して出力されるようにディザ拡散処理されることとなる。

さらに、第２のディザ処理部２２において、ディザ要素決定回路２２２には、第１のディザ処理部１２のディザ同期生成回路１２３からディザ同期信号が供給される。本実施の形態の画像処理装置は、このようなディザ同期信号を生成するディザ同期生成回路１２３を設けたことを特徴としており、このようなディザ同期信号により、第１のディザ処理部１２と第２のディザ処理部２２とが同期をとりながらそれぞれのディザ処理を実行する。

図３は、各フィールドにおいて、このようなディザ同期信号と第１のディザ処理部１２のディザ要素決定回路１２２で生成される第１のディザパターンおよび第２のディザ処理部２２のディザ要素決定回路２２２で生成される第２のディザパターンとのタイミングを示したタイミングチャートである。以下、図３を参照しながらディザ同期を行う処理について説明する。まず、ディザ同期生成回路１２３は、ディザ要素決定回路１２２に対して、例えば、フィールド０とする一方のフィールドのとき、図９で示したような第１のディザパターンとしてパターンＰ１００を選択し、フィールド１とする他方のフィールドのとき、図９で示したような第１のディザパターンとしてパターンＰ１０１を選択するように指示する。これとともに、ディザ同期生成回路１２３は、パターンＰ１００が選択されるときには「０」とし、パターンＰ１０１が選択されるときには「１」とするようなディザ同期信号をディザ要素決定回路２２２に供給する。ディザ要素決定回路２２２は、このディザ同期信号に基づいて、第２のディザパターンを決定する。すなわち、ディザ要素決定回路２２２は、このようなディザ同期信号を参照して、ディザ同期信号が「０」を示すとき、第２のディザパターンとして図１０で示したようなパターンＰ２２０を選択し、ディザ同期信号が「１」を示すとき、第２のディザパターンとして図１０で示したようなパターンＰ２２１を選択する。すなわち、このようなディザ同期信号を利用して、第１のディザ処理部１２の交番する第１のディザ要素の一方（例えば、パターンＰ１００）に対して、第２のディザ処理部２２の交番する第２のディザ要素が所定のディザ要素（例えば、パターンＰ２２０）となるように、第１のディザ処理部１２と第２のディザ処理部２２とを同期させる。このような構成とすることにより、例えば、第１のディザ処理部１２においてパターンＰ１００が選択されたが、第２のディザ処理部２２においてパターンＰ２２１が選択されるような不都合を防ぐことが可能となる。すなわち、図１０において、階調制限部２１から出力されるパターンＰ２１０に対してはパターンＰ２２０のディザ処理が常に実行され、階調制限部２１から出力されるパターンＰ２１１に対してはパターンＰ２２１のディザ処理が常に実行されることとなる。

なお、ディザ同期生成回路１２３を第２のディザ処理部２２に設け、第２のディザ処理部２２から第１のディザ処理部１２に、このようなディザ同期信号を供給するような構成であってもよい。

また、上述した各画像信号のビット数は、本実施の形態を説明するための一例であり、適宜変更可能である。

このようにして、擬似輪郭抑制部２０からは、入力画像信号の階調を擬似的に保持しながら、制限された表示階調のみの階調値で表現される画像信号が出力され、ディスプレイ装置８０４を駆動する。

以上のように、第１のディザ処理部１２と第２のディザ処理部２２とが同期を取りながら、２重に誤差拡散処理とディザ処理とを併用するような処理を行うことにより、不都合なく、入力された高階調の画像信号の階調を擬似的に維持しながら、動画擬似輪郭をも抑制することが可能となる。

本発明の画像処理装置は、高階調の画像信号の階調を維持しながら動画擬似輪郭をも抑制できるため、例えば、プラズマディスプレイパネルやデジタルミラーデバイスなど、１フィールドの画像を複数のサブフィールド画像に分割して多階調表示を行う画像表示装置などに有用である。

本発明の一実施の形態における画像処理装置の構成を示すブロック図 同画像処理装置における階調制限部の詳細な構成を示すブロック図 各ディザパターンおよびディザ同期信号のタイミングを示したタイミングチャート 誤差拡散処理とディザ処理を併用した一般的な画像処理装置の構成を示すブロック図 誤差拡散処理を説明するために示した図 誤差拡散回路の構成を示すブロック図 ディザ処理回路での信号処理について説明するために示した図 従来の画像処理装置の構成を示すブロック図 従来の画像処理装置における高階調化部の処理を示した図 従来の画像処理装置における擬似輪郭抑制部の処理を示した図

符号の説明

１０，９１ 高階調化部（第１の変換処理部）
１１ 第１の誤差拡散部
１２ 第１のディザ処理部
２０，９２ 擬似輪郭抑制部（第２の変換処理部）
２１ 階調制限部（第２の誤差拡散部）
２２ 第２のディザ処理部
１２１，２２１ ディザ回路
１２２，２２２ ディザ要素決定回路
１２３ ディザ同期生成回路
２１１ 階調制限テーブル
２１２ 加算器
２１３ 遅延器
２１４ 乗算器
８０２ 誤差拡散回路
８０３ ディザ処理回路
８０４ ディスプレイ装置
９１１ 第１の誤差拡散回路
９１２ 第１のディザ処理回路
９２１ 第２の誤差拡散回路
９２２ 第２のディザ処理回路

Claims (4)

1. 入力された画像信号の各画素における階調を所定の第１の階調数に制限するとともに、この制限により生じた誤差を周辺画素に拡散する第１の誤差拡散部と、前記第１の誤差拡散部で生成された画像信号に対して、フィールドごとに値が交番する第１のディザ要素を加算する第１のディザ処理部とを含む第１の変換処理部と、
   前記第１のディザ処理部で生成された画像信号の各画素における階調を、表示に使用される所定の階調である表示階調と前記表示階調の間の階調である中間階調とをあわせた階調の個数である第２の階調数に制限するとともに、この制限により生じた誤差を周辺画素に拡散する第２の誤差拡散部と、前記第２の誤差拡散部で生成された画像信号に対して、その画像信号の階調が前記中間階調であるときはフィールドごとに値が交番する第２のディザ要素を加算する第２のディザ処理部とを含む第２の変換処理部とを備え、
   前記第１のディザ要素は値が小なるディザ要素と値が大なるディザ要素とを有し、フィールドごとに両者の値が交番し、前記第２のディザ要素は値が小なるディザ要素と値が大なるディザ要素とを有し、フィールドごとに両者の値が交番し、前記第１のディザ要素の値が小なるディザ要素と前記第２のディザ要素の値が小なるディザ要素が対応し、前記第１のディザ要素の値が大なるディザ要素と前記第２のディザ要素の値が大なるディザ要素が対応するように、前記第１のディザ処理部と前記第２のディザ処理部とを同期させたことを特徴とする画像処理装置。
2. 前記表示階調は、画像の１フィールドを重み付けられた複数のサブフィールドで構成され各サブフィールドの発光または非発光を制御することにより多階調表示する画像表示装置に対しての、発光させるサブフィールドより小さい重みを持つすべてのサブフィールドが発光する階調であることを特徴とする請求項１に記載の画像処理装置。
3. 前記第１の誤差拡散部は、供給された画像信号の下位ビットを所定のビット数だけ切り捨てるとともに、切り捨てた下位ビットを前記誤差として周辺画素に拡散することを特徴とする請求項１または請求項２に記載の画像処理装置。
4. 前記第１の誤差拡散部および前記第２の誤差拡散部は、前記誤差を周辺画素に対して所定の比率で拡散させることを特徴とする請求項３に記載の画像処理装置。

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