JP5090638B2 - Soi基板を製造する方法 - Google Patents
Soi基板を製造する方法 Download PDFInfo
- Publication number
- JP5090638B2 JP5090638B2 JP2005333619A JP2005333619A JP5090638B2 JP 5090638 B2 JP5090638 B2 JP 5090638B2 JP 2005333619 A JP2005333619 A JP 2005333619A JP 2005333619 A JP2005333619 A JP 2005333619A JP 5090638 B2 JP5090638 B2 JP 5090638B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- substrate
- region
- mask
- mask oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Element Separation (AREA)
Description
この種の部分SOI基板の製造方法(SIMOX基板の製造方法)として、次のような方法(例えば、特許文献1参照。)が提案されている。即ち、図5に示すように、先ず基板2(基板2はシリコン単結晶棒の軸に直交する面で切出される。)の表面にマスク酸化膜4を形成し(図5(a))、このマスク酸化膜4の表面にフォトリソグラフィによりパターニングしたレジスト層6を形成する(図5(b)及び(c))。次いでマスク酸化膜4を異方性エッチングによりパターニングし(図5(d)及び(e))、レジスト層6を除去した後に(図5(f))、基板2を洗浄する。次に基板2の表面に酸素イオン7を注入した後に(図5(g))、基板2をフッ酸アンモニウム水溶液及びフッ酸の混合液(エッチング液)に浸漬してマスク酸化膜4を除去する(図5(h))。更にアルゴン及び酸素の混合ガス、或いは窒素及び酸素の混合ガスの雰囲気中で1300℃以上に所定時間保持してアニール処理して埋込み酸化膜3を形成した後に(図5(i))基板2をフッ酸アンモニウム水溶液及びフッ酸の混合液(エッチング液)に浸漬してマスク酸化膜4を除去する(図5(j))。
また、上記従来の特許文献1に記載されたSIMOX基板の製造方法では、図5(g)に示すように、酸素イオン7の注入時に、SOI領域となる基板表面2aに酸素イオン7のスパッタリングにより局所的に窪み2cが形成され、アニール処理後の埋込み酸化膜3の厚さが局所的に変化したり、或いは図5(j)に示すようにアニール処理後に埋込み酸化膜3が基板2表面に露出するおそれもあった。
また、上記従来の特許文献1に記載されたSIMOX基板の製造方法では、酸素イオン注入時にマスク酸化膜における上縁周囲が拡張するように変形する場合があった。この変形によりマスク酸化膜の一部がそのマスク酸化膜により覆われていないSOI領域となる部分にはみ出してしまうと、注入される酸素イオンの注入深さが変化するおそれがあった。
更に、上記従来の特許文献1に記載されたSIMOX基板の製造方法では、酸素イオン注入後のアニール処理時に、埋込み酸化膜となる酸素イオン領域の周囲部分が酸素イオン領域の中央部分より酸化が進んで体積膨張する問題点もあった。即ち、基板の表面に注入された酸素イオンは、注入後においてその周囲部分が基板の表面に露出することはないけれども、その後のアニール処理時において酸素イオン領域の周囲部分には、その表面から酸素が供給されるとともにその周囲からも酸素が供給される。このため、酸素が表面方向からのみ供給される中央部分と比較して、酸素イオン領域の周囲部分は酸素の供給量が多くなり、アニール処理時に中央部分より酸化が進んで、アニール処理後の埋込み酸化膜の周囲部分は中央部分より厚さが増大し、この厚さの増大が進むと、その周囲部分が基板表面に露出する問題点があった。
本発明の第2の目的は、埋込み酸化膜の厚さを均一にすることができるとともに、埋込み酸化膜が基板表面に露出するのを防止できる、SOI基板を製造する方法を提供することにある。
本発明の第3の目的は、酸素イオン注入時にマスク酸化膜の上縁周囲の拡張変形を阻止することにより、酸素イオンの注入深さを均一にすることができる、SOI基板を製造する方法を提供することにある。
本発明の第4の目的は、SOI領域となる基板表面のうちマスク酸化膜の側面に接する境界領域から酸素が侵入するのを阻止することにより、埋込み酸化膜の周囲が基板の表面に露出するのを確実に防止できる、SOI基板を製造する方法を提供することにある。
この請求項1に記載されたSOI基板を製造する方法では、酸素イオン16を注入する工程とアニール処理する工程との間に、マスク酸化膜19を所定の厚さにエッチングする工程と、SOI領域となるシリコン基板表面12aのうちマスク酸化膜19の側面に接する所定幅の境界領域とマスク酸化膜19の側面とにバッファ膜42を形成する工程とを更に含むので、SOI領域となる基板表面12aのうち薄膜化したマスク酸化膜19の側面に接する境界領域と薄膜化したマスク酸化膜19の側面をバッファ膜42により被覆せずに露出した状態でアニール処理すると、アニール処理時に中央部分より酸化が進んで、アニール処理後の埋込み酸化膜13の周囲部分は中央部分より厚さが増大し、その周囲部分が基板表面12aに露出するおそれがあるけれども、この請求項1に係る発明では、SOI領域となる基板表面12aのうち薄膜化したマスク酸化膜19の側面に接する境界領域と薄膜化したマスク酸化膜19の側面をバッファ膜42により被覆したため、この境界領域から酸素が侵入するのを阻止できる。この結果、埋込み酸化膜13の周囲が基板12の表面に露出するのを確実に防止できる。
この請求項2に記載されたSOI基板を製造する方法では、酸素イオン16を注入する工程とアニール処理する工程との間に、SOI領域となるシリコン基板表面12aのうちマスク酸化膜19の側面に接する所定幅の境界領域とマスク酸化膜19の側面とにバッファ膜52を形成する工程と、マスク酸化膜19を所定の厚さにエッチングする工程とを更に含むので、SOI領域となる基板表面12aのうち薄膜化したマスク酸化膜19の側面に接する境界領域と薄膜化したマスク酸化膜19の側面をバッファ膜42により被覆せずに露出した状態でアニール処理すると、アニール処理時に中央部分より酸化が進んで、アニール処理後の埋込み酸化膜13の周囲部分は中央部分より厚さが増大し、その周囲部分が基板表面12aに露出するおそれがあるけれども、この請求項2に係る発明では、SOI領域となる基板表面12aのうち薄膜化したマスク酸化膜19の側面に接する境界領域と薄膜化したマスク酸化膜19の側面とがバッファ膜52により被覆されているため、またマスク酸化膜19の薄膜化に、レジスト層を用いず異方性エッチングより容易な等方性エッチングを用いても、マスク酸化膜19の側面がエッチングされていないため、上記境界領域から酸素が侵入するのを阻止できる。この結果、埋込み酸化膜13の周囲が基板12の表面に露出するのを確実に防止できる。
更に酸素イオンを注入する工程とアニール処理する工程との間に、SOI領域となるシリコン基板表面のうちマスク酸化膜の側面に接する所定幅の境界領域とマスク酸化膜の側面とにバッファ膜を形成した後に、マスク酸化膜を所定の厚さにエッチングすれば、SOI領域となる基板表面のうち薄膜化したマスク酸化膜の側面に接する境界領域と薄膜化したマスク酸化膜の側面とがバッファ膜により被覆されているため、またマスク酸化膜の薄膜化に、レジスト層を用いず異方性エッチングより容易な等方性エッチングを用いても、マスク酸化膜の側面がエッチングされていないため、上記境界領域から酸素が侵入するのを阻止できる。この結果、埋込み酸化膜の周囲が基板の表面に露出するのを確実に防止できる。
<第1の参考の形態>
図1(k)に示すように、SOI基板11はシリコン基板12と、この基板12の内部に形成された埋込み酸化膜13とを有する。基板12はチョクラルスキー(CZ)法により育成されたシリコン単結晶棒の軸に直交する面[シリコン単結晶の結晶構造の(100)面]に沿って薄板状に切出される。また埋込み酸化膜13は次のようにして形成される。なお、基板はCZ法ではなく、フローティング・ゾーン(FZ)法等により育成されたシリコン単結晶棒又はシリコン単結晶板から切出してもよい。
なお、上述のように、凹部12cを形成する工程と酸素イオン16を注入する工程との間に、熱酸化により形成される熱酸化膜21にて上記凹部12cを埋めることにより、酸素イオン注入に伴って発生するスパッタリングによりSOI領域となる基板表面12aが局所的にエッチングされるのを防止できるので、埋込み酸化膜13の厚さを均一にすることができるとともに、埋込み酸化膜13が基板12表面に露出しない。この結果、アニール処理により形成された基板12表面の酸化層22のエッチング時に埋込み酸化膜13がエッチングされないので、基板12にパーティクルの発生源となる穴が形成されることはない。
図2には第2の参考の形態を示す。図2において図1と同一符号は同一部品を示す。
この第2の参考の形態では、マスク酸化膜19を形成する工程と酸素イオン16を注入する工程の間に、マスク酸化膜19の形成されていないSOI領域となる基板表面12aとマスク酸化膜19の上面及び側面にバッファ膜32を形成する工程を更に含む。具体的には、レジスト層17をマスクにして表面酸化膜14を基板12の表面に対して垂直方向に異方性エッチングを行った(図2(d))後であって、酸素イオン16を注入する(図2(f))前に、SOI領域となる基板表面12aとマスク酸化膜19の上面及び側面に窒化ケイ素からなるバッファ膜32を形成する。このバッファ膜32の厚さは5〜500nm、好ましくは20〜200nmである。ここで、バッファ膜32の厚さを5〜500nmの範囲に限定したのは、5nm未満では後述するアニール時に境界領域から酸素が侵入するのを防止できず、500nmを越えるとデバイス設計上デッドスペースが増えるからである。なお、バッファ膜を窒化ケイ素ではなく、ポリシリコン又はαシリコン等により形成してもよい。次いでマスク酸化膜19をマスクにして基板12の表面に酸素イオン16を注入する(図2(f))。酸素イオン16の注入条件は第1の参考の形態と同一である。酸素イオン16の注入時に、酸素イオン注入に伴ってスパッタリングが発生するけれども、バッファ膜32によりSOI領域となる基板表面12aが被覆されるので、このSOI領域となる基板表面12aがスパッタリングにより局所的にエッチングされるのを防止できる。また酸素イオン16の注入時に、マスク酸化膜19の上縁周囲がSOI領域となる基板表面12aの上方に拡張するように変形する場合があるけれども、マスク酸化膜19の側面に形成されたバッファ膜32が上記拡張変形を阻止するので、酸素イオン16の注入深さを均一にすることができる。
図3には本発明の第1の実施の形態を示す。図3において図1と同一符号は同一部品を示す。
この第1の実施の形態では、酸素イオン16を注入する工程とアニール処理する工程との間に、マスク酸化膜19を所定の厚さにエッチングする工程と、SOI領域となるシリコン基板表面12aのうちマスク酸化膜19の側面に接する所定幅の境界領域とマスク酸化膜19の側面とにバッファ膜42を形成する工程とを更に含む。具体的には、酸素イオン16を注入した(図3(e))後に、マスク酸化膜19を薄膜化する。即ち、後述するアニール時にSOI領域となる基板表面12aに形成される酸化膜34aとバルク領域となる基板表面12bに新たに形成される酸化膜34bの厚さの差(酸化膜34aの厚さ−酸化膜34bの厚さ)が、後述する埋込み酸化膜13の厚さの0.7〜1.3倍、好ましくは0.9〜1.1倍になるようにマスク酸化膜19を薄膜化する。そしてこの第1の実施の形態では、図3(f)及び(g)に示すように、基板12の表面のマスク酸化膜19を薄膜化して薄いマスク酸化膜19を形成する場合を示し、マスク酸化膜19を異方性エッチングすることによりそのマスク酸化膜19を薄膜化する。上記マスク酸化膜19の異方性エッチングは、マスク酸化膜19の形成されていないSOI領域となる基板表面12aにレジスト層43を形成した(図3(f))後に行われる。レジスト層43の形成は、レジスト層17と同一の手順により行われる。
図4には本発明の第2の実施の形態を示す。図4において図1と同一符号は同一部品を示す。
この第2の実施の形態では、酸素イオン16を注入する工程とアニール処理する工程との間に、SOI領域となるシリコン基板表面12aのうちマスク酸化膜19の側面に接する所定幅の境界領域とマスク酸化膜19の側面とにバッファ膜52を形成する工程と、マスク酸化膜19を所定の厚さにエッチングする工程とを更に含む。具体的には、酸素イオン16を注入した(図4(e))後に、SOI領域となる基板表面12aとマスク酸化膜19の上面及び側面とに、窒化ケイ素からなるバッファ膜52を形成する。このバッファ膜52の厚さは5〜500nm、好ましくは20〜200nmである。バッファ膜52の厚さを5〜500nmの範囲に限定したのは、上記第2の参考の形態と同一の理由に基づく。なお、バッファ膜を窒化ケイ素ではなく、ポリシリコン又はαシリコン等により形成してもよい。この状態でレジスト層53を形成する。このレジスト層53の形成は、バッファ膜52が形成された基板12の表面全体にフォトリソグラフィによりレジスト層を形成し、このレジスト層をフォトマスクを用いて露光し、現像及びリンスを経て、マスク酸化膜19上に形成されたレジスト層と、SOI領域となる基板表面12aの中央部分に形成されたレジスト層43とを除去し、SOI領域となるシリコン基板表面12aのうちマスク酸化膜19の側面に接する所定幅の境界領域上にのみレジスト層53を残存させる。上記境界領域の所定幅は、0.1〜5μm、好ましくは0.2〜1μmに設定される。ここで、レジスト層53を残存させる境界領域の幅を0.1〜5μmの範囲に限定したのは、第1の実施の形態のレジスト層を残存させる境界領域の幅と同一の理由に基づく。図4(g)に示すように、このレジスト層53をマスクにして基板12の表面に対して垂直に異方性エッチングを行い、マスク酸化膜19上面のバッファ膜52と、SOI領域となる基板表面12aの中央部分のバッファ膜52とを除去する。異方性エッチングはこの第2の実施の形態では反応性イオンエッチングである。なお、異方性エッチングではなく、ウエットエッチング等の等方性エッチングにより、マスク酸化膜上面のバッファ膜と、SOI領域となる基板表面の中央部分のバッファ膜とを除去してもよい。これにより、SOI領域となるシリコン基板表面12aのうちの境界領域とマスク酸化膜19の側面とがバッファ膜52により被覆される(図4(h))。
12 シリコン基板
12a SOI領域となる基板表面
12b バルク領域となる基板表面
12c 凹部
13 埋込み酸化膜
16 酸素イオン
19 マスク酸化膜
21 熱酸化膜
32,42,52 バッファ膜
Claims (3)
- シリコン基板(12)の表面に部分的にマスク酸化膜(19)を形成する工程と、前記マスク酸化膜(19)を介して前記基板(12)の表面に酸素イオン(16)を注入する工程と、前記基板(12)をアニール処理して前記基板(12)の内部に埋込み酸化膜(13)を形成する工程とを含むSOI基板を製造する方法において、
前記酸素イオン(16)を注入する工程と前記アニール処理する工程との間に、前記マスク酸化膜(19)を所定の厚さにエッチングする工程と、
前記マスク酸化膜(19)を所定の厚さにエッチングする工程の後に前記SOI領域となるシリコン基板表面(12a)のうち前記マスク酸化膜(19)の側面に接する所定幅の境界領域と前記マスク酸化膜(19)の側面とにバッファ膜(42)を形成する工程と
を更に含むことを特徴とするSOI基板を製造する方法。 - シリコン基板(12)の表面に部分的にマスク酸化膜(19)を形成する工程と、前記マスク酸化膜(19)を介して前記基板(12)の表面に酸素イオン(16)を注入する工程と、前記基板(12)をアニール処理して前記基板(12)の内部に埋込み酸化膜(13)を形成する工程とを含むSOI基板を製造する方法において、
前記酸素イオン(16)を注入する工程と前記アニール処理する工程との間に、前記SOI領域となるシリコン基板表面(12a)のうち前記マスク酸化膜(19)の側面に接する所定幅の境界領域と前記マスク酸化膜(19)の側面とにバッファ膜(52)を形成する工程と、
前記バッファ膜(52)を形成する工程の後に前記マスク酸化膜(19)を所定の厚さにエッチングする工程と
を更に含むことを特徴とするSOI基板を製造する方法。 - バッファ膜(32,42,52)を窒化ケイ素、ポリシリコン又はαシリコンのいずれかにより形成する請求項1又は2記載のSOI基板を製造する方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005333619A JP5090638B2 (ja) | 2005-11-18 | 2005-11-18 | Soi基板を製造する方法 |
US11/559,347 US7537989B2 (en) | 2005-11-18 | 2006-11-13 | Method for manufacturing SOI substrate |
US12/423,585 US7811878B2 (en) | 2005-11-18 | 2009-04-14 | Method of manufacturing SOI substrate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005333619A JP5090638B2 (ja) | 2005-11-18 | 2005-11-18 | Soi基板を製造する方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007142135A JP2007142135A (ja) | 2007-06-07 |
JP5090638B2 true JP5090638B2 (ja) | 2012-12-05 |
Family
ID=38204650
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005333619A Expired - Fee Related JP5090638B2 (ja) | 2005-11-18 | 2005-11-18 | Soi基板を製造する方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5090638B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5496453B2 (ja) * | 2007-11-28 | 2014-05-21 | ケイ・エス・ティ・ワ−ルド株式会社 | 複数個の空洞を有する積層構造ウエーハ及びその製造方法 |
JP2011029618A (ja) | 2009-06-25 | 2011-02-10 | Sumco Corp | Simoxウェーハの製造方法、simoxウェーハ |
JP6445480B2 (ja) | 2016-03-23 | 2018-12-26 | トヨタ自動車株式会社 | Soi基板の製造方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03165555A (ja) * | 1989-11-25 | 1991-07-17 | Takehide Shirato | 半導体装置 |
US5429955A (en) * | 1992-10-26 | 1995-07-04 | Texas Instruments Incorporated | Method for constructing semiconductor-on-insulator |
JP2000082679A (ja) * | 1998-07-08 | 2000-03-21 | Canon Inc | 半導体基板とその作製方法 |
JP4483173B2 (ja) * | 2002-12-09 | 2010-06-16 | 株式会社Sumco | Soi基板の製造方法 |
JP4167565B2 (ja) * | 2003-07-31 | 2008-10-15 | 株式会社東芝 | 部分soi基板の製造方法 |
-
2005
- 2005-11-18 JP JP2005333619A patent/JP5090638B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2007142135A (ja) | 2007-06-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7811878B2 (en) | Method of manufacturing SOI substrate | |
US7943497B2 (en) | Method for manufacturing an SOI substrate | |
JP4277481B2 (ja) | 半導体基板の製造方法、半導体装置の製造方法 | |
JP2003092346A (ja) | トレンチ素子分離膜を備えるsoi素子及びその製造方法 | |
JP3413516B2 (ja) | 半導体素子の製造方法 | |
TWI253114B (en) | Semiconductor device with trench isolation structure and method for fabricating the same | |
JP5090638B2 (ja) | Soi基板を製造する方法 | |
KR100632630B1 (ko) | 반도체 소자의 트렌치 소자분리막 형성방법 | |
JP3363420B2 (ja) | 自己整合トレンチを有するパターン付きシリコン・オン・インシュレータ基板の製造方法 | |
JPH1174208A (ja) | 半導体基板の製造方法 | |
JP3877672B2 (ja) | 半導体装置の製造方法 | |
JPH11121607A (ja) | 半導体装置の製造方法 | |
US7642144B2 (en) | Transistors with recessed active trenches for increased effective gate width | |
JP4483173B2 (ja) | Soi基板の製造方法 | |
TWI305017B (en) | Semiconductor devices and methods for fabricating gate spacers | |
JP5038618B2 (ja) | Soi基板の製造方法 | |
US6194319B1 (en) | Semiconductor processing method of reducing an etch rate of one portion of a doped material relative to another portion, and methods of forming openings | |
JP2011029618A (ja) | Simoxウェーハの製造方法、simoxウェーハ | |
US6060371A (en) | Process for forming a trench device isolation region on a semiconductor substrate | |
JP5239117B2 (ja) | Soi基板の製造方法 | |
JP2001308025A (ja) | Soi基板の製造方法 | |
CN110941046A (zh) | 一种soi硅光栅的制作方法 | |
JP4265420B2 (ja) | 半導体装置の製造方法 | |
JPH09246507A (ja) | 半導体装置およびその製造方法 | |
KR100460756B1 (ko) | 반도체 소자의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080717 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111206 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111208 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120130 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120321 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120618 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20120806 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120828 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120913 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150921 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5090638 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |