JP5052037B2 - オフセット集積回路パッケージオンパッケージ積層システム - Google Patents

オフセット集積回路パッケージオンパッケージ積層システム Download PDF

Info

Publication number
JP5052037B2
JP5052037B2 JP2006136761A JP2006136761A JP5052037B2 JP 5052037 B2 JP5052037 B2 JP 5052037B2 JP 2006136761 A JP2006136761 A JP 2006136761A JP 2006136761 A JP2006136761 A JP 2006136761A JP 5052037 B2 JP5052037 B2 JP 5052037B2
Authority
JP
Japan
Prior art keywords
package
base substrate
integrated circuit
mold cap
offset
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2006136761A
Other languages
English (en)
Other versions
JP2006324666A5 (ja
JP2006324666A (ja
Inventor
イル・クウォン・シム
ビョン・ジュン・ハン
セン・グアン・チョウ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Stats Chippac Pte Ltd
Original Assignee
Stats Chippac Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Stats Chippac Pte Ltd filed Critical Stats Chippac Pte Ltd
Publication of JP2006324666A publication Critical patent/JP2006324666A/ja
Publication of JP2006324666A5 publication Critical patent/JP2006324666A5/ja
Application granted granted Critical
Publication of JP5052037B2 publication Critical patent/JP5052037B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/14Structural association of two or more printed circuits
    • H05K1/141One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124Aluminium (Al) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06555Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047Details of electrical connections between containers
    • H01L2225/1058Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1076Shape of the containers
    • H01L2225/1088Arrangements to limit the height of the assembly
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12041LED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1532Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431Details of mounted components
    • H05K2201/10507Involving several components
    • H05K2201/10515Stacked components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10734Ball grid array [BGA]; Bump grid array
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/28Applying non-metallic protective coatings
    • H05K3/284Applying non-metallic protective coatings for encapsulating mounted components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3431Leadless components
    • H05K3/3436Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

関連出願の相互参照
この出願は、2005年5月16日に出願された米国仮特許出願連続番号第60/594,887号の利益を主張する。
この出願は、「オフセット集積回路パッケージオンパッケージ積層システム(Offset Integrated Circuit Package-on-Package Stacking System)」と題される、シム(Shim)らによって同時に出願された米国特許出願番号11/383,403号に関連する主題を含む。関連出願はスタッツ・チップパック・リミテッド(STATS ChipPAC Ltd.)に譲渡される
技術分野
この発明は概して集積回路パッケージシステムに関し、より特定的には、積み重ねられたパッケージを有する集積回路パッケージシステムのためのシステムのためのシステムに関する。
背景技術
集積回路を他の回路と接続するために、集積回路をリードフレームまたは基板に取付けることが一般的である。各々の集積回路は、極めて高純度の金またはアルミニウムのワイヤを使用してリードフレームのリードフィンガーパッドに個々に接続されるボンディングパッドを有する。このアセンブリは、次いで、成形されたプラスチックまたはセラミックの本体にアセンブリを個々に封入することによってパッケージ化されて、集積回路パッケージを作る。
集積回路パッケージング技術では、単一の回路板または回路基板に取付けられる集積回路の数の増加がみられてきた。新しいパッケージングの設計は、集積回路の物理的な大きさおよび形状などの形状要因の点でよりコンパクトであり、集積回路の密度全体の大幅な増加をもたらしている。しかしながら、集積回路の密度は、個々の集積回路を基板に取付けるのに利用可能な「リアルエステート」によって制限され続ける。PC、計算サーバ、および記憶サーバなどのより大きな形状要因のシステムであっても、同一の「リアルエステート」またはより小さな「リアルエステート」の中により多くの集積回路が必要となる。携帯電話、デジタルカメラ、音楽プレーヤ、PDA、およびロケーションベースの装置などの携帯型個人用電子機器の必要性は、特に切実であり、集積回路の密度の必要性をさらに推し進めてきた。
この集積回路の密度の増加は、2つ以上の集積回路がパッケージ化され得るマルチチップパッケージの発展を招いてきた。各々のパッケージは、個々の集積回路、および集積回路が周囲の回路に電気的に接続されることを可能にする相互接続線の1つ以上の層に機械的な支持をもたらす。現在のマルチチップパッケージは、通常マルチチップモジュールとも称されるが、典型的には、別個の集積回路構成要素の組が直接に取付けられるPCB基板から成る。このようなマルチチップパッケージは、集積回路の密度および小型化を高め、信号伝搬速度を向上させ、集積回路全体の大きさおよび重量を低減し、性能を向上させ、コストを下げることがわかってきた。これらはすべて、コンピュータ業界の第一義的な目標である。
マルチチップパッケージはさらに、垂直に配置されていようと、水平に配置されていようと、問題を提示する可能性がある。なぜなら、マルチチップパッケージは通常、集積回路および集積回路の接続部が検査され得る前に予め組立てられなければならないからである。したがって、集積回路がマルチチップモジュールにおいて取付けられ、接続されるとき、個々の集積回路および接続部は個々に検査されることができず、より大きな回路に組立てられる前に品質保証チップ(「known-good-die」)(「KGD」)を識別することが不可能である。その結果、従来のマルチチップパッケージは組立プロセスの歩留りの問題を招く。したがって、KGDを識別しないこの製造プロセスは信頼性の低いものになり、組立の欠陥を被りやすい。
さらに、典型的なマルチチップパッケージにおいて垂直に積み重ねられた集積回路は、水平に配置された集積回路パッケージの問題以上に問題を提示する可能性があり、これはさらに製造プロセスを複雑にする。個々の集積回路の実際の故障モードを検査し、したがって実際の故障モードを判断することはより困難である。さらに、基板および集積回路は、組立または検査の間に損傷を受けることが多く、これは製造プロセスを複雑にし、コストを増大させる。垂直に積み重ねられた集積回路の問題は利点よりも大きい可能性がある。
したがって、改良されたパッケージング方法、システム、および設計の必要性が依然として残されている。コストを節約し、効率を高める必要性が益々増大していることを考慮して、これらの問題に対する解決策が見出されることが益々重要である。商業的な競争圧力の益々の増加、顧客の期待の高まり、および市場において意義のある製品の差別化のための機会が減少していることを考慮して、これらの問題に対する解決策が見出されることが益々重要である。さらに、コストを節約し、効率を高め、このような競争圧力に対処する必要性が益々増大することにより、これらの問題に対する解決策が見出されなければならないという重大な必要性にさらなる緊急性が加わる。
これらの問題に対する解決策は長く求められてきたが、先行技術の開発は如何なる解決策も教示または提案せず、したがって、これらの問題に対する解決策は長く当業者に発見されて来なかった。
発明の開示
この発明は、ベース基板を設けることと、コンタクトパッドのアレイをベース基板上に設けることと、能動構成要素および任意の受動構成要素をベース基板に取付けることと、モールドキャップをベース基板に射出することと、オフセットパッケージをベース基板およびモールドキャップに取付けることと、パッケージオンパッケージをベース基板から切離すこととを含むオフセット集積回路パッケージオンパッケージ積層システムを提供する。
この発明の特定の実施例は、上述の実施例に加えてまたは上述の実施例の代わりに他の利点を有する。この利点は、添付の図面を参照して取り入れられるときに以下の詳細な説明を読むことによって当業者に明らかになる。
発明を実施するための最良の形態
以下の実施例は、当業者がこの発明をなし、使用することができるように十分詳細に記載される。この開示に基づいて他の実施例が明らかであろうということが理解されるべきであり、この発明の範囲から逸脱することなくプロセスまたは機械的な変更がなされ得ることが理解されるべきである。
以下の記載では、この発明を完全に理解できるようにするために多くの具体的な詳細が与えられる。しかしながら、この発明はこれらの具体的な詳細がなくても実施され得ることが明らかである。この発明を曖昧にするのを避けるために、いくつかの周知の回路、システムの構成、およびプロセスのステップは詳細に開示されない。
同様に、この装置の実施例を示す図面は半概略的であり、一定の比例に応じて描かれているわけではなく、特に、寸法のうちのいくつかは表示を明確にするためのものであり、図面を描く際に大幅に誇張されて示される。さらに、共通のいくつかの特徴を有する複数の実施例が開示され、記載される場合には、それらの記載、説明、および理解を明確にし、容易にするために、同様および同一の特徴はそれぞれ、同一の参照番号を用いて通常は記載される。
本明細書において使用される「水平な」という用語は、向きにかかわらず、ベース基板の面または表面に平行な面として規定される。「垂直な」という用語は、今まさに規定された水平位置に直交する方向を指す。「上方に」、「下方に」、「底部」、「上部」、「側」(「側壁」におけるように)、「より高い」、「より低い」、「より上の」、「真上に」、および「真下に」などの用語は、水平面に対して規定される。「上に(on)」という用語は、要素間に直接的な接触があることを意味する。本明細書において使用される「処理する」という用語は、記載される構造を形成する際に必要な材料のスタンピング、鍛造、パターニング、露光、現像、エッチング、洗浄、および/もしくは除去またはレーザトリミングを含む。
ここで図1を参照して、この発明の実施例におけるオフセット集積回路パッケージオンパッケージ積層システム100の上面図が示される。オフセット集積回路パッケージオンパッケージ積層システム100の上面図は、ベースパッケージ102に取付けられたディスクリート構成要素104を有するベースパッケージ102を示す。モールドキャップ106はベースパッケージ102の中央に位置決めされる。オフセットパッケージ108はベースパッケージ102の隅に取付けられ、モールドキャップ106の上部面を露出したままにする。切離し線110は基板をセクション112に分割する。ベースパッケージ102は回転対称を有し、これはセクション112の各々が、それが隣接するセクション112から、ベースパッケージ102の配置の中心の周りで、90°の回転を有することを意味する。第二象限におけるセクション112は、第一象限から90°回転されている、などである。
ここで図2を参照して、図1のオフセット集積回路パッケージオンパッケージ積層システム100のベース基板アセンブリ200の上面図が示される。ベース基板アセンブリ200の上面図は、図1のセクション112に取付けられた任意の受動構成要素204を有するベース基板上部面202を示す。集積回路などの能動構成要素206は、ベース基板上部面202に取付けられ、ボンドワイヤ210によってボンディングパッド208に電気的に接続される。コンタクトパッド212のアレイはセクション112の隅に置かれる。任意の受動構成要素204およびコンタクトパッド212のアレイの位置を含むセクション112の配置は、隣接するセクション112間で、セクション112の中心の周りで、90°だけ回転される。この関係は回転対称と称される。
ここで図3を参照して、図2のベース基板アセンブリ200上のパッケージ成形装置300の断面図が示される。パッケージ成形装置300の断面図は、図2のベース基板上部面202上にモールドチェイス302を有するベース基板アセンブリ200を示す。モールドチェイス302は、プラスチックまたはセラミック材料などのパッケージング材料304を形づくるために使用され、パッケージング材料304は、上部ゲート成形技術を利用して、上部モールドゲートなどのモールドゲート306を通ってモールドチェイス302の空洞の中に射出される。パッケージング材料304は、図2の任意の受動構成要素204および図2の能動構成要素206などの、モールドチェイスの下にある構成要素の周りに保護バリアを形成する。
ここで図4を参照して、切離しの前のベースパッケージ400の上面図が示される。ベースパッケージ400の上面図は、単一のモールドキャップ402を囲むように配置される、図2のベース基板上部面202、図2の任意の受動構成要素204、および図2のコンタクトパッド212のアレイを含む。切離し線404の組は単一のモールドキャップ402をセクションに分割する。セクションの各々は、その隣接するセクションに対して回転対称である。回転対称は、隣接するセクションに対して90°回転される各々のセクションにおいて等価のパターンをもたらす。
ここで図5を参照して、図4のベースパッケージを有するオフセット集積回路パッケージオンパッケージ積層システム100の上面図が示される。オフセット集積回路パッケージオンパッケージ積層システム100の上面図は、図1のオフセットパッケージ108を有するベースパッケージ400を示し、オフセットパッケージ108は、図4の切離し線404の組によって形成されるセクションの各々に取付けられる。オフセットパッケージ108は回転対称に配置される。オフセットパッケージ108の各々は、隣接するセクションにおけるオフセットパッケージ108に対して90°回転される。オフセットパッケージ108は単一のモールドキャップ402の角を覆って取付けられる。この構成によって、ベースパッケージ400における回路とオフセットパッケージ108における回路との間の相互接続が可能になる。信号のうちのいくつかも、印刷回路基板(図示せず)に直接に進み得る。
ここで図6を参照して、図5のオフセット集積回路パッケージオンパッケージ積層システム100の断面図が示される。オフセット集積回路パッケージオンパッケージ積層システム100の断面図は、ベース上部面604およびベース底部面606を備えるベース基板602を有する、ボールグリッドアレイパッケージなどの図4のベースパッケージ400を示す。第1の集積回路608は、ダイ接着材料などの接着剤610でベース上部面604に取付けられる。第1の集積回路608は、ボンドワイヤ、はんだバンプ、はんだコラム、またはスタッドバンプなどの電気的な相互接続部612によってベース上部面604に結合される。成形材料などのベースモールドキャップ614は、第1の集積回路608、電気的な相互接続部612、およびベース上部面604の一部を囲むように射出成形される。はんだボール、はんだコラムインターポーザ、またはスタッドバンプなどのシステム相互接続部616は、システムの次のレベル(図示せず)に取付けるためにベース底部面606に取付けられる。コンタクトパッド618のアレイは、ベースモールドキャップ614の周りの領域に分散される。
上部面624および底部面626を備えるオフセット基板622を有するオフセットパッケージ620は、オフセット位置でベースパッケージ400に取付けられる。オフセットパッケージ620は、接着剤610で上部面624に取付けられた第2の集積回路628を有する。第2の集積回路628は、電気的な相互接続部612によって上部面624に結合される。成形材料などのオフセットパッケージ本体630は、第2の集積回路628、上部面624、および電気的な相互接続部612を覆って射出成形される。システム相互接続部616は、オフセット基板622の底部面626に取付けられる。オフセットパッケージ620はベースパッケージ400に取付けられ、その結果、オフセット基板622の底部面626はベースモールドキャップ614およびシステム相互接続部616の上に置かれる。オーバーラップ領域632は、リフロープロセス中にシステム相互接続部が崩壊するのを防ぐことを助ける、安定性を有する領域を確立する。この構成は、印刷回路基板(図示せず)上で必要とされる空間を低減するが、オフセット集積回路パッケージオンパッケージ積層システム100の一部の上に低いプロファイルを維持する。
ここで図7を参照して、この発明の代替的な実施例における二重のプロファイルのモールドキャップパッケージ700の上面図が示される。二重のプロファイルのモールドキャップパッケージ700の上面図は、ベースパッケージ702の中央に位置決めされる二重のプロファイルのモールドキャップ704を有するベースパッケージ702を示す。オフセットパッケージ706はベースパッケージ702の隅に取付けられる。切離し線708は基板をセクション710に分割する。ベースパッケージ702セクション710の鏡面対称を有し、これはセクション710の各々が、切離し線708の1つでもある反射線の反対側にあるセクション710と反対またはセクション710から鏡面対称を有することを意味する。
ここで図8を参照して、図7の二重のプロファイルのモールドキャップパッケージ700の断面図が示される。二重のプロファイルのモールドキャップパッケージ700の断面図は、ベース上部面804およびベース底部面806を備えるベース基板802を有する、ボールグリッドアレイパッケージなどのベースパッケージ702を示す。第1の集積回路808は、ダイ接着材料などの接着剤810でベース上部面804に取付けられる。第1の集積回路808は、ボンドワイヤ、はんだバンプ、はんだコラム、またはスタッドバンプなどの電気的な相互接続部812によってベース上部面804に結合される。成形材料などのベースパッケージ本体814は、第1の集積回路808、電気的な相互接続部812、およびベース上部面804の一部を囲むように射出成形される。ベースパッケージ本体814は2つの別個の厚さを有する。ステップダウンフランジ領域はベースパッケージ本体814の外周に延在する。ステップアップ領域は、より高いレベルの集積化のために複数の集積回路の積み重ねを収容し得る。ステップダウンフランジはベースパッケージ本体814のステップアップ領域よりも薄い。はんだボール、はんだコラムインターポーザ、またはスタッドバンプなどのシステム相互接続部816は、システムの次のレベル(図示せず)に取付けるためにベース底部面806に取付けられる。コンタクトパッド818のアレイは、ベースパッケージ本体814の周りの領域に分散される。
上部面824および底部面826を備えるオフセット基板822を有するオフセットパッケージ820は、オフセット位置でベースパッケージ702に取付けられる。オフセットパッケージ820は、接着剤810で上部面824に取付けられた第2の集積回路828を有する。第2の集積回路828は、電気的な相互接続部812によって上部面824に結合される。成形材料などのオフセットパッケージ本体830は、第2の集積回路828、上部面824、および電気的な相互接続部812を覆って射出成形される。システム相互接続部816は、オフセット基板822の底部面826に取付けられる。オフセットパッケージ820はベースパッケージ702に取付けられ、その結果、オフセット基板822の底部面826はダイ接着材料などの隙間充填剤832の上、ベースパッケージ本体814のステップダウンフランジおよびシステム相互接続部816の上に置かれる。この構成は、印刷回路基板(図示せず)上で必要とされる空間を低減するが、オフセット集積回路パッケージオンパッケージ積層システム100の一部の上に低いプロファイルを維持する。
ここで図9を参照して、この発明の実施例における、鏡面対称をしたベース基板900の上面図が示される。ベース基板900の上面図は、ベース基板上部面902の端縁に隣接したコンタクトパッド904のアレイを有するベース基板上部面902を示す。受動構成要素接触部906のアレイは、ベース基板上部面902の別の端縁の近くに並べられる。能動構成要素ボンディングパッド908のアレイは、ベース基板上部面902の中央近くに位置決めされる。能動構成要素ボンディングパッド908は能動構成要素(図示せず)をワイヤボンディングするために使用されてもよく、または能動構成要素ボンディングパッド908はフリップチップ型の取付けのために使用され得るであろう。ベース基板上部面902上の要素が鏡面対称に配置されるので、切離し線910も反射線の役割を果たす。鏡像のダイはこの構成のために必要とされる。
ここで図10を参照して、図9のベース基板を利用したオフセット集積回路パッケージオンパッケージ積層システム1000の上面図が示される。オフセット集積回路パッケージオンパッケージ積層システム1000の上面図は、ベース基板上部面902の端縁の近くに列状に取付けられた任意の受動構成要素1002を有するベース基板上部面902を示す。ベースモールドキャップ1004はベース基板上部面902の中央に位置決めされる。オフセットパッケージ1006は、ベース基板上部面902およびベースモールドキャップ1004に取付けられる。オフセットパッケージ1006の端縁は、ベースモールドキャップ1004の端縁と整列される。
ここで図11を参照して、平行移動対称および鏡面対称が組合せられたベース基板1100の上面図が示される。ベース基板1100の上面図は、ベース基板上部面1102の端縁に隣接したコンタクトパッド1104のアレイを有するベース基板上部面1102を示す。受動構成要素接触部1106のアレイは、ベース基板上部面1102の別の端縁の近くに並べられる。能動構成要素ボンディングパッド1108のアレイは、コンタクトパッド1104のアレイの間に位置決めされる。能動構成要素ボンディングパッド1108は能動構成要素(図示せず)をワイヤボンディングするために使用されてもよく、または能動構成要素ボンディングパッド1108はフリップチップ型の取付けのために使用され得るであろう。中央線1110も切離し線の役割を果たし、平行移動対称を示すセクションを分けるように機能する。ベース基板上部面1102上の要素が対称線1112の両側に鏡面対称に配置されるので、対称線1112は反射線の役割を果たす。
ここで図12を参照して、図11のベース基板を利用するオフセット集積回路パッケージオンパッケージ積層システム1200の上面図が示される。オフセット集積回路パッケージオンパッケージ積層システム1200の上面図は、任意の受動構成要素1202が取付けられたベース基板上部面1102を示す。ベースモールドキャップ1204はベース基板上部面1102の中央領域にあり、ベース基板上部面1102は、ベース基板上部面1102およびベースモールドキャップ1204に取付けられるオフセットパッケージ1206を有する。モールドゲート1208はベース基板上部面1102の一端に位置決めされる。モールドゲート1208は、サイドゲート成形技術を使用するベースモールドキャップ1204の射出中に使用される。切離し線1210は、オフセット集積回路パッケージオンパッケージ積層システム1200が最終プロセスステップとして如何に分割されることになるかを示す。
ここで図13を参照して、平行移動対称および回転対称が組合せられたベース基板1300の上面図が示される。ベース基板1300の上面図は、ベース基板上部面1302の端縁に隣接したコンタクトパッド1304のアレイを有するベース基板上部面1302を示す。受動構成要素接触部1306のアレイは、ベース基板上部面1302の別の端縁の近くに並べられる。能動構成要素ボンディングパッド1308のアレイは、コンタクトパッド1304のアレイの間に位置決めされる。能動構成要素ボンディングパッド1308は能動構成要素(図示せず)をワイヤボンディングするために使用されてもよく、または能動構成要素ボンディングパッド1308はフリップチップ型の取付けのために使用され得るであろう。中央線1310も切離し経路をしるし、平行移動対称を示すセクションを分けるように機能する。切離し線1312は、切離し線1312の両側でセクションの中心の周りに180°回転した状態で配置される配置をベース基板上部面1302上で分ける。なお、これらの配置は、中心線1310の下方で再現される。
ここで図14を参照して、図13のベース基板を利用するオフセット集積回路パッケージオンパッケージ積層システム1400の上面図が示される。オフセット集積回路パッケージオンパッケージ積層システム1400の上面図は、任意の受動構成要素1402が取付けられたベース基板上部面1302を示す。ベースモールドキャップ1404はベース基板上部面1302の中央領域にあり、ベース基板上部面1302は、ベース基板上部面1302およびベースモールドキャップ1404に取付けられるオフセットパッケージ1406を有する。モールドゲート1408はベース基板上部面1302の一端に位置決めされる。モールドゲート1408は、サイドゲート成形技術を使用するベースモールドキャップ1404の射出中に使用される。切離し線1410は、オフセット集積回路パッケージオンパッケージ積層システム1400が最終プロセスステップとして如何に分割されることになるかを示す。
ここで図15を参照して、この発明の別の代替的な実施例におけるオフセット集積回路パッケージオンパッケージ積層システム1500の上面図が示される。オフセット集積回路パッケージオンパッケージ積層システム1500の上面図は、任意の受動構成要素1504が取付けられたベース基板上部面1502を示す。ベースモールドキャップ1506はベース基板上部面1502の中央領域にあり、ベース基板上部面1502は、ベース基板上部面1502およびベースモールドキャップ1506に取付けられるオフセットパッケージ1508を有する。切離し線1510は、オフセット集積回路パッケージオンパッケージ積層システム1500が最終プロセスステップとして如何に分割されることになるかを示す。
ここで図16を参照して、この発明のさらに別の代替的な実施例におけるオフセット集積回路パッケージオンパッケージ積層システム1600の上面図が示される。オフセット集積回路パッケージオンパッケージ積層システム1600の上面図は、ベース基板上部面1602を示し、ベースモールドキャップ1604はベース基板上部面1602の中央領域にあり、ベース基板上部面1602は、ベース基板上部面1602およびベースモールドキャップ1604に取付けられるオフセットパッケージ1606を有する。ベース基板上部面1602の複数のコピーは、境界を規定する分離スロット1608と結び付けられる。サイドモールドゲート1610は、ベースモールドキャップ1604を形成するために射出プロセス中に使用される。切離し線1612は、オフセット集積回路パッケージオンパッケージ積層システム1600が最終プロセスステップとして如何に分割されることになるかを示す。
ここで図17を参照して、開口を有するベース基板1700の上面図が示される。ベース基板1700の上面図は、ベース基板上部面1702の端縁に隣接したコンタクトパッド1704のアレイを有するベース基板上部面1702を示す。受動構成要素接触部1706のアレイは、ベース基板上部面1702の別の端縁の近くに並べられる。能動構成要素ボンディングパッド1708のアレイは、コンタクトパッド1704のアレイの間に位置決めされる。能動構成要素ボンディングパッド1708は能動構成要素(図示せず)をワイヤボンディングするために使用されてもよく、または能動構成要素ボンディングパッド1708はフリップチップ型の取付けのために使用され得るであろう。切離し線1710も分離経路をしるし、回転対称を示すセクションを分けるように機能する。ベース基板上部面1702上の配置切離し線1710の両側でセクションの中心の周りに90°回転して配置されるので、基板スロット1712は案内線の役割を果たす。斜めに位置する基板スロット1712は、組立プロセス中の応力緩和のためのものであり、切離しのために使用されるわけではない。
ここで図18を参照して、回転対称をしたベース基板アセンブリ1800の上面図が示される。ベース基板アセンブリ1800の上面図は、ベース基板上部面1802に取付けられる任意の受動構成要素1804を有するベース基板上部面1802を示す。集積回路1806はベース基板上部面1802に取付けられ、ボンドワイヤ1810によってボンディングパッド1808に電気的に接続される。コンタクトパッド1812のアレイは、ベース基板上部面1802の端縁に置かれる。任意の受動構成要素1804およびコンタクトパッド1812のアレイの位置を含む配置、セクションの各々の間で、セクションの中心の周りで、90°だけ回転される。この関係は回転対称と称される。
ここで図19を参照して、角度オフセットのある半導体ダイを有するベース基板アセンブリ1900の上面図が示される。ベース基板アセンブリ1900の上面図は、ベース基板上部面1902に取付けられる任意の受動構成要素1904を有するベース基板上部面1902を示す。集積回路1906は、ベース基板上部面1902に取付けられ、ボンドワイヤ1910によってボンディングパッド1908に電気的に接続される。コンタクトパッド1912のアレイはベース基板上部面1902の端縁に置かれる。任意の受動構成要素1904およびコンタクトパッド1912のアレイの位置を含む配置は、隣接するセクション間で、セクションの中心の周りで、90°だけ回転される。この関係は回転対称と称される。この構成により、集積回路1906の各々が、基板のルーティング空間の制約を緩和するように、角度オフセットのある態様で切離し線1914の近くに置かれることが可能になる。
ここで図20を参照して、この発明の実施例におけるオフセット集積回路パッケージオンパッケージ積層システム100を製造するためのオフセット集積回路パッケージオンパッケージ積層システム2000のフロー図が示される。システム2000は、ブロック2002においてベース基板を設けることと、ブロック2004においてコンタクトパッドのアレイをベース基板上に設けることと、ブロック2006において能動構成要素および任意の受動構成要素をベース基板に取付けることと、ブロック2008においてモールドキャップをベース基板に射出することと、ブロック2010においてオフセットパッケージをベース基板およびモールドキャップに取付けることと、ブロック2012においてパッケージオンパッケージをベース基板から切離すこととを含む。
このように、この発明は多くの利点を有することが分かってきた。
原理的な利点は、この発明が印刷回路基板上でさらなる空間を消費することなく集積回路の密度の増加をもたらすことである。
別の利点は、すべての集積回路がパッケージングの前に検査され得るという事実のために、この装置が高い歩留りを生み出すことができることである。
この発明のさらに別の重要な利点は、コストの低減、システムの単純化、および性能の向上という歴史的傾向をこの発明が有益に支持し、要求に応えることである。
この発明のこれらのおよび他の有益な局面は、その結果、技術の状態を少なくとも次のレベルにまで推し進める。
このように、この発明のオフセット集積回路パッケージオンパッケージシステムは、高密度集積回路パッケージングのための重要で、今まで知られておらず、利用できなかった解決策、機能、および機能的な局面を提供することが分かってきた。結果として生じるプロセスおよび構成は、単純明快なものであり、費用対効果が高く、複雑ではなく、非常に汎用性のある効果的なものであり、公知の技術を適合させることによって実現されることができ、したがって、従来の製造プロセスおよび技術と十分に互換性のあるパッケージオンパッケージ装置を効率的および経済的に製造することに容易に適合される。
この発明は具体的な最良の形態に関連して記載されてきたが、多くの代替例、修正例、および変形例が上の記載の観点で当業者に明らかであることが理解されるべきである。したがって、上の記載は、含まれる特許請求の範囲内のすべてのこのような代替例、修正例、および変形例を包含するように意図される。これまで本明細書に記載されたすべての事項、または添付の図面に示されたすべての事項は、例示的および非限定的な意味で解釈されるべきである。
この発明の実施例におけるオフセット集積回路パッケージオンパッケージ積層システムの上面図である。 図1の集積回路パッケージオンパッケージ積層システムのベース基板アセンブリの上面図である。 図2のベース基板アセンブリ上のパッケージ成形装置の断面図である。 切離しの前のベースパッケージの上面図である。 図4のベースパッケージを有するオフセット集積回路パッケージオンパッケージ積層システムの上面図である。 図5のオフセット集積回路パッケージオンパッケージ積層システムの断面図である。 この発明の代替的な実施例における二重のプロファイルのモールドキャップパッケージの上面図である。 図7の二重のプロファイルのモールドキャップの断面図である。 この発明の実施例における、鏡面対称をしたベース基板の上面図である。 図9のベース基板を利用するオフセット集積回路パッケージオンパッケージ積層システムの上面図である。 平行移動対称および鏡面対称が組合せられたベース基板の上面図である。 図11のベース基板を利用するオフセット集積回路パッケージオンパッケージ積層システムの上面図である。 平行移動対称および回転対称が組合せられたベース基板の上面図である。 図13のベース基板を利用するオフセット集積回路パッケージオンパッケージ積層システムの上面図である。 この発明の別の代替的な実施例におけるオフセット集積回路パッケージオンパッケージ積層システムの上面図である。 この発明のさらに別の代替的な実施例におけるオフセット集積回路パッケージオンパッケージ積層システムの上面図である。 開口を有するベース基板の上面図である。 回転対称をしたベース基板アセンブリの上面図である。 角度オフセットのある半導体ダイを有するベース基板アセンブリの上面図である。 この発明の実施例におけるオフセット集積回路パッケージオンパッケージ積層システムを製造するためのオフセット集積回路パッケージオンパッケージ積層システムのフロー図である。
102 ベースパッケージ
104 ディスクリート構成要素
106 モールドキャップ
108 オフセットパッケージ
110 切離し線
112 セクション

Claims (11)

  1. 集積回路パッケージオンパッケージ積層システムを製造する方法であって、
    ベース基板を設けることと、
    コンタクトパッドのアレイを前記ベース基板上に設けることと、
    能動構成要素を前記ベース基板に取付けることと、
    モールドキャップを前記ベース基板の中央部上に形成することと、
    複数の上部パッケージを前記ベース基板の周縁部に沿うように前記ベース基板と前記モールドキャップに取付けることとを含み、前記モールドキャップの上部面の一部であって、前記ベース基板の周縁部側に位置する部分を露出したままにすることを含み、前記方法はさらに、
    上部パッケージ間の前記モールドキャップと前記ベース基板とを切断することでパッケージオンパッケージを切離すことを含む、方法。
  2. 厚みの異なる部分を有するモールドキャップを前記ベース基板上に設けることをさらに含む、請求項1に記載の方法。
  3. 前記上部パッケージと前記モールドキャップの薄肉部との間に隙間充填剤を与えることをさらに含む、請求項1に記載の方法。
  4. 前記上部パッケージと前記ベース基板上のコンタクトパッドの前記アレイとの間にシステム相互接続部を設けることをさらに含む、請求項1に記載の方法。
  5. 前記モールドキャップと前記上部パッケージとの間にオーバーラップ領域を設けることをさらに含む、請求項1に記載の方法。
  6. 前記ベース基板上に厚みの異なる部分を有するモールドキャップを設けることをさらに含み、前記モールドキャップは、外周に薄肉部を含む、請求項1に記載の方法。
  7. 集積回路パッケージオンパッケージ積層システムであって、
    ベース基板と、
    前記ベース基板上のコンタクトパッドのアレイと、
    前記ベース基板上の能動構成要素と、
    前記ベース基板の一方端上のモールドキャップと、
    前記ベース基板の一方端側に位置する前記モールドキャップの上部面を露出させ、前記ベース基板の他方端上および前記モールドキャップ上の上部パッケージとを含
    前記モールドキャップは、厚みの異なる部分を含む、システム。
  8. 前記上部パッケージと前記モールドキャップの薄肉部との間に隙間充填剤をさらに含む、請求項7に記載のシステム。
  9. 前記上部パッケージと前記ベース基板上のコンタクトパッドの前記アレイとの間にシステム相互接続部をさらに含む、請求項7に記載のシステム。
  10. 前記モールドキャップと前記上部パッケージとの間にオーバーラップ領域をさらに含む、請求項7に記載のシステム。
  11. 前記モールドキャップは、厚みの異なる部分を含み、外周に薄肉部を含む、請求項7に記載のシステム。
JP2006136761A 2005-05-16 2006-05-16 オフセット集積回路パッケージオンパッケージ積層システム Active JP5052037B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US59488705P 2005-05-16 2005-05-16
US60/594,887 2005-05-16
US11/383,407 US7746656B2 (en) 2005-05-16 2006-05-15 Offset integrated circuit package-on-package stacking system
US11/383,407 2006-05-15

Publications (3)

Publication Number Publication Date
JP2006324666A JP2006324666A (ja) 2006-11-30
JP2006324666A5 JP2006324666A5 (ja) 2011-07-14
JP5052037B2 true JP5052037B2 (ja) 2012-10-17

Family

ID=37418900

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006136761A Active JP5052037B2 (ja) 2005-05-16 2006-05-16 オフセット集積回路パッケージオンパッケージ積層システム

Country Status (4)

Country Link
US (1) US7746656B2 (ja)
JP (1) JP5052037B2 (ja)
KR (1) KR101130330B1 (ja)
TW (1) TWI381515B (ja)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4828202B2 (ja) * 2005-10-20 2011-11-30 ルネサスエレクトロニクス株式会社 モジュール半導体装置
JP2007116027A (ja) * 2005-10-24 2007-05-10 Elpida Memory Inc 半導体装置の製造方法および半導体装置
US8110899B2 (en) * 2006-12-20 2012-02-07 Intel Corporation Method for incorporating existing silicon die into 3D integrated stack
US8043343B2 (en) * 2007-06-28 2011-10-25 Zimmer Spine, Inc. Stabilization system and method
US7812435B2 (en) * 2007-08-31 2010-10-12 Stats Chippac Ltd. Integrated circuit package-in-package system with side-by-side and offset stacking
US7872340B2 (en) * 2007-08-31 2011-01-18 Stats Chippac Ltd. Integrated circuit package system employing an offset stacked configuration
US7985628B2 (en) * 2007-12-12 2011-07-26 Stats Chippac Ltd. Integrated circuit package system with interconnect lock
US7781261B2 (en) * 2007-12-12 2010-08-24 Stats Chippac Ltd. Integrated circuit package system with offset stacking and anti-flash structure
US8536692B2 (en) * 2007-12-12 2013-09-17 Stats Chippac Ltd. Mountable integrated circuit package system with mountable integrated circuit die
US8084849B2 (en) * 2007-12-12 2011-12-27 Stats Chippac Ltd. Integrated circuit package system with offset stacking
US8067828B2 (en) * 2008-03-11 2011-11-29 Stats Chippac Ltd. System for solder ball inner stacking module connection
US20090243069A1 (en) * 2008-03-26 2009-10-01 Zigmund Ramirez Camacho Integrated circuit package system with redistribution
CN101562952B (zh) * 2008-04-18 2012-04-11 富葵精密组件(深圳)有限公司 线路基板、线路基板的制作方法及电路板的制作方法
KR20100009055A (ko) * 2008-07-17 2010-01-27 삼성전자주식회사 좁은 폭의 쏘우라인을 위한 인쇄회로기판 및 이를 포함하는반도체 패키지
US9293385B2 (en) * 2008-07-30 2016-03-22 Stats Chippac Ltd. RDL patterning with package on package system
US8406004B2 (en) * 2008-12-09 2013-03-26 Stats Chippac Ltd. Integrated circuit packaging system and method of manufacture thereof
US7785925B2 (en) * 2008-12-19 2010-08-31 Stats Chippac Ltd. Integrated circuit packaging system with package stacking and method of manufacture thereof
US7968995B2 (en) * 2009-06-11 2011-06-28 Stats Chippac Ltd. Integrated circuit packaging system with package-on-package and method of manufacture thereof
US8518749B2 (en) 2009-06-22 2013-08-27 Stats Chippac, Ltd. Semiconductor device and method of forming prefabricated heat spreader frame with embedded semiconductor die
US10163877B2 (en) * 2011-11-07 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. System in package process flow
JP5979565B2 (ja) * 2012-04-11 2016-08-24 パナソニックIpマネジメント株式会社 半導体装置
US9029234B2 (en) 2012-05-15 2015-05-12 International Business Machines Corporation Physical design symmetry and integrated circuits enabling three dimentional (3D) yield optimization for wafer to wafer stacking
US9041176B2 (en) 2012-10-08 2015-05-26 Qualcomm Incorporated Hybrid semiconductor module structure
KR20160123890A (ko) 2015-04-17 2016-10-26 에스케이하이닉스 주식회사 검증용 인터포저
JP2017022352A (ja) * 2015-07-15 2017-01-26 富士通株式会社 半導体装置

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5579207A (en) 1994-10-20 1996-11-26 Hughes Electronics Three-dimensional integrated circuit stacking
JPH08222692A (ja) 1995-02-09 1996-08-30 Hitachi Ltd 複合形半導体装置およびその実装構造体並びにその実装方法
US5907903A (en) * 1996-05-24 1999-06-01 International Business Machines Corporation Multi-layer-multi-chip pyramid and circuit board structure and method of forming same
US5748452A (en) 1996-07-23 1998-05-05 International Business Machines Corporation Multi-electronic device package
US5986209A (en) 1997-07-09 1999-11-16 Micron Technology, Inc. Package stack via bottom leaded plastic (BLP) packaging
JP3644662B2 (ja) 1997-10-29 2005-05-11 株式会社ルネサステクノロジ 半導体モジュール
JP2000208698A (ja) 1999-01-18 2000-07-28 Toshiba Corp 半導体装置
US6207474B1 (en) 1998-03-09 2001-03-27 Micron Technology, Inc. Method of forming a stack of packaged memory die and resulting apparatus
US5854507A (en) 1998-07-21 1998-12-29 Hewlett-Packard Company Multiple chip assembly
JP3767246B2 (ja) 1999-05-26 2006-04-19 富士通株式会社 複合モジュール及びプリント回路基板ユニット
JP2001044362A (ja) 1999-07-27 2001-02-16 Mitsubishi Electric Corp 半導体装置の実装構造および実装方法
JP3798597B2 (ja) * 1999-11-30 2006-07-19 富士通株式会社 半導体装置
US6605875B2 (en) 1999-12-30 2003-08-12 Intel Corporation Integrated circuit die having bond pads near adjacent sides to allow stacking of dice without regard to dice size
JP2001267473A (ja) * 2000-03-17 2001-09-28 Hitachi Ltd 半導体装置およびその製造方法
US6731009B1 (en) 2000-03-20 2004-05-04 Cypress Semiconductor Corporation Multi-die assembly
US6518659B1 (en) 2000-05-08 2003-02-11 Amkor Technology, Inc. Stackable package having a cavity and a lid for an electronic device
US6667544B1 (en) 2000-06-30 2003-12-23 Amkor Technology, Inc. Stackable package having clips for fastening package and tool for opening clips
US7423336B2 (en) 2002-04-08 2008-09-09 Micron Technology, Inc. Bond pad rerouting element, rerouted semiconductor devices including the rerouting element, and assemblies including the rerouted semiconductor devices
JP4601892B2 (ja) 2002-07-04 2010-12-22 ラムバス・インコーポレーテッド 半導体装置および半導体チップのバンプ製造方法
US20040021230A1 (en) 2002-08-05 2004-02-05 Macronix International Co., Ltd. Ultra thin stacking packaging device
JP2004071947A (ja) 2002-08-08 2004-03-04 Renesas Technology Corp 半導体装置
KR100480437B1 (ko) * 2002-10-24 2005-04-07 삼성전자주식회사 반도체 칩 패키지 적층 모듈
US6798057B2 (en) 2002-11-05 2004-09-28 Micron Technology, Inc. Thin stacked ball-grid array package
JP4110992B2 (ja) 2003-02-07 2008-07-02 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
JP4408636B2 (ja) 2003-02-28 2010-02-03 三洋電機株式会社 回路装置およびその製造方法
JP4069771B2 (ja) * 2003-03-17 2008-04-02 セイコーエプソン株式会社 半導体装置、電子機器および半導体装置の製造方法
TW576549U (en) 2003-04-04 2004-02-11 Advanced Semiconductor Eng Multi-chip package combining wire-bonding and flip-chip configuration
US6853064B2 (en) * 2003-05-12 2005-02-08 Micron Technology, Inc. Semiconductor component having stacked, encapsulated dice
JP3951966B2 (ja) 2003-05-30 2007-08-01 セイコーエプソン株式会社 半導体装置
JP4324773B2 (ja) 2003-09-24 2009-09-02 セイコーエプソン株式会社 半導体装置の製造方法
US7030469B2 (en) * 2003-09-25 2006-04-18 Freescale Semiconductor, Inc. Method of forming a semiconductor package and structure thereof
JP2005123463A (ja) * 2003-10-17 2005-05-12 Seiko Epson Corp 半導体装置及びその製造方法、半導体装置モジュール、回路基板並びに電子機器
US7095104B2 (en) 2003-11-21 2006-08-22 International Business Machines Corporation Overlap stacking of center bus bonded memory chips for double density and method of manufacturing the same
US7091581B1 (en) * 2004-06-14 2006-08-15 Asat Limited Integrated circuit package and process for fabricating the same
JP2006186136A (ja) * 2004-12-28 2006-07-13 Toshiba Corp 両面部品実装回路基板及びその製造方法
US7312519B2 (en) 2006-01-12 2007-12-25 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
US7420269B2 (en) 2006-04-18 2008-09-02 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
US7535086B2 (en) * 2006-08-03 2009-05-19 Stats Chippac Ltd. Integrated circuit package-on-package stacking system
US7772683B2 (en) 2006-12-09 2010-08-10 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
US7635913B2 (en) 2006-12-09 2009-12-22 Stats Chippac Ltd. Stacked integrated circuit package-in-package system

Also Published As

Publication number Publication date
TW200707700A (en) 2007-02-16
KR101130330B1 (ko) 2012-03-26
US7746656B2 (en) 2010-06-29
TWI381515B (zh) 2013-01-01
KR20060118364A (ko) 2006-11-23
US20060256525A1 (en) 2006-11-16
JP2006324666A (ja) 2006-11-30

Similar Documents

Publication Publication Date Title
JP5052037B2 (ja) オフセット集積回路パッケージオンパッケージ積層システム
JP2006324666A5 (ja)
JP4402074B2 (ja) オフセット集積回路パッケージオンパッケージ積層システムおよびその製造方法
US7388280B2 (en) Package stacking lead frame system
US8232658B2 (en) Stackable integrated circuit package system with multiple interconnect interface
US6861288B2 (en) Stacked semiconductor packages and method for the fabrication thereof
US8541872B2 (en) Integrated circuit package system with package stacking and method of manufacture thereof
TWI499032B (zh) 積體電路層疊封裝件堆疊系統
US8729687B2 (en) Stackable integrated circuit package system
US8633100B2 (en) Method of manufacturing integrated circuit packaging system with support structure
US7915724B2 (en) Integrated circuit packaging system with base structure device
US8247894B2 (en) Integrated circuit package system with step mold recess
US20070001296A1 (en) Bump for overhang device
US8124451B2 (en) Integrated circuit packaging system with interposer
US20110089552A1 (en) Integrated circuit packaging system with package-on-package stacking and method of manufacture thereof
TWI430425B (zh) 採用凸塊技術之積體電路封裝件系統
US20080029867A1 (en) Stackable multi-chip package system
US7656017B2 (en) Integrated circuit package system with thermo-mechanical interlocking substrates
US20090236704A1 (en) Integrated circuit package system with isolated leads
US8847413B2 (en) Integrated circuit package system with leads having multiple sides exposed
US7759783B2 (en) Integrated circuit package system employing thin profile techniques
US20080315406A1 (en) Integrated circuit package system with cavity substrate
US8062934B2 (en) Integrated circuit package system with ground bonds
US8269324B2 (en) Integrated circuit package system with chip on lead

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090428

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090428

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110525

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20110525

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110726

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20110726

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110809

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111108

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20111206

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120405

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20120521

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120703

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120724

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5052037

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150803

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250