JPH08222692A - 複合形半導体装置およびその実装構造体並びにその実装方法 - Google Patents
複合形半導体装置およびその実装構造体並びにその実装方法Info
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- JPH08222692A JPH08222692A JP7044890A JP4489095A JPH08222692A JP H08222692 A JPH08222692 A JP H08222692A JP 7044890 A JP7044890 A JP 7044890A JP 4489095 A JP4489095 A JP 4489095A JP H08222692 A JPH08222692 A JP H08222692A
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
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Abstract
(57)【要約】
【目的】 実装面積の増加を回避しつつ、実装密度を高
め、実装を容易にした半導体装置の実装技術を提供す
る。 【構成】 ２個の半導体装置すなわちアウタリード２２
が樹脂封止体２１の一側面から突出しているシングル・
ライン・パッケージを備えたＳＬＰ・ＩＣ２０とＱＦＰ
・ＩＣ１０とが上下２段に積み重ねられて複合形半導体
装置２が構成されている。この複合形半導体装置２が一
枚の実装基板３０上に電気的かつ機械的に接続された状
態で実装されることにより、実装構造体１が構成されて
いる。 【効果】 ２個の半導体装置が積み重ねられているの
で、高密度実装にもかかわらず、その実装面積は狭小で
ある。また、上段のＳＬＰ・ＩＣのアウタリードはシン
グル・ライン形の構造を有しているため、下段のＱＦＰ
・ＩＣに対する相対的位置を自由に選定でき、実装が容
易である。
め、実装を容易にした半導体装置の実装技術を提供す
る。 【構成】 ２個の半導体装置すなわちアウタリード２２
が樹脂封止体２１の一側面から突出しているシングル・
ライン・パッケージを備えたＳＬＰ・ＩＣ２０とＱＦＰ
・ＩＣ１０とが上下２段に積み重ねられて複合形半導体
装置２が構成されている。この複合形半導体装置２が一
枚の実装基板３０上に電気的かつ機械的に接続された状
態で実装されることにより、実装構造体１が構成されて
いる。 【効果】 ２個の半導体装置が積み重ねられているの
で、高密度実装にもかかわらず、その実装面積は狭小で
ある。また、上段のＳＬＰ・ＩＣのアウタリードはシン
グル・ライン形の構造を有しているため、下段のＱＦＰ
・ＩＣに対する相対的位置を自由に選定でき、実装が容
易である。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の実装技
術、特に、高密度実装を実現する技術に関し、例えば、
表面実装形パッケージを備えている半導体装置の実装に
利用して有効な技術に関する。
術、特に、高密度実装を実現する技術に関し、例えば、
表面実装形パッケージを備えている半導体装置の実装に
利用して有効な技術に関する。
【０００２】
【従来の技術】一般に、表面実装形パッケージを備えて
いる半導体装置を高密度に実装する場合、実装基板の表
面にランド群を高密度に配列しておき、このランド群に
各半導体装置のアウタリード群をそれぞれ電気的に接続
することが行われる。
いる半導体装置を高密度に実装する場合、実装基板の表
面にランド群を高密度に配列しておき、このランド群に
各半導体装置のアウタリード群をそれぞれ電気的に接続
することが行われる。
【０００３】また、半導体集積回路装置（以下、ＩＣと
いう。）を実装基板上に高密度に実装する従来の技術と
して、例えば、特開昭６４−５７７８９号公報に記載さ
れているように、ＩＣを実装した多層フレキシブル基板
をプリント基板上に実装し、この多層フレキシブル基板
にプリント基板における配線パターンの一部を形成して
おく電子部品の実装構造、がある。
いう。）を実装基板上に高密度に実装する従来の技術と
して、例えば、特開昭６４−５７７８９号公報に記載さ
れているように、ＩＣを実装した多層フレキシブル基板
をプリント基板上に実装し、この多層フレキシブル基板
にプリント基板における配線パターンの一部を形成して
おく電子部品の実装構造、がある。
【０００４】しかしながら、このような従来の実装技術
においては、ＩＣが実装基板の表面方向、すなわち、横
方向に配列されるため、より一層高密度に実装しようと
した場合、実装基板の表面積が増大し、実装密度におの
づと限界がある。
においては、ＩＣが実装基板の表面方向、すなわち、横
方向に配列されるため、より一層高密度に実装しようと
した場合、実装基板の表面積が増大し、実装密度におの
づと限界がある。
【０００５】そこで、本出願人は、実装面積の増加を回
避しつつ、実装密度を高めることができる半導体装置の
実装技術を先に提案した（特開平４−２７６６４９号公
報参照）。すなわち、アウタリード群列の左右列間寸法
に相当するリード呼び寸法が互いに異なる複数個の半導
体装置を複数段に積み重ねる実装技術である。
避しつつ、実装密度を高めることができる半導体装置の
実装技術を先に提案した（特開平４−２７６６４９号公
報参照）。すなわち、アウタリード群列の左右列間寸法
に相当するリード呼び寸法が互いに異なる複数個の半導
体装置を複数段に積み重ねる実装技術である。
【０００６】
【発明が解決しようとする課題】しかしながら、上記実
装技術は、複数段の半導体装置を互いに同心的に配列す
るため、各半導体装置のアウタリード位置が一義的に決
定されてしまう。その結果、実装基板上における配線に
自由度がなく、配線位置等を制約される面を有してい
る。
装技術は、複数段の半導体装置を互いに同心的に配列す
るため、各半導体装置のアウタリード位置が一義的に決
定されてしまう。その結果、実装基板上における配線に
自由度がなく、配線位置等を制約される面を有してい
る。
【０００７】本発明の目的は、実装面積の増加を回避し
つつ、実装密度を高めることができるとともに、実装を
容易にした半導体装置の実装技術を提供することにあ
る。
つつ、実装密度を高めることができるとともに、実装を
容易にした半導体装置の実装技術を提供することにあ
る。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、次の通り
である。
発明のうち代表的なものの概要を説明すれば、次の通り
である。
【００１０】すなわち、複数個の半導体装置が複数段に
積み重ねられて構成されている複合形半導体装置におい
て、最下段の半導体装置はパッケージの少なくとも一側
面にアウタリードを突出形成されており、最下段以外の
半導体装置はパッケージの一側面にのみアウタリードを
突出形成されていることを特徴とする。
積み重ねられて構成されている複合形半導体装置におい
て、最下段の半導体装置はパッケージの少なくとも一側
面にアウタリードを突出形成されており、最下段以外の
半導体装置はパッケージの一側面にのみアウタリードを
突出形成されていることを特徴とする。
【００１１】
【作用】前記した手段によれば、複数個の半導体装置が
積み重ねられているため、高密度実装にもかかわらず、
その実装面積は狭小で済む。
積み重ねられているため、高密度実装にもかかわらず、
その実装面積は狭小で済む。
【００１２】そして、最下段以外の半導体装置はパッケ
ージの一側面にのみアウタリードを突出形成されている
ことにより、下段の半導体装置に対する上段の半導体装
置の相対的位置を自由に選定することができる。その結
果、実装基板における配線の引回しの自由度が大きくな
る。このように、前記手段に係る複合形半導体装置によ
れば、半導体装置相互の位置や実装基板における配線位
置の自由度が大きく、実装が容易である。
ージの一側面にのみアウタリードを突出形成されている
ことにより、下段の半導体装置に対する上段の半導体装
置の相対的位置を自由に選定することができる。その結
果、実装基板における配線の引回しの自由度が大きくな
る。このように、前記手段に係る複合形半導体装置によ
れば、半導体装置相互の位置や実装基板における配線位
置の自由度が大きく、実装が容易である。
【００１３】
【実施例】図１は本発明の一実施例である実装構造体を
示しており、（ａ）は分解斜視図、（ｂ）は組立状態の
正面図である。
示しており、（ａ）は分解斜視図、（ｂ）は組立状態の
正面図である。
【００１４】本実施例において、本発明に係る実装構造
体１は、２個の半導体装置が２段に積み重ねられて構成
されている複合形半導体装置２が、一枚の実装基板３０
上に電気的かつ機械的に接続された状態で実装されてい
る。
体１は、２個の半導体装置が２段に積み重ねられて構成
されている複合形半導体装置２が、一枚の実装基板３０
上に電気的かつ機械的に接続された状態で実装されてい
る。
【００１５】下段の半導体装置はクワッド・フラット・
パッケージを備えているＩＣ（以下、ＱＦＰ・ＩＣとい
う。）１０として構成されている。ＱＦＰ・ＩＣ１０は
略正方形の平盤形状に形成されている樹脂封止体１１を
備えており、その樹脂封止体１１における４側面にはガ
ル・ウイング形状に形成されたアウタリード１２が複数
本、直角外向きにそれぞれ突設され、各下端をそれぞれ
揃えられて配列されている。
パッケージを備えているＩＣ（以下、ＱＦＰ・ＩＣとい
う。）１０として構成されている。ＱＦＰ・ＩＣ１０は
略正方形の平盤形状に形成されている樹脂封止体１１を
備えており、その樹脂封止体１１における４側面にはガ
ル・ウイング形状に形成されたアウタリード１２が複数
本、直角外向きにそれぞれ突設され、各下端をそれぞれ
揃えられて配列されている。
【００１６】上段の半導体装置はシングル・ライン・プ
ラスチック・パッケージを備えている低熱抵抗形パワー
ＩＣ（以下、ＳＬＰ・ＩＣという。）２０として構成さ
れている。ＳＬＰ・ＩＣ２０は直方体形状に形成されて
いる樹脂封止体２１を備えており、その樹脂封止体２１
における一側面にはガル・ウイング形状に形成されたア
ウタリード２２が複数本、直角外向きにそれぞれ突設さ
れ、各下端をそれぞれ揃えられて配列されている。ま
た、樹脂封止体２１におけるアウタリード２２群と反対
側の側面には、樹脂封止体２１の底面に露出されている
放熱体２３の一部（機器取付用のヘッダ部）が側方に突
出されている。
ラスチック・パッケージを備えている低熱抵抗形パワー
ＩＣ（以下、ＳＬＰ・ＩＣという。）２０として構成さ
れている。ＳＬＰ・ＩＣ２０は直方体形状に形成されて
いる樹脂封止体２１を備えており、その樹脂封止体２１
における一側面にはガル・ウイング形状に形成されたア
ウタリード２２が複数本、直角外向きにそれぞれ突設さ
れ、各下端をそれぞれ揃えられて配列されている。ま
た、樹脂封止体２１におけるアウタリード２２群と反対
側の側面には、樹脂封止体２１の底面に露出されている
放熱体２３の一部（機器取付用のヘッダ部）が側方に突
出されている。
【００１７】そして、ＳＬＰ・ＩＣ２０はＱＦＰ・ＩＣ
１０における樹脂封止体１１の上面の一端辺部に、アウ
タリード２２側の側面がＱＦＰ・ＩＣ１０の一側面と略
面一になるようにして配されており、平面から見てアウ
タリード２２の接地部はＱＦＰ・ＩＣ１０のアウタリー
ド１２の接地部よりも外側に配置されている。
１０における樹脂封止体１１の上面の一端辺部に、アウ
タリード２２側の側面がＱＦＰ・ＩＣ１０の一側面と略
面一になるようにして配されており、平面から見てアウ
タリード２２の接地部はＱＦＰ・ＩＣ１０のアウタリー
ド１２の接地部よりも外側に配置されている。
【００１８】他方、複合形半導体装置２が実装される実
装基板３０はガラスエポキシ樹脂等の絶縁材料が用いら
れて、長方形の平板形状に形成されている基板本体３１
を備えており、この基板本体３１の一主面には基板端子
群としての第１ランド３２群および第２ランド３３群
が、ＱＦＰ・ＩＣ１０のアウタリード１２群およびＳＬ
Ｐ・ＩＣ２０のアウタリード２２群にそれぞれ対応する
ように配列されて形成されている。そして、実装基板３
０の本体３１には電気配線（図示せず）が所定の要求を
満足し得るように適宜配線されており、これら電気配線
は各第１ランド３２および各第２ランド３３にそれぞれ
電気的に接続されている。
装基板３０はガラスエポキシ樹脂等の絶縁材料が用いら
れて、長方形の平板形状に形成されている基板本体３１
を備えており、この基板本体３１の一主面には基板端子
群としての第１ランド３２群および第２ランド３３群
が、ＱＦＰ・ＩＣ１０のアウタリード１２群およびＳＬ
Ｐ・ＩＣ２０のアウタリード２２群にそれぞれ対応する
ように配列されて形成されている。そして、実装基板３
０の本体３１には電気配線（図示せず）が所定の要求を
満足し得るように適宜配線されており、これら電気配線
は各第１ランド３２および各第２ランド３３にそれぞれ
電気的に接続されている。
【００１９】次に、本発明の一実施例である実装方法を
ＱＦＰ・ＩＣ１０およびＳＬＰ・ＩＣ２０からなる複合
形半導体装置２が前記構成にかかる実装基板３０上に実
装される場合について説明する。
ＱＦＰ・ＩＣ１０およびＳＬＰ・ＩＣ２０からなる複合
形半導体装置２が前記構成にかかる実装基板３０上に実
装される場合について説明する。
【００２０】前記のように構成された実装基板３０上に
複合形半導体装置２が実装されるに際して、まず、ＱＦ
Ｐ・ＩＣ１０が実装基板３０の本体３１の上に、各アウ
タリード１２の接地部を実装基板３０の各第１ランド３
２にそれぞれ接触するように配されて載置される。この
とき、各第１ランド３２にはクリームはんだ（図示せ
ず）がスクリーン印刷法等によりそれぞれ塗布されてお
り、このクリームはんだの粘性によって、ＱＦＰ・ＩＣ
１０は第１ランド３２群に位置決めされた状態になる。
複合形半導体装置２が実装されるに際して、まず、ＱＦ
Ｐ・ＩＣ１０が実装基板３０の本体３１の上に、各アウ
タリード１２の接地部を実装基板３０の各第１ランド３
２にそれぞれ接触するように配されて載置される。この
とき、各第１ランド３２にはクリームはんだ（図示せ
ず）がスクリーン印刷法等によりそれぞれ塗布されてお
り、このクリームはんだの粘性によって、ＱＦＰ・ＩＣ
１０は第１ランド３２群に位置決めされた状態になる。
【００２１】続いて、ＳＬＰ・ＩＣ２０が実装基板３０
に載置されたＱＦＰ・ＩＣ１０の上に、各アウタリード
２２の接地部が実装基板３０の各第２ランド３３にそれ
ぞれ接触するように配されて載置される。このとき、各
第２ランド３３にはクリームはんだ（図示せず）がスク
リーン印刷法等によりそれぞれ塗布されており、このク
リームはんだの粘性によってＳＬＰ・ＩＣ２０は第２ラ
ンド３３群に位置決めされた状態になる。
に載置されたＱＦＰ・ＩＣ１０の上に、各アウタリード
２２の接地部が実装基板３０の各第２ランド３３にそれ
ぞれ接触するように配されて載置される。このとき、各
第２ランド３３にはクリームはんだ（図示せず）がスク
リーン印刷法等によりそれぞれ塗布されており、このク
リームはんだの粘性によってＳＬＰ・ＩＣ２０は第２ラ
ンド３３群に位置決めされた状態になる。
【００２２】その後、ＱＦＰ・ＩＣ１０とＳＬＰ・ＩＣ
２０の実装基板３０に対するセット状態が維持されたま
ま、ベーパリフローや温風リフロー等の適当なはんだ付
け処理が施される。このはんだ付け処理により、各ラン
ド３２、３３にそれぞれ予め塗布されているクリームは
んだが加熱溶融された後に固化すると、各アウタリード
１２、２２と各ランド３２、３３とがそれぞれはんだ付
けされるため、ＱＦＰ・ＩＣ１０とＳＬＰ・ＩＣ２０は
実装基板３０に電気的かつ機械的に接続された状態で、
実装されることになる。
２０の実装基板３０に対するセット状態が維持されたま
ま、ベーパリフローや温風リフロー等の適当なはんだ付
け処理が施される。このはんだ付け処理により、各ラン
ド３２、３３にそれぞれ予め塗布されているクリームは
んだが加熱溶融された後に固化すると、各アウタリード
１２、２２と各ランド３２、３３とがそれぞれはんだ付
けされるため、ＱＦＰ・ＩＣ１０とＳＬＰ・ＩＣ２０は
実装基板３０に電気的かつ機械的に接続された状態で、
実装されることになる。
【００２３】このＱＦＰ・ＩＣ１０とＳＬＰ・ＩＣ２０
が実装基板３０に実装された状態は、ＱＦＰ・ＩＣ１０
の上にＳＬＰ・ＩＣ２０が積み重ねられた状態になって
いる。そして、この２段積み重ね状態は、実装基板３０
を介して互いに電気的かつ機械的に一体化された状態で
あり、１個の複合形半導体装置２が実質的に構成された
状態になっている。
が実装基板３０に実装された状態は、ＱＦＰ・ＩＣ１０
の上にＳＬＰ・ＩＣ２０が積み重ねられた状態になって
いる。そして、この２段積み重ね状態は、実装基板３０
を介して互いに電気的かつ機械的に一体化された状態で
あり、１個の複合形半導体装置２が実質的に構成された
状態になっている。
【００２４】以上の実装方法によって製造された実装構
造体１は、複合形半導体装置２が実装基板３０に各アウ
タリード１２、２２が各ランド３２、３３にそれぞれ電
気的かつ機械的に接続された状態で実装されて構成され
ている。そして、この実装構造体１において、複合形半
導体装置２はＱＦＰ・ＩＣ１０とＳＬＰ・ＩＣ２０と
が、同一の実装基板３０の電気配線を通じて互いに連携
または独立して作動することになる。
造体１は、複合形半導体装置２が実装基板３０に各アウ
タリード１２、２２が各ランド３２、３３にそれぞれ電
気的かつ機械的に接続された状態で実装されて構成され
ている。そして、この実装構造体１において、複合形半
導体装置２はＱＦＰ・ＩＣ１０とＳＬＰ・ＩＣ２０と
が、同一の実装基板３０の電気配線を通じて互いに連携
または独立して作動することになる。
【００２５】前記実施例によれば次の効果が得られる。 ＱＦＰ・ＩＣの上にＳＬＰ・ＩＣを積み重ねて複合
形半導体装置を構成し、この複合形半導体装置を同一の
実装基板に実装して実装構造体を構成することにより、
アウタリード群の存在面積を増加させることなく、アウ
タリードの単位面積当りの本数を増加させることができ
るため、実装面積を増加させることなく、実装構造体の
集積密度を高めることができる。
形半導体装置を構成し、この複合形半導体装置を同一の
実装基板に実装して実装構造体を構成することにより、
アウタリード群の存在面積を増加させることなく、アウ
タリードの単位面積当りの本数を増加させることができ
るため、実装面積を増加させることなく、実装構造体の
集積密度を高めることができる。
【００２６】 ＱＦＰ・ＩＣとＳＬＰ・ＩＣとを積み
重ねて実装構造体の集積密度を増加させることにより、
実装基板の表面面積の増大を抑制することができるた
め、実装基板の小型軽量化等を促進することができると
ともに、実装基板自体の配線密度を高めることができ
る。
重ねて実装構造体の集積密度を増加させることにより、
実装基板の表面面積の増大を抑制することができるた
め、実装基板の小型軽量化等を促進することができると
ともに、実装基板自体の配線密度を高めることができ
る。
【００２７】 ＱＦＰ・ＩＣとＳＬＰ・ＩＣとを実装
基板上に複数段に積み重ねた状態で、一括にリフローは
んだ付け処理することにより、はんだ付け工数の増加を
抑制することができるため、実装作業性の低下を防止す
ることができる。
基板上に複数段に積み重ねた状態で、一括にリフローは
んだ付け処理することにより、はんだ付け工数の増加を
抑制することができるため、実装作業性の低下を防止す
ることができる。
【００２８】 上段のＳＬＰ・ＩＣはアウタリードが
一側面にのみ突出形成されているため、下段のＱＦＰ・
ＩＣに対する上段のＳＬＰ・ＩＣの相対的位置を自由に
選定することができる。
一側面にのみ突出形成されているため、下段のＱＦＰ・
ＩＣに対する上段のＳＬＰ・ＩＣの相対的位置を自由に
選定することができる。
【００２９】 上記により、実装基板に形成する配
線の引回しの自由度が大きくなるため、高密度実装がよ
り一層容易になる。
線の引回しの自由度が大きくなるため、高密度実装がよ
り一層容易になる。
【００３０】 上記とにより、電子部品を後付け
し易くなるため、バージョンアップやオプション機能の
追加等を容易に行うことができる。例えば、既存のシン
グル・インライン・パッケージを備えたメモリーＩＣを
使用して、メモリーの増設を簡単に行える。
し易くなるため、バージョンアップやオプション機能の
追加等を容易に行うことができる。例えば、既存のシン
グル・インライン・パッケージを備えたメモリーＩＣを
使用して、メモリーの増設を簡単に行える。
【００３１】 上記により、上段の電子部品はＩＣ
でなくともよく、トランジスタ等の電子部品が混成され
た複合形半導体装置を提供することができる。特に、パ
ワーＩＣやパワートランジスタ等を有効に活用すること
ができる。
でなくともよく、トランジスタ等の電子部品が混成され
た複合形半導体装置を提供することができる。特に、パ
ワーＩＣやパワートランジスタ等を有効に活用すること
ができる。
【００３２】図２は本発明の実施例２を示す。本実施例
２が上記実施例１と異なる点は、複合形半導体装置２が
クワッド・フラット・Ｉリーディッド・パッケージを備
えているＩＣ（以下、ＱＦＩ・ＩＣという。）１０Ａ
と、シングル・インライン・パッケージを備えているＩ
Ｃ（以下、ＳＩＰ・ＩＣ）２０Ａとから構成されている
点にある。すなわち、ＱＦＩ・ＩＣ１０ＡおよびＳＩＰ
・ＩＣ２０Ａにおける各アウタリード１２Ａ、２２Ａは
インライン形にそれぞれ形成されている。そして、ＱＦ
Ｉ・ＩＣ１０ＡとＳＩＰ・ＩＣ２０Ａはインライン形の
各アウタリード１２Ａ、２２Ａが、実装基板３０に形成
されている基板端子としての各スルーホール導体３４、
３６のスルーホール３５、３７にそれぞれ挿入されては
んだ付けされた状態で、実装基板３０に実装されてい
る。
２が上記実施例１と異なる点は、複合形半導体装置２が
クワッド・フラット・Ｉリーディッド・パッケージを備
えているＩＣ（以下、ＱＦＩ・ＩＣという。）１０Ａ
と、シングル・インライン・パッケージを備えているＩ
Ｃ（以下、ＳＩＰ・ＩＣ）２０Ａとから構成されている
点にある。すなわち、ＱＦＩ・ＩＣ１０ＡおよびＳＩＰ
・ＩＣ２０Ａにおける各アウタリード１２Ａ、２２Ａは
インライン形にそれぞれ形成されている。そして、ＱＦ
Ｉ・ＩＣ１０ＡとＳＩＰ・ＩＣ２０Ａはインライン形の
各アウタリード１２Ａ、２２Ａが、実装基板３０に形成
されている基板端子としての各スルーホール導体３４、
３６のスルーホール３５、３７にそれぞれ挿入されては
んだ付けされた状態で、実装基板３０に実装されてい
る。
【００３３】図３は本発明の実施例３を示す。本実施例
３が上記実施例１と異なる点は、ＱＦＰ・ＩＣ１０とＳ
ＬＰ・ＩＣ２０Ｂとからなる複合形半導体装置２におい
て、ＳＬＰ・ＩＣ２０Ｂのアウタリード２２群が、接地
部を除いて、樹脂封止体２１に一体の補強用樹脂封止体
２１Ｂによって余分に樹脂封止されて補強されている点
にある。
３が上記実施例１と異なる点は、ＱＦＰ・ＩＣ１０とＳ
ＬＰ・ＩＣ２０Ｂとからなる複合形半導体装置２におい
て、ＳＬＰ・ＩＣ２０Ｂのアウタリード２２群が、接地
部を除いて、樹脂封止体２１に一体の補強用樹脂封止体
２１Ｂによって余分に樹脂封止されて補強されている点
にある。
【００３４】本実施例３によれば、上段に配されるＳＬ
Ｐ・ＩＣ２０Ｂのアウタリード２２の長さが長くなって
も、補強用樹脂封止体２１Ｂで補強されるため、アウタ
リード２２が折れ曲がる等の不具合を防止することがで
きる。
Ｐ・ＩＣ２０Ｂのアウタリード２２の長さが長くなって
も、補強用樹脂封止体２１Ｂで補強されるため、アウタ
リード２２が折れ曲がる等の不具合を防止することがで
きる。
【００３５】図４は本発明の実施例４を示す。本実施例
４が上記実施例１と異なる点は、ＱＦＰ・ＩＣ１０とＳ
ＬＰ・ＩＣ２０とからなる複合形半導体装置２におい
て、上段のＳＬＰ・ＩＣ２０が下段のＱＦＰ・ＩＣ１０
よりも平面から見た面積が大きい点にある。このように
下段のＱＦＰ・ＩＣ１０に上段のＳＬＰ・ＩＣ２０をオ
ーバーハングさせることにより、積み重ねるＩＣ同士に
ついての選定の自由度を大幅に高めることができる。
４が上記実施例１と異なる点は、ＱＦＰ・ＩＣ１０とＳ
ＬＰ・ＩＣ２０とからなる複合形半導体装置２におい
て、上段のＳＬＰ・ＩＣ２０が下段のＱＦＰ・ＩＣ１０
よりも平面から見た面積が大きい点にある。このように
下段のＱＦＰ・ＩＣ１０に上段のＳＬＰ・ＩＣ２０をオ
ーバーハングさせることにより、積み重ねるＩＣ同士に
ついての選定の自由度を大幅に高めることができる。
【００３６】図５は本発明の実施例５を示す。本実施例
５が上記実施例１と異なる点は、ＱＦＰ・ＩＣ１０とＳ
ＬＰ・ＩＣ２０とからなる複合形半導体装置２におい
て、ＳＬＰ・ＩＣ２０がその放熱体２３を上側に配され
るようにしてＱＦＰ・ＩＣ１０上に積み重ねられてお
り、さらに放熱体２３上に放熱用ヒートシンク２４が接
合されている点にある。
５が上記実施例１と異なる点は、ＱＦＰ・ＩＣ１０とＳ
ＬＰ・ＩＣ２０とからなる複合形半導体装置２におい
て、ＳＬＰ・ＩＣ２０がその放熱体２３を上側に配され
るようにしてＱＦＰ・ＩＣ１０上に積み重ねられてお
り、さらに放熱体２３上に放熱用ヒートシンク２４が接
合されている点にある。
【００３７】このようにすれば、ＳＬＰ・ＩＣ２０とし
て低熱抵抗形のパワーＩＣが選定された場合において、
その放熱性をより一層優れたものにできる。
て低熱抵抗形のパワーＩＣが選定された場合において、
その放熱性をより一層優れたものにできる。
【００３８】図６は本発明の実施例６を示す。本実施例
６が上記実施例１と異なる点は、複合形半導体装置２に
おいて、インライン形のアウタリード２２Ａを備えてい
るＳＩＰ・ＩＣ２０Ａが使用されており、インライン形
のアウタリード２２Ａが実装基板３０に水平に実装され
ている点にある。すなわち、実装基板３０の本体３１上
には垂直基板３８が立設されており、この垂直基板３８
には基板端子としてのスルーホール導体３９群がＳＩＰ
・ＩＣ２０Ａにおけるアウタリード２２群に対応して形
成されている。
６が上記実施例１と異なる点は、複合形半導体装置２に
おいて、インライン形のアウタリード２２Ａを備えてい
るＳＩＰ・ＩＣ２０Ａが使用されており、インライン形
のアウタリード２２Ａが実装基板３０に水平に実装され
ている点にある。すなわち、実装基板３０の本体３１上
には垂直基板３８が立設されており、この垂直基板３８
には基板端子としてのスルーホール導体３９群がＳＩＰ
・ＩＣ２０Ａにおけるアウタリード２２群に対応して形
成されている。
【００３９】つまり、この実装構造体１において、ＱＦ
Ｐ・ＩＣ１０はアウトライン形の各アウタリード１２が
実装基板３０に形成されている各ランド３２にそれぞれ
電気的かつ機械的に接続された状態で実装基板３０に実
装されている。他方、ＳＬＰ・ＩＣ２０はインライン形
の各アウタリード２２Ａが、垂直基板３８に形成されて
いる基板端子としての各スルーホール導体３９のスルー
ホール４０にそれぞれ挿入されてはんだ付けされた状態
で、垂直基板３８に実装されている。
Ｐ・ＩＣ１０はアウトライン形の各アウタリード１２が
実装基板３０に形成されている各ランド３２にそれぞれ
電気的かつ機械的に接続された状態で実装基板３０に実
装されている。他方、ＳＬＰ・ＩＣ２０はインライン形
の各アウタリード２２Ａが、垂直基板３８に形成されて
いる基板端子としての各スルーホール導体３９のスルー
ホール４０にそれぞれ挿入されてはんだ付けされた状態
で、垂直基板３８に実装されている。
【００４０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
【００４１】例えば、前記実施例においては、実装作業
時に、実装基板の上にＱＦＰ・ＩＣとＳＬＰ・ＩＣとを
順次、載置していった場合について説明したが、予め、
ＱＦＰ・ＩＣとＳＬＰ・ＩＣを積み重ねて接着法等によ
り一体の複合形半導体装置に組み上げておき、この一体
化された複合形半導体装置を各アウタリード群を各基板
端子群にそれぞれ整合させて実装基板の上に実装するよ
うにしてもよい。
時に、実装基板の上にＱＦＰ・ＩＣとＳＬＰ・ＩＣとを
順次、載置していった場合について説明したが、予め、
ＱＦＰ・ＩＣとＳＬＰ・ＩＣを積み重ねて接着法等によ
り一体の複合形半導体装置に組み上げておき、この一体
化された複合形半導体装置を各アウタリード群を各基板
端子群にそれぞれ整合させて実装基板の上に実装するよ
うにしてもよい。
【００４２】積み上げる半導体装置の段数は２段に限ら
ないし、上段の半導体装置の数は１個に限らず、２個、
３個または４個であってもよい。
ないし、上段の半導体装置の数は１個に限らず、２個、
３個または４個であってもよい。
【００４３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＩＣに
適用した場合について説明したが、それに限定されるも
のではなく、混成ＩＣや受動素子および能動素子からな
るモジュール等の実装体技術全般に適用することができ
る。
なされた発明をその背景となった利用分野であるＩＣに
適用した場合について説明したが、それに限定されるも
のではなく、混成ＩＣや受動素子および能動素子からな
るモジュール等の実装体技術全般に適用することができ
る。
【００４４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、次
の通りである。
的なものによって得られる効果を簡単に説明すれば、次
の通りである。
【００４５】複数個の半導体装置が複数段に積み重ねら
れて構成されている複合形半導体装置において、最下段
の半導体装置はパッケージの少なくとも一側面にアウタ
リードを突出形成されており、最下段以外の半導体装置
はパッケージの一側面にのみアウタリードを突出形成さ
れていることにより、実装面積の増加を回避しつつ、実
装密度を高めることができるとともに、実装を容易にで
きる。
れて構成されている複合形半導体装置において、最下段
の半導体装置はパッケージの少なくとも一側面にアウタ
リードを突出形成されており、最下段以外の半導体装置
はパッケージの一側面にのみアウタリードを突出形成さ
れていることにより、実装面積の増加を回避しつつ、実
装密度を高めることができるとともに、実装を容易にで
きる。
【図１】本発明の一実施例である実装構造体を示してお
り（ａ）は分解斜視図、（ｂ）は組立状態の正面図であ
る。
り（ａ）は分解斜視図、（ｂ）は組立状態の正面図であ
る。
【図２】本発明の実施例２である実装構造体を示す一部
断面正面図である。
断面正面図である。
【図３】本発明の実施例３である実装構造体を示す正面
図である。
図である。
【図４】本発明の実施例４である実装構造体を示す正面
図である。
図である。
【図５】本発明の実施例５である実装構造体を示す正面
図である。
図である。
【図６】本発明の実施例６である実装構造体を示す一部
断面正面図である。
断面正面図である。
１…実装構造体、２…複合形半導体装置、１０…ＱＦＰ
・ＩＣ、１０Ａ…ＱＦＩ・ＩＣ、１１…樹脂封止体、１
２…アウタリード、１２Ａ、２２Ａ…インライン形のア
ウタリード、２０…ＳＬＰ・ＩＣ、２０Ａ…ＳＩＰ・Ｉ
Ｃ、２０Ｂ…補強用樹脂封止体を備えているＳＬＰ・Ｉ
Ｃ、２１…樹脂封止体、２１Ｂ…補強用樹脂封止体、２
２…アウタリード、２３…放熱体、２４…放熱用ヒート
シンク、３０…実装基板、３１…基板本体、３２…第１
ランド、３３…第２ランド、３４、３６…スルーホール
導体、３５、３７…スルーホール、３８…垂直基板、３
９…スルーホール導体、４０…スルーホール。
・ＩＣ、１０Ａ…ＱＦＩ・ＩＣ、１１…樹脂封止体、１
２…アウタリード、１２Ａ、２２Ａ…インライン形のア
ウタリード、２０…ＳＬＰ・ＩＣ、２０Ａ…ＳＩＰ・Ｉ
Ｃ、２０Ｂ…補強用樹脂封止体を備えているＳＬＰ・Ｉ
Ｃ、２１…樹脂封止体、２１Ｂ…補強用樹脂封止体、２
２…アウタリード、２３…放熱体、２４…放熱用ヒート
シンク、３０…実装基板、３１…基板本体、３２…第１
ランド、３３…第２ランド、３４、３６…スルーホール
導体、３５、３７…スルーホール、３８…垂直基板、３
９…スルーホール導体、４０…スルーホール。
Claims (3)
- 【請求項１】 複数個の半導体装置が複数段に積み重ね
られて構成されている複合形半導体装置において、 最下段の半導体装置はパッケージの少なくとも一側面に
アウタリードを突出形成されており、最下段以外の半導
体装置はパッケージの一側面にのみアウタリードを突出
形成されていることを特徴とする複合形半導体装置。 - 【請求項２】 請求項１記載の複合形半導体装置が、同
一の実装基板上に実装されていることを特徴とする実装
構造体。 - 【請求項３】 請求項１記載の複合形半導体装置を実装
基板上に配置して、前記複合形半導体装置における各ア
ウタリードを前記実装基板上に形成されている各基板端
子にそれぞれ当接させ、前記各アウタリードを前記各基
板端子に一括してはんだ付け処理することを特徴とする
実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7044890A JPH08222692A (ja) | 1995-02-09 | 1995-02-09 | 複合形半導体装置およびその実装構造体並びにその実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7044890A JPH08222692A (ja) | 1995-02-09 | 1995-02-09 | 複合形半導体装置およびその実装構造体並びにその実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08222692A true JPH08222692A (ja) | 1996-08-30 |
Family
ID=12704088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7044890A Withdrawn JPH08222692A (ja) | 1995-02-09 | 1995-02-09 | 複合形半導体装置およびその実装構造体並びにその実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08222692A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006324666A (ja) * | 2005-05-16 | 2006-11-30 | Stats Chippac Ltd | オフセット集積回路パッケージオンパッケージ積層システム |
| US8163600B2 (en) | 2006-12-28 | 2012-04-24 | Stats Chippac Ltd. | Bridge stack integrated circuit package-on-package system |
| JP2014154648A (ja) * | 2013-02-07 | 2014-08-25 | Panasonic Corp | 半導体装置および電子回路装置、圧縮機 |
| JP2016189487A (ja) * | 2013-06-28 | 2016-11-04 | 株式会社デンソー | 電子装置 |
-
1995
- 1995-02-09 JP JP7044890A patent/JPH08222692A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006324666A (ja) * | 2005-05-16 | 2006-11-30 | Stats Chippac Ltd | オフセット集積回路パッケージオンパッケージ積層システム |
| US7746656B2 (en) | 2005-05-16 | 2010-06-29 | Stats Chippac Ltd. | Offset integrated circuit package-on-package stacking system |
| US8163600B2 (en) | 2006-12-28 | 2012-04-24 | Stats Chippac Ltd. | Bridge stack integrated circuit package-on-package system |
| JP2014154648A (ja) * | 2013-02-07 | 2014-08-25 | Panasonic Corp | 半導体装置および電子回路装置、圧縮機 |
| JP2016189487A (ja) * | 2013-06-28 | 2016-11-04 | 株式会社デンソー | 電子装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020507 |