JPH04276649A - 複合形半導体装置およびその実装構造体並びにその実装方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の実装技術
、特に、高密度実装を実現する技術に関し、例えば、表
面実装形パッケージを備えている半導体集積回路装置（
以下、ＩＣという。）の実装に利用して有効なものに関
する。

【０００２】

【従来の技術】一般に、表面実装形パッケージを備えて
いるＩＣを高密度に実装する場合、実装基板の表面にラ
ンド群を高密度に配列しておき、このランド群に各ＩＣ
のアウタリード群をそれぞれ電気的に接続することが行
われる。

【０００３】また、ＩＣを実装基板上に高密度に実装す
る従来の技術として、例えば、特開昭６４−５７７８９
号公報に記載されているように、ＩＣを実装した多層フ
レキシブル基板をプリント基板上に実装し、この多層フ
レキシブル基板にプリント基板における配線パターンの
一部を形成しておく電子部品の実装構造、がある。

【０００４】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の実装技術においては、ＩＣが実装基板の表面
方向、すなわち、横方向に配列されるため、より一層高
密度に実装しようとした場合、実装基板の表面積が増大
し、実装密度におのづと、限界がある。

【０００５】本発明の目的は、実装面積の増加を回避し
つつ、実装密度を高めることができる半導体装置の実装
技術を提供することにある。

【０００６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、次の通り
である。

【０００８】すなわち、複合形半導体装置が、アウタリ
ード群列のリード呼び寸法が互いに異なる複数個の単体
半導体装置が、複数段に積み重ねられているとともに、
各単体半導体装置におけるアウタリードが互いに同一方
向を向くようにそれぞれ配列されて構成されていること
を特徴とする。

【０００９】

【作用】前記手段にかかる複合形半導体装置は実装基板
に実装される際、呼び寸法が互いに異なる複数列の基板
端子群が形成された実装基板上に、各アウタリードが各
基板端子にそれぞれ電気的に接続されて、実装される。

【００１０】この複合形半導体装置の実装構造体によれ
ば、複合形半導体装置は複数個の単体半導体装置が積み
重ねられて成るため、高密度実装にもかかわらず、その
実装面積は狭小で済む。

【００１１】

【実施例】図１は本発明の一実施例である実装構造体を
示す正面図、図２はその分解斜視図、である。

【００１２】本実施例において、本発明に係る実装構造
体１は複合形半導体装置２が一枚の実装基板３上に電気
的かつ機械的に接続された状態で実装されている。本発
明の一実施例であるこの複合形半導体装置２は大中小の
３個の単体半導体装置を備えている。そして、本実施例
において、３個の単体半導体装置はいずれも、樹脂封止
形のティン・スモール・アウトライン・パッケージを備
えているＩＣ（以下、ＴＳＯＰ・ＩＣという。）の形態
に構成されている。

【００１３】すなわち、小形の第１ＴＳＯＰ・ＩＣ１０
は長方形の薄板形状に形成されている小形樹脂封止パッ
ケージ１１を備えており、そのパッケージ１１における
左右の両側面（前後左右は第１図による。以下、同じ。 ）にはガル・ウイング（Ｇｕｌｌ　　ｗｉｎｇ）形状に
形成されたアウタリード１２が複数本、直角外向きにそ
れぞれ突設され、各下端をそれぞれ揃えられて長さ方向
にそれぞれ整列されている。そして、この第１ＴＳＯＰ
・ＩＣ１０におけるアウタリード１２群の左右列間寸法
に相当する第１リード呼び寸法１３が、後記する中形の
第２ＴＳＯＰ・ＩＣの第２リード呼び寸法よりも小さく
なるように、パッケージ１１の大きさおよびアウタリー
ド１２の長さや形状がそれぞれ設定されている。

【００１４】同様に、中形の第２ＴＳＯＰ・ＩＣ２０は
長方形の薄板形状に形成されている中形樹脂封止パッケ
ージ２１を備えており、そのパッケージ２１における左
右の両側面にはガル・ウイング形状に形成されたアウタ
リード２２が複数本、直角外向きにそれぞれ突設され、
各下端をそれぞれ揃えられて長さ方向にそれぞれ整列さ
れている。そして、この中形の第２ＴＳＯＰ・ＩＣ２０
におけるアウタリード２２群の左右列間寸法に相当する
第２リード呼び寸法２３が、前記第１ＴＳＯＰ・ＩＣ１
０のリード呼び寸法１３よりも大きく、かつ、後記する
第３ＴＳＯＰ・ＩＣの第３リード呼び寸法よりも小さく
なるように、パッケージ２１の大きさおよびアウタリー
ド２２の長さや形状がそれぞれ設定されている。また、
第２ＴＳＯＰ・ＩＣ２０の第２アウタリード２３の高さ
は第１ＴＳＯＰ・ＩＣ１０を、中形パッケージ２２の下
面が小形パッケージ１２の上面に接した状態で跨ぐよう
に第１アウタリード１２よりも長く形成されている。

【００１５】さらに、大形の第３ＴＳＯＰ・ＩＣ３０は
長方形の薄板形状に形成されている大形樹脂封止パッケ
ージ３１を備えており、そのパッケージ３１における左
右の両側面にはガル・ウイング形状に形成されたアウタ
リード３２が複数本、直角外向きにそれぞれ突設され、
各下端をそれぞれ揃えられて長さ方向にそれぞれ整列さ
れている。そして、この第３ＴＳＯＰ・ＩＣ３０におけ
る第３リード呼び寸法３３が、第２ＴＳＯＰ・ＩＣ１０
のリード呼び寸法２３よりも大きくなるように、パッケ
ージ３１の大きさおよびアウタリード３２の長さや形状
がそれぞれ設定されている。また、第３ＴＳＯＰ・ＩＣ
３０の第３アウタリード３３の高さは第２ＴＳＯＰ・Ｉ
Ｃ２０を、大形パッケージ３２の下面が中形パッケージ
２２の上面に接した状態で跨ぐように第２アウタリード
２２よりもさらに長く形成されている。

【００１６】他方、複合形半導体装置が実装される実装
基板３はガラスエポキシ樹脂等の絶縁材料が用いられて
、長方形の平板形状に形成されている基板本体４０を備
えており、この基板本体４０の一主面には基板端子群と
しての第１ランド群４１、第２ランド群４２および第３
ランド群４３がそれぞれ２列宛に整列されて、第１ＴＳ
ＯＰ・ＩＣ１０のアウタリード１２群、第２ＴＳＯＰ・
ＩＣ２０のアウタリード２２群および第３ＴＳＯＰ・Ｉ
Ｃ３０のアウタリード３２群にそれぞれ対応するように
形成されている。すなわち、第１ランド群４１の左右列
間寸法に相当する第１ランド呼び寸法４４は小形の第１
ＴＳＯＰ・ＩＣ１０における第１リード呼び寸法１３と
等しく、第２ランド群４２における第２ランド呼び寸法
４５は中形の第２ＴＳＯＰ・ＩＣ２０における第２リー
ド呼び寸法２３と等しく、第３ランド群４３における第
３ランド寸法４６は大形の第３ＴＳＯＰ・ＩＣ３０にお
ける第３リード呼び寸法３３と等しく、それぞれ設定さ
れている。また、各ランド群４１、４２、４３の各列に
おけるランド間ピッチは各アウタリード１２、２２、３
２におけるリード間ピッチと等しく設定されている。

【００１７】そして、実装基板３の本体４０には電気配
線（図示せず）が所定の要求を満足し得るように適宜配
線されており、これら電気配線は第１、第２および第３
ランド群４１、４２、４３の各ランドにそれぞれ電気的
に接続されている。

【００１８】次に、本発明の一実施例である実装方法を
第１、第２、第３ＴＳＯＰ・ＩＣから成る複合形半導体
装置２が前記構成にかかる実装基板３上に実装される場
合について説明する。

【００１９】前記のように構成された実装基板３上に複
合形半導体装置２が実装される際、まず、小形の第１Ｔ
ＳＯＰ・ＩＣ１０が実装基板３の本体４０上に、各第１
アウタリード１２が実装基板３の第１ランド群４１にお
けるランドのそれぞれに接触するように配されて、載置
される。このとき、第１ランド群４１の各ランドにはク
リームはんだ（図示せず）がスクリーン印刷法等により
それぞれ塗布されており、このクリームはんだの粘性に
より第１ＴＳＯＰ・ＩＣ１０は第１ランド群４１に位置
決めされた状態になる。以下、第２、第３ＴＳＯＰ・Ｉ
Ｃについても同様に位置決めされる。

【００２０】続いて、第２ＴＳＯＰ・ＩＣ２０が実装基
板３に載置された第１ＴＳＯＰ・ＩＣ１０上に、各第２
アウタリード２２が実装基板３の第２ランド群４２にお
けるランドのそれぞれに接触するように配されて、載置
される。この状態で、第２ＴＳＯＰ・ＩＣ２０は第１Ｔ
ＳＯＰ・ＩＣ１０を上から跨いだ状態になる。

【００２１】次いで、第３ＴＳＯＰ・ＩＣ３０が実装基
板３に載置された第２ＴＳＯＰ・ＩＣ２０上に、その各
第３アウタリード３２が実装基板３の第３ランド群４３
におけるランドのそれぞれに接触するように配されて、
載置される。この状態で、第３ＴＳＯＰ・ＩＣ３０は第
１ＴＳＯＰ・ＩＣ１０および第２ＴＳＯＰ・ＩＣ２０を
上から跨いだ状態になる。

【００２２】その後、３個のＴＳＯＰ・ＩＣ１０、２０
、３０の実装基板３に対するセット状態が維持されたま
ま、ベーパリフローや温風リフロー等の適当なはんだ付
け処理が施される。このはんだ付け処理により、各ラン
ド群４１、４２、４３のランドにそれぞれ予め塗布され
たクリームはんだが加熱溶融された後に固化すると、各
アウタリード１２、２２、３２と各ランド群４１、４２
、４３の各ランドとがそれぞれはんだ付けされるため、
第１、第２、第３ＴＳＯＰ・ＩＣ１０、２０、３０は実
装基板３上に電気的かつ機械的に接続された状態で、実
装されることになる。

【００２３】この第１、第２、第３ＴＳＯＰ・ＩＣ１０
、２０、３０が実装基板３上に実装された状態は、第１
ＴＳＯＰ・ＩＣ１０の上に第２ＴＳＯＰ・ＩＣ２０が積
み重ねられ、さらに、第２ＴＳＯＰ・ＩＣ２０の上に第
３ＴＳＯＰ・ＩＣ３０が積み重ねられた状態になってい
る。そして、この３段積み重ね状態は、実装基板３を介
して互いに電気的かつ機械的に一体化された状態であり
、１個の複合形半導体装置２が実質的に構成された状態
になっている。つまり、この複合形半導体装置２は、互
いのアウタリード１２、２２、３２についてのリード呼
び寸法１３、２３、３３が異なる第１、第２、第３ＴＳ
ＯＰ・ＩＣ１０、２０、３０が３段に積み重ねられて、
いるとともに、各アウタリード１２、２２、３２が実装
基板３の方向を向くように実質的に構成されている。

【００２４】以上の実装方法により製造された実装構造
体１は、複合形半導体装置２が実装基板２上に各アウタ
リード１２、２２、３２が各ランド群４１、４２、４３
のランドのそれぞれに電気的かつ機械的に接続された状
態で実装されている。

【００２５】そして、この実装構造体１において、複合
形半導体装置２は第１、第２、第３ＴＳＯＰ・ＩＣ１０
、２０、３０が、同一の実装基板３の電気配線を通じて
、互いに連携または独立して作動することになる。

【００２６】前記実施例によれば次の効果が得られる。 ■　　複合形半導体装置２を互いのアウタリード１２、
２２、３２についてのリード呼び寸法１３、２３、３３
が異なる第１、第２、第３ＴＳＯＰ・ＩＣ１０、２０、
３０を３段に積み重ねて、かつ、各アウタリード１２、
２２、３２を実装基板３の方向を向くようにそれぞれ配
設して構成することにより、複数個の半導体装置が実装
された実装構造体１においてアウタリード群の存在面積
を増加させることなく、アウタリードの単位面積当たり
の本数を増加させることができるため、実装面積を増加
させることなく、実装密度を高めることができる。

【００２７】■　　複数個の単体半導体装置を積み重ね
て実装構造体の実装密度を増加させることができること
により、実装基板の表面面積の増大を抑制することがで
きるため、実装基板の小型軽量化等を促進することがで
きるとともに、実装基板自体の配線密度を高めることが
できる。

【００２８】■　　単体半導体装置を複数段に積み重ね
る構造に構成することにより、各単体半導体装置をそれ
ぞれ製造すれば済むため、生産性の低下を回避しつつ、
多機能かつ高性能の複合形半導体装置を得ることができ
る。

【００２９】■　　複合形半導体装置を複数個のＴＳＯ
Ｐ・ＩＣを積み重ねて構成することによって、実装構造
体における実装高さの増加を抑制することができるため
、高さの増加による弊害の発生を回避することができる
。

【００３０】■　　単体半導体装置を実装基板上に複数
段に積み重ねた状態で、一括にリフローはんだ付け処理
することにより、はんだ付け工数の増加を抑制すること
ができるため、実装作業性の低下を防止することができ
る。

【００３１】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００３２】例えば、前記実施例においては、実装作業
時に、実装基板３上に第１、第２、第３ＴＳＯＰ・ＩＣ
１０、２０、３０を順次、載置して行った場合について
説明したが、予め、第１、第２、第３ＴＳＯＰ・ＩＣ１
０、２０、３０を互いに積み重ねて、接着法等により一
体の複合形半導体装置２に組み上げておき、この一体化
された複合形半導体装置２を各アウタリード群を各ラン
ド群にそれぞれ整合させて実装基板３上に実装するよう
にしてもよい。

【００３３】図３は本発明の実施例２である実装構造体
を示す正面図である。

【００３４】本実施例２が前記実施例１と異なる点は、
実装構造体１Ａを構成する複合形半導体装置２Ａにおけ
る第１ＴＳＯＰ・ＩＣ１０Ａ、第２ＴＳＯＰ・ＩＣ２０
Ａおよび第３ＴＳＯＰ・ＩＣ３０Ａのパッケージ１１Ａ
、２１Ａおよび３１Ａが同一の大きさに形成されている
とともに、第２ＴＳＯＰ・ＩＣ２０Ａのアウタリード２
２Ａが第１ＴＳＯＰ・ＩＣ１０Ａのアウタリード１２Ａ
よりも長く、さらに、第３ＴＳＯＰ・ＩＣ３０Ａのアウ
タリード３２Ａが第２ＴＳＯＰ・ＩＣ２０Ａのアウタリ
ード２２Ａよりも長く形成されている点、にある。

【００３５】本実施例２によれば、第１、第２、第３Ｔ
ＳＯＰ・ＩＣ１０Ａ、２０Ａ、３０Ａにおける各アウタ
リード１２Ａ、２２Ａ、３２Ａの長さが互いに重合しな
いように形成されているため、第１、第２、第３ＴＳＯ
Ｐ・ＩＣ１０Ａ、２０Ａ、３０Ａにおけるパッケージ１
１Ａ、２１Ａ、３１Ａを互いに積み重ねることができる
。したがって、本実施例２においても、複合形半導体装
置２Ａが実装基板３Ａ上に実装された実装構造体１Ａを
得ることができ、前記実施例１と同様の作用および効果
を得ることができる。

【００３６】図４は本発明の実施例３である実装構造体
を示す正面図である。

【００３７】本実施例３が前記実施例１と異なる点は、
この実装構造１Ｂを構成する複合形半導体装置２Ｂが大
小のスモール・アウトライン・Ｊリーディッド・パッケ
ージを備えているＩＣ（以下、ＳＯＪ・ＩＣという。）
を備えており、この大小のＳＯＪ・ＩＣが同一の実装基
板３Ｂに２段に積み重ねられた状態で表面実装されてい
る点、にある。

【００３８】すなわち、小形の第１ＳＯＪ・ＩＣ１０Ｂ
は、実装基板３Ｂ上にそのパッケージ１１Ｂにおける左
右両側面にそれぞれ突設されたＪリーディッド形のアウ
タリード１２Ｂが、実装基板３Ｂの第１ランド４１Ｂ群
のそれぞれにはんだ付けされた状態で、電気的かつ機械
的に表面実装されている。また、大形の第２ＳＯＪ・Ｉ
Ｃ２０Ｂはその第１ＳＯＪ・ＩＣ１０Ｂの上に配されて
、第１ＳＯＪ・ＩＣ１０Ｂの外側において各アウタリー
ド２１Ｂが第２ランド４２Ｂのそれぞれにはんだ付けさ
れた状態で、実装基板３Ｂに電気的かつ機械的に実装さ
れている。そして、この２段に積み重ねられて実装基板
３Ｂを介して一体化された第１ＳＯＪ・ＩＣ１０Ｂと第
２ＳＯＪ・ＩＣ２０Ｂとにより、複合形半導体装置２Ｂ
が実質的に構成されている。

【００３９】本実施例３によれば、複合形半導体装置２
Ｂが実装基板３Ｂ上に実装された実装構造体１Ｂを得る
ことができるため、前記実施例１と同様の効果を得るこ
とができる。

【００４０】図５は本発明の実施例４である実装構造体
を示す正面図である。

【００４１】本実施例４が前記実施例１と異なる点は、
この実装構造１Ｃを構成する複合形半導体装置２Ｃが大
小のスモール・アウトライン・Ｉリーディッド・パッケ
ージを備えているＩＣ（以下、ＳＯＩ・ＩＣという。）
を備えており、この大小のＳＯＩ・ＩＣが同一の実装基
板３Ｃに２段に積み重ねられた状態で表面実装されてい
る点、にある。

【００４２】すなわち、小形の第１ＳＯＩ・ＩＣ１０Ｃ
は、実装基板３Ｃ上にそのパッケージ１１Ｃにおける左
右両側面にそれぞれ突設されたＩリーディッド（バッド
・ウィング）形のアウタリード１２Ｃが実装基板３Ｃの
第１ランド４１Ｃ群のそれぞれにはんだ付けされた状態
で、電気的かつ機械的に表面実装されている。また、大
形の第２ＳＯＩ・ＩＣ２０Ｃはその第１ＳＯＩ・ＩＣ１
０Ｃの上に配されて、第１ＳＯＩ・ＩＣ１０Ｃの外側に
おいて各アウタリード２１Ｃが第２ランド４２Ｃのそれ
ぞれにはんだ付けされた状態で、実装基板３Ｂに電気的
かつ機械的に実装されている。そして、この２段に積み
重ねられて実装基板３Ｃを介して一体化された第１ＳＯ
Ｉ・ＩＣ１０Ｃと第２ＳＯＩ・ＩＣ２０Ｃとにより、複
合形半導体装置２Ｃが実質的に構成されている。

【００４３】本実施例実施例４によれば、複合形半導体
装置２Ｃが実装基板３Ｃ上に実装された実装構造体１Ｃ
を得ることができるため、前記実施例１と同様の効果を
得ることができる。

【００４４】図６は本発明の実施例５である実装構造体
を示す正面図である。

【００４５】本実施例５が前記実施例１と異なる点は、
この実装構造１Ｄを構成する複合形半導体装置２Ｄが小
形のスモール・アウトライン・パッケージを備えている
ＩＣ（以下、ＳＯＰ・ＩＣという。）と、大形のデュア
ル・インライン・パッケージを備えているＩＣ（以下、
ＤＩＰ・ＩＣという。）とを備えており、この大小のＩ
Ｃが同一の実装基板３Ｄに２段に積み重ねられた状態で
実装されている点、にある。

【００４６】すなわち、小形のＳＯＰ・ＩＣ１０Ｄは、
実装基板３Ｄ上にそのパッケージ１１Ｄにおける左右両
側面にそれぞれ突設されたガル・ウィング形のアウタリ
ード１１Ｄが実装基板３Ｄの第１ランド４１Ｄ群のそれ
ぞれにはんだ付けされた状態で、電気的かつ機械的に表
面実装されている。また、大形のＤＩＰ・ＩＣ２０Ｄは
そのＳＯＰ・ＩＣ１０Ｄの上に配されて、ＳＯＰ・ＩＣ
１０Ｄの外側においてインライン形のアウタリード２１
Ｄが基板端子としてのスルーホール４２Ｄのそれぞれに
挿入されてはんだ付けされた状態で、実装基板３Ｂに電
気的かつ機械的に実装されている。そして、この２段に
積み重ねられて実装基板３Ｄを介して一体化されたＳＯ
Ｐ・ＩＣ１０ＤとＤＩＰ・ＩＣ２０Ｄとにより、複合形
半導体装置２Ｄが実質的に構成されている。

【００４７】本実施例実施例５によれば、複合形半導体
装置２Ｄが実装基板３Ｄ上に実装された実装構造体１Ｄ
を得ることができるため、前記実施例１と同様の効果を
得ることができる。

【００４８】図７は本発明の実施例６である実装構造体
を示す正面図である。

【００４９】本実施例６が前記実施例１と異なる点は、
この実装構造１Ｅを構成する複合形半導体装置２Ｅが、
小形のリードレス・チップ・キャリア形パッケージを備
えているＩＣ（以下、ＬＣＣ・ＩＣという。）と、ＳＯ
Ｐ・ＩＣと、ＤＩＰ・ＩＣとを備えており、この大中小
のＩＣが実装基板３Ｅに３段に積み重ねられた状態で表
面実装されている点、にある。

【００５０】すなわち、小形のＬＣＣ・ＩＣ１０Ｅは、
実装基板３Ｅ上にそのパッケージ１１Ｅにおける側面に
それぞれ突設されたリードレス形のアウタリード１２Ｅ
が実装基板３Ｅの第１ランド４１Ｅ群のそれぞれにはん
だ付けされた状態で、電気的かつ機械的に表面実装され
ている。また、中形のＳＯＰ・ＩＣ２０ＥはそのＬＣＣ
・ＩＣ１０Ｅの上に配されて、ＬＣＣ・ＩＣ１０Ｅの外
側においてアウタリード２１Ｅが第２ランド４２Ｅのそ
れぞれにはんだ付けされた状態で、実装基板３Ｅに電気
的かつ機械的に表面実装されている。さらに、大形のＤ
ＩＰ・ＩＣ３０ＥはそのＳＯＰ・ＩＣ２０Ｅの上に配さ
れて、ＳＯＰ・ＩＣ２０Ｅの外側においてインライン形
のアウタリード３０Ｅ基板端子としてのスルーホール４
３Ｅのそれぞれに挿入されてはんだ付けされた状態で、
実装基板３Ｅに電気的かつ機械的に実装されている。そ
して、この３段に積み重ねられて実装基板３Ｅを介して
一体化されたＬＣＣ・ＩＣ１０ＥとＳＯＰ・ＩＣ２０Ｅ
とＤＩＰ・ＩＣ３０Ｅとにより、複合形半導体装置２Ｅ
が実質的に構成されている。

【００５１】本実施例６によれば、複合形半導体装置２
Ｅが実装基板３Ｅ上に実装された実装構造体１Ｅを得る
ことができるため、前記実施例１と同様の効果を得るこ
とができる。

【００５２】図８は本発明の実施例７である実装構造体
を示す正面図である

【００５３】本実施例７が前記実施例１と異なる点は、
実装構造体１Ｆを構成する複合形半導体装置２Ｆにおけ
る第１ＴＳＯＰ・ＩＣ１０Ｆ、第２ＴＳＯＰ・ＩＣ２０
Ｆおよび第３ＴＳＯＰ・ＩＣ３０Ｆのパッケージ１１Ｆ
、２１Ｆおよび３１Ｆが左右方向の大きさが大中小の相
似形状にそれぞれ形成されているとともに、第１ＴＳＯ
Ｐ・ＩＣ１０Ｆのアウタリード１２Ｆ、第２ＴＳＯＰ・
ＩＣ２０Ｆのアウタリード２２Ｆおよび第３ＴＳＯＰ・
ＩＣ３０Ｆのアウタリード３２Ｆがそれぞれ等しくそれ
ぞれされており、他方、実装基板３Ｆの基板本体４０Ｆ
は３段の段階形状に形成されているとともに、各段に第
１ランド群４１Ｆ、第２ランド群４２Ｆおよび第３ラン
ド群４３Ｆがそれぞれ形成されている点、にある。

【００５４】本実施例２によれば、第１、第２、第３Ｔ
ＳＯＰ・ＩＣ１０Ｆ、２０Ｆ、３０Ｆが大中小の相似形
に形成されているとともに、実装基板３Ｆに第１、第２
、第３ランド群が階段状に配設されているため、第１、
第２、第３ＴＳＯＰ・ＩＣ１０Ｆ、２０Ｆ、３０Ｆにお
けるパッケージ１１Ｆ、２１Ｆ、３１Ｆを互いに積み重
ねた状態で、各アウタリード１２Ｆ、２２Ｆ、３２Ｆを
各ランド群４１、４２、４３のそれぞれに電気的かつ機
械的に接続することができる。したがって、本実施例７
においても、複合形半導体装置２Ｆが実装基板３Ｆ上に
実装された実装構造体１Ｆを得ることができ、前記実施
例１と同様の作用および効果を得ることができる。

【００５５】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００５６】例えば、以上の説明では主として本発明者
によってなされた発明をその背景となった利用分野であ
るＩＣについて説明したが、それに限定されるものでは
なく、混成ＩＣや受動素子および能動素子から成るモジ
ュール等の実装体技術全般に適用することができる。

【００５７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、次
の通りである。

【００５８】単体半導体装置を複数個積み重ねて複合形
半導体装置を構成し、この複合形半導体装置を実装基板
上に実装することにより、実装面積の増加を回避しつつ
、半導体装置の実装密度を高めることができる。

【図面の簡単な説明】

【図１】図１は本発明の一実施例である実装構造体を示
す正面図である。

【図２】図２はその分解斜視図である。

【図３】図３は本発明の実施例２である実装構造体を示
す正面図である

【図４】図４は本発明の実施例３である実装構造体を示
す正面図である。

【図５】図５は本発明の実施例４である実装構造体を示
す正面図である。

【図６】図６は本発明の実施例５である実装構造体を示
す正面図である。

【図７】図７は本発明の実施例６である実装構造体を示
す正面図である。

【図８】図８は本発明の実施例７である実装構造体を示
す正面図である。

【符号の説明】

１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ…実装構造体
、２、２Ａ、２Ｂ、２Ｃ、２Ｄ、２Ｅ、２Ｆ…複合形半
導体装置、３、３Ａ、３Ｂ、３Ｃ、３Ｄ、３Ｅ、３Ｆ…
実装基板、１０、２０、３０、１０Ａ、２０Ａ、３０Ａ
…ＴＳＯＰ・ＩＣ（単体半導体装置）、１０Ｂ、２０Ｂ
…ＳＯＪ・ＩＣ（単体半導体装置）、１０Ｃ、２０Ｃ…
ＳＯＩ・ＩＣ（単体半導体装置）、１０Ｄ…ＳＯＰ・Ｉ
Ｃ（単体半導体装置）、２０Ｄ…ＤＩＰ・ＩＣ、１０Ｅ
…ＬＣＣ・ＩＣ（単体半導体装置）、２０Ｅ…ＳＯＰ・
ＩＣ、３０Ｅ…ＤＩＰ・ＩＣ、１０Ｆ、２０Ｆ、３０Ｆ
…ＳＯＰ・ＩＣ（単体半導体装置）、１１、２１、３１
…パッケージ、１２、２２、３２…アウタリード、１３
、２３、３３…リード呼び寸法、４１、４２、４３…ラ
ンド群（基板端子群）、４４、４５、４６…ランド呼び
寸法。

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　アウタリード群列のリード呼び寸法が
   互いに異なる複数個の単体半導体装置が、複数段に積み
   重ねられているとともに、各単体半導体装置におけるア
   ウタリードが互いに同一方向を向くようにそれぞれ配列
   されて構成されていることを特徴とする複合形半導体装
   置。
2. 【請求項２】　　請求項１記載の複合形半導体装置が、
   同一の実装基板上に配置され、この実装基板にそれぞれ
   形成された呼び寸法が互いに異なる複数列の基板端子群
   の各基板端子に、前記アウタリード群列の各アウタリー
   ドがそれぞれ電気的に接続されていることを特徴とする
   実装構造体。
3. 【請求項３】　　同一の実装基板に呼び寸法が互いに異
   なる複数列の基板端子群を形成しておき、この実装基板
   上に請求項１記載の複合形半導体装置を配置して、前記
   アウタリード群の各アウタリードを前記各基板端子にそ
   れぞれ当接させ、前記アウタリード群を前記基板端子群
   にそれぞれ一括してはんだ付け処理することを特徴とす
   る実装方法。