JP5018219B2 - 回路最適化情報管理装置およびその方法、並びにプログラム - Google Patents
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Description
本発明は、集積回路設計での回路定数最適化プログラム使用時に必要となる情報を提供する回路最適化情報管理装置およびその方法、並びにプログラムに関するものである。
アナログ集積回路設計では、設計対象回路の性能評価のためにシミュレーションを行う。このシミュレーションを行うにあたって、回路定数最適化プログラムが用いられる。
回路定数最適化プログラムとは、事前に入力として与えられた回路性能目標値を達成するために、設計対象回路の回路定数、たとえばトランジスタTrのサイズや抵抗・容量値などを自動で決定してくれるＥＤＡツールである。
回路定数最適化プログラムの入力には、設計対象回路、性能測定のためのシミュレーションテストベンチ回路、シミュレーションテスト入力波形、回路性能評価関数、回路性能目標値、可変定数の指定とその可変範囲が必要である。そして、その出力は、回路定数が最適化された後の設計対象回路と、その回路性能評価結果（＝シミュレーション結果）になる。
回路定数最適化プログラムの入力には、設計対象回路、性能測定のためのシミュレーションテストベンチ回路、シミュレーションテスト入力波形、回路性能評価関数、回路性能目標値、可変定数の指定とその可変範囲が必要である。そして、その出力は、回路定数が最適化された後の設計対象回路と、その回路性能評価結果（＝シミュレーション結果）になる。
設計で使用するテストベンチ、および性能評価関数は、回路定数最適化プログラムに保存することができる。
また、回路最適化プログラムに与える性能評価関数は、事前にデータベース（ＤＢ）に登録したり、最適化実行後にＤＢに新規追加したりして運用される場合もある。
また、回路最適化プログラムに与える性能評価関数は、事前にデータベース（ＤＢ）に登録したり、最適化実行後にＤＢに新規追加したりして運用される場合もある。
また、この種の技術として、回路定数最適化のために“テストベンチ”と“テスト入力波形”と“回路仕様”を回路トポロジーに関連付けた記録媒体が提案されている（たとえば特許文献１参照）。
ところで、設計で使用するテストベンチ、および性能評価関数は、回路定数最適化プログラムに保存する場合には、テストベンチ、および性能評価関数自体はユーザがその都度作成する必要がある。
さらに、性能評価を結果波形にて確認するシミュレーションにおいて、回路定数最適化プログラムに性能仕様を受け渡す際には目視による仕様合否を性能評価関数として表現して回路定数最適化プログラムに入力する必要がある。
さらに、性能評価を結果波形にて確認するシミュレーションにおいて、回路定数最適化プログラムに性能仕様を受け渡す際には目視による仕様合否を性能評価関数として表現して回路定数最適化プログラムに入力する必要がある。
また、ＤＢに登録する性能評価関数は、事前にユーザ等が固定の性能評価関数を用意する方法も考えられるが、柔軟性に欠ける。
理由としては、設計によりさまざまな仕様を性能評価関数で表さなければならず、特に、結果の波形グラフから任意のポイントを測定するための評価関数は、グラフ上の任意の測定ポイントごとに作成する必要がある。
この方法では、ある測定ポイントを表すための性能評価関数の書式を理解しておかないと、新しい測定ポイントを回路最適化時の設計仕様（性能評価関数）に入れることすらできない。
理由としては、設計によりさまざまな仕様を性能評価関数で表さなければならず、特に、結果の波形グラフから任意のポイントを測定するための評価関数は、グラフ上の任意の測定ポイントごとに作成する必要がある。
この方法では、ある測定ポイントを表すための性能評価関数の書式を理解しておかないと、新しい測定ポイントを回路最適化時の設計仕様（性能評価関数）に入れることすらできない。
また、特許文献１に開示された技術では、回路仕様部分を性能評価関数として表しているわけではないため回路定数最適化プログラムには直接入力できない。
このように、上述した方法では、性能評価関数を回路定数最適化プログラムには直接入力するには、手入力する必要があり、書式を理解しておく等の煩雑な手間を要し、また、入力情報は設計者の習熟度によるとこるが大きく、シミュレーション結果も設計者の習熟度によるところが大きい。
本発明は、煩雑な手間を要することなく、的確な性能評価関数を回路定数最適化プログラムに直接入力することができ、習熟度によることなくばらつきのない最適化済みの設計対象回路を得ることができる回路最適化情報管理装置およびその方法、並びにプログラムを提供することにある。
本発明の第１の観点は、集積回路設計での回路定数最適化プログラム使用時に必要となる情報を提供する回路最適化情報管理装置であって、設計対象回路で使用される回路タイプの候補と、当該回路タイプに対応するシミュレーションテストベンチ回路、シミュレーションテスト入力波形、およびシミュレーション結果を評価するための回路性能評価関数に関する各情報を登録可能な蓄積部と、設計対象回路で使用されている回路タイプが選択されると、上記蓄積部に登録されている当該選択された回路タイプに対応するテストベンチ回路、テスト入力波形、性能評価関数に関する情報を選択し、回路定数最適化プログラムに提供する提供部と、回路定数最適化プログラムにおけるシミュレーションを実行して得られる性能評価結果を反映させた情報に基づいて所望の性能評価関数を生成し、該当する回路タイプに対応させて登録する登録部とを有する。
好適には、上記登録部は、指定された少なくとも一つの波形式をシミュレーション結果から取り出し、当該波形式に指定情報に応じた座標情報を付加して式を生成し、当該生成した式を性能評価関数として回路タイプに対応する性能評価関数として上記蓄積部に登録する。
本発明の第２の観点は、少なくとも蓄積部、提供部、登録部を含み、集積回路設計での回路定数最適化プログラム使用時に必要となる情報を提供する回路最適化情報管理装置における回路最適化情報管理方法であって、上記蓄積部が、入力受付部で受け付けた、設計対象回路で使用される回路タイプの候補と、当該回路タイプに対応するシミュレーションテストベンチ回路、シミュレーションテスト入力波形、およびシミュレーション結果を評価するための回路性能評価関数に関する各情報を登録する第１ステップと、上記提供部が、設計対象回路で使用されている回路タイプが選択されると、上記登録されている当該選択された回路タイプに対応するテストベンチ回路、テスト入力波形、性能評価関数に関する情報を選択する第２ステップと、上記提供部が、選択した情報を回路定数最適化プログラムに提供する第３ステップと、上記登録部が、回路定数最適化プログラムにおけるシミュレーションを実行して得られる性能評価結果を反映させた情報に基づいて所望の性能評価関数を生成する第４ステップと、上記登録部が、生成した性能評価関数を該当する回路タイプに対応させて登録する第５ステップとを有する。
本発明の第３の観点は、集積回路設計での回路定数最適化プログラム使用時に必要となる情報を提供する回路最適化情報管理処理であって、設計対象回路で使用される回路タイプの候補と、当該回路タイプに対応するシミュレーションテストベンチ回路、シミュレーションテスト入力波形、およびシミュレーション結果を評価するための回路性能評価関数に関する各情報を登録する第１処理と、設計対象回路で使用されている回路タイプが選択されると、上記登録されている当該選択された回路タイプに対応するテストベンチ回路、テスト入力波形、性能評価関数に関する情報を選択する第２処理と、選択した情報を回路定数最適化プログラムに提供する第３処理と、回路定数最適化プログラムにおけるシミュレーションを実行して得られる性能評価結果を反映させた情報に基づいて所望の性能評価関数を生成する第４処理と、生成した性能評価関数を該当する回路タイプに対応させて登録する第５処理とをコンピュータに実行させるプログラムである。
本発明によれば、たとえば事前に定義された回路タイプ一覧から、設計対象回路で使用されている回路タイプを選択されると、その回路に必要なシミュレーションテストベンチ回路とそのテスト入力波形、およびシミュレーション結果を評価するための回路性能評価関数が出力される。
本発明によれば、煩雑な手間を要することなく、また、設計者の習熟度によることなく、的確な性能評価関数を回路定数最適化プログラムに直接入力することができ、習熟度によることなくばらつきのない最適化済みの設計対象回路を得ることができる。
以下、本発明の実施形態を図面に関連付けて説明する。
図１は、本発明の実施形態に係る回路最適化情報管理システムの構成例を示すブロック図である。
本回路最適化情報管理システム１は、図１に示すように、回路最適化情報管理装置２および回路定数最適化プログラム３により構成されている。
回路最適化情報管理装置２は、入力受付部２１、表示部２２、入力生成情報蓄積部２３、登録部２４、テストベンチ（ＴＢ）出力部２５、テスト入力波形出力部２６、評価関数出力部２７、および制御部２８を有する。
これらの構成要素のうち、入力生成情報蓄積部２３、登録部２４、テストベンチ（ＴＢ）出力部２５、テスト入力波形出力部２６、評価関数出力部２７、および制御部２８により提供部が構成される。
以下、図１の構成要件の基本的な機能ついて説明した後、入力生成情報蓄積部２３に保存される回路タイプ情報、テストベンチ（ＴＢ）回路情報、テスト入力波形情報、評価関数情報について説明する。
回路最適化情報管理装置２は、入力受付部２１、表示部２２、入力生成情報蓄積部２３、登録部２４、テストベンチ（ＴＢ）出力部２５、テスト入力波形出力部２６、評価関数出力部２７、および制御部２８を有する。
これらの構成要素のうち、入力生成情報蓄積部２３、登録部２４、テストベンチ（ＴＢ）出力部２５、テスト入力波形出力部２６、評価関数出力部２７、および制御部２８により提供部が構成される。
以下、図１の構成要件の基本的な機能ついて説明した後、入力生成情報蓄積部２３に保存される回路タイプ情報、テストベンチ（ＴＢ）回路情報、テスト入力波形情報、評価関数情報について説明する。
入力受付部２１は、データベース登録時に、制御部２８の制御の下、図示しない入力部、たとえばマウスやキーボードを用いて入力される回路タイプ情報、テストベンチ回路情報、テスト入力波形情報、評価関数情報を受け付け、その情報を入力生成情報蓄積部２３に供給する。
また、入力受付部２１は、制御部２８の制御の下、図示しない入力部、たとえばマウスやキーボードを用いて入力される回路タイプ情報を受け付け入力生成情報蓄積部２３に供給する。
また、入力受付部２１は、制御部２８の制御の下、図示しない入力部、たとえばマウスやキーボードを用いて入力される回路タイプ情報を受け付け入力生成情報蓄積部２３に供給する。
表示部２２は、液晶表示装置（ＬＣＤ）等のディスプレイ機器により構成され、制御部２８の制御の下、回路タイプ候補、選択された回路タイプに応じて回路定数最適化プログラム３に供給される情報、回路定数最適化プログラム３におけるシミュレーション実行、結果等を表示する。
入力生成情報蓄積部２３は、制御部２８の制御の下、入力受付部２１で受け付けられたれる回路タイプ情報、テストベンチ回路情報、テスト入力波形情報、評価関数情報を、回路タイプに対応させたデータベースとして保存する。
また、入力生成情報蓄積部２３の蓄積情報は、追加、更新、削除等が可能である。
また、入力生成情報蓄積部２３には、登録部２４により作成された性能評価関数が登録される。
入力生成情報蓄積部２３は、制御部２８の制御の下、入力受付部２１を介した入力された回路タイプ情報に応じたテストベンチ回路情報、テスト入力波形情報、評価関数情報を読み出し、それぞれテストベンチ（ＴＢ）出力部２５、テスト入力波形出力部２６、評価関数出力部２７を介して回路定数最適化プログラム３に出力する。
また、入力生成情報蓄積部２３の蓄積情報は、追加、更新、削除等が可能である。
また、入力生成情報蓄積部２３には、登録部２４により作成された性能評価関数が登録される。
入力生成情報蓄積部２３は、制御部２８の制御の下、入力受付部２１を介した入力された回路タイプ情報に応じたテストベンチ回路情報、テスト入力波形情報、評価関数情報を読み出し、それぞれテストベンチ（ＴＢ）出力部２５、テスト入力波形出力部２６、評価関数出力部２７を介して回路定数最適化プログラム３に出力する。
登録部２４は、回路定数最適化プログラム３におけるシミュレーション実行して得られる性能評価結果を反映させた情報に基づいて所望の性能評価関数式を生成し、入力生成情報蓄積部２３のユーザが指定し入力受付部２１で受け付けた回路タイプに対応させて登録する。
この処理については後で例示しながら説明する。
この処理については後で例示しながら説明する。
ＴＢ出力部２５は、制御部２８の制御の下、入力生成情報蓄積部２３から読み出されたＴＢ回路情報を回路定数最適化プログラム３に出力する（提供する）。
テスト入力波形出力部２６は、制御部２８の制御の下、入力生成情報蓄積部２３から読み出されたテンス入力波形情報を回路定数最適化プログラム３に出力する（提供する）。
評価関数出力部２７は、制御部２８の制御の下、入力生成情報蓄積部２３から読み出された性能評価関数情報を回路定数最適化プログラム３に出力する（提供する）。
制御部２８は、回路最適化情報管理装置２のおける各部の処理の制御やシステム全体の制御を司る。
なお、回路定数最適化プログラム３は、その内部もしくは、外部に設計対象回路のシミュレーションを行うためのシミュレーションプログラムを有し、これを使用して設計対象回路の性能測定のためのシミュレーションを実行(ここで「テスト入力波形」と「テストベンチ」を使用)し、そのシミュレーション結果(波形等)に対し「性能評価関数」をかけて仕様の合否を判定する。回路定数最適化プログラム３は、仕様不満足であれば、さらにユーザの入力した別の回路定数で再シミュレーションをして仕様を満足するまで、もしくは仕様を満足した後も更なる良い解を求めてこれらを繰り返す。
以上、回路最適化情報管理システム１の基本的な構成および各部の機能ついて説明した。
次に、入力生成情報蓄積部２３に保存される回路タイプ情報、テストベンチ回路情報、テスト入力波形情報、評価関数情報について説明する。
次に、入力生成情報蓄積部２３に保存される回路タイプ情報、テストベンチ回路情報、テスト入力波形情報、評価関数情報について説明する。
上述したように、本実施形態の回路最適化情報管理システム１は、回路定数最適化プログラム３で利用できる“性能評価関数”を含んだデータベースシステムとして入力生成情報蓄積部２３を有している。
回路最適化情報管理システム１は、設計対象回路で使用される回路タイプの候補と、それに対応する
−シミュレーション（ＴＢ）テストベンチ回路、
−シミュレーションテスト入力波形、
−シミュレーション結果を評価するための回路性能評価関数、
の各情報を保持しており、同時にこれらのデータベースの登録システムを含んでいる。登録システムは、本システム内データベースに回路タイプとそれに対応するテストベンチ回路、テスト入力波形、性能評価関数を登録することができる。
回路最適化情報管理システム１は、設計対象回路で使用される回路タイプの候補と、それに対応する
−シミュレーション（ＴＢ）テストベンチ回路、
−シミュレーションテスト入力波形、
−シミュレーション結果を評価するための回路性能評価関数、
の各情報を保持しており、同時にこれらのデータベースの登録システムを含んでいる。登録システムは、本システム内データベースに回路タイプとそれに対応するテストベンチ回路、テスト入力波形、性能評価関数を登録することができる。
図２は、本実施形態に係る入力生成情報蓄積部２３のデータベース登録される各種情報例を示す図である。
回路定数最適化プログラム３において、回路定数を最適化する回路のタイプとしては、図２に示すように、たとえば演算増幅器（オペアンプ：ＯｐＡｍｐ）、電圧リファレンス回路、アナログデジタル変換（ＡＤＣ）回路等をあげることができる。
テストベンチ回路情報としては、たとえばＡとして直流解析（ＤＣ）、Ｂとして交流解析（ＡＣ）、Ｃとして過度解析（Ｔｒａｎ）があげることができる。
入力波形情報としては、バイアス入力、交流信号、矩形波、サイン波等をあげることができる。
性能評価関数情報としては、電圧（Ｖｏｌｔａｇｅ）、電流（Ｃｕｒｒｅｎｔ）、利得（Ｇａｉｎ）等と、それらの制約条件式等をあげることができる。
図２において、電圧の制約式としては、ＶＤＣ（“／ＯＵＴ”）、電流の制約式としては、ａｂｓ（ＩＤＣ（“／Ｖ０／ＰＬＵＳ”））、ゲインの制約式としては、ｖａｌｕｅ（ｄＢ２０（ｍａｇ（ＶＦ（“／ＯＵＴ”）））１）を例示している。
なお、ＤＣ解析は、入出力は波形ではなく、単一の電圧値か電流値となる。
図２において、電圧の制約式としては、ＶＤＣ（“／ＯＵＴ”）、電流の制約式としては、ａｂｓ（ＩＤＣ（“／Ｖ０／ＰＬＵＳ”））、ゲインの制約式としては、ｖａｌｕｅ（ｄＢ２０（ｍａｇ（ＶＦ（“／ＯＵＴ”）））１）を例示している。
なお、ＤＣ解析は、入出力は波形ではなく、単一の電圧値か電流値となる。
このように、本実施形態に係る回路最適化情報管理システム１においては、各シミュレーション環境に応じたフォーマットの、テストベンチやそこに入力する波形データ、さらに使用する最適化プログラムで読み取り可能な性能評価関数を登録しておく。
これらのデータは、各回路タイプごとに分類可能なため実現できる。
これらのデータは、各回路タイプごとに分類可能なため実現できる。
図３（Ａ）〜（Ｄ）は、オペアンプＯｐＡｍｐのテストベンチ回路およびテスト入力波形情報を示す図である。
図３（Ａ）は、オペアンプＯｐＡｍｐにより反転増幅器４を構成する例を示している。
反転増幅器４を構成する場合には、オペアンプＯｐＡｍｐの反転入力端子（−）と入力端子Ｔｉｎとの間に抵抗素子Ｒｓが接続され、出力端子と反転入力端子（−）との間に抵抗素子Ｒｆが接続され、非反転入力端子（＋）が接地される。
この反転増幅器４のテンスベンチ回路情報は、抵抗素子Ｒｓ，Ｒｆ等のオペアンプＯｐＡｍｐを除く構成素子等の情報である。
反転増幅器４を構成する場合には、オペアンプＯｐＡｍｐの反転入力端子（−）と入力端子Ｔｉｎとの間に抵抗素子Ｒｓが接続され、出力端子と反転入力端子（−）との間に抵抗素子Ｒｆが接続され、非反転入力端子（＋）が接地される。
この反転増幅器４のテンスベンチ回路情報は、抵抗素子Ｒｓ，Ｒｆ等のオペアンプＯｐＡｍｐを除く構成素子等の情報である。
図３（Ｂ）は、オペアンプＯｐＡｍｐにより非反転増幅器５を構成する例を示している。
非反転増幅器５を構成する場合には、オペアンプＯｐＡｍｐの反転入力端子（−）と接地ＧＮＤとの間に抵抗素子Ｒｓが接続され、出力端子と反転入力端子（−）との間に抵抗素子Ｒｆが接続され、非反転入力端子（＋）が入力端子Ｔｉｎに接続される。
この非反転増幅器５のテンスベンチ回路情報は、抵抗素子Ｒｓ，Ｒｆ等のオペアンプＯｐＡｍｐを除く構成素子等の情報である。
非反転増幅器５を構成する場合には、オペアンプＯｐＡｍｐの反転入力端子（−）と接地ＧＮＤとの間に抵抗素子Ｒｓが接続され、出力端子と反転入力端子（−）との間に抵抗素子Ｒｆが接続され、非反転入力端子（＋）が入力端子Ｔｉｎに接続される。
この非反転増幅器５のテンスベンチ回路情報は、抵抗素子Ｒｓ，Ｒｆ等のオペアンプＯｐＡｍｐを除く構成素子等の情報である。
図３（Ｃ）は、オペアンプＯｐＡｍｐにより加算器６を構成する例を示している。
加算器６を構成する場合には、オペアンプＯｐＡｍｐの反転入力端子（−）と入力端子Ｔｉｎ１，Ｔｉｎ２，Ｔｉｎ３との間に抵抗素子Ｒ１，Ｒ２，Ｒ３が並列に接続され、出力端子と反転入力端子（−）との間に抵抗素子Ｒｆが接続され、非反転入力端子（＋）が接地される。
この加算器６のテンスベンチ回路情報は、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒｆ等のオペアンプＯｐＡｍｐを除く構成素子等の情報である。
加算器６を構成する場合には、オペアンプＯｐＡｍｐの反転入力端子（−）と入力端子Ｔｉｎ１，Ｔｉｎ２，Ｔｉｎ３との間に抵抗素子Ｒ１，Ｒ２，Ｒ３が並列に接続され、出力端子と反転入力端子（−）との間に抵抗素子Ｒｆが接続され、非反転入力端子（＋）が接地される。
この加算器６のテンスベンチ回路情報は、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒｆ等のオペアンプＯｐＡｍｐを除く構成素子等の情報である。
図３（Ｄ）は、オペアンプＯｐＡｍｐにより減算器７を構成する例を示している。
減算器７を構成する場合には、オペアンプＯｐＡｍｐの反転入力端子（−）と入力端子Ｔｉｎ１との間に抵抗素子Ｒ１が接続され、反転入力端子（−）と出力端子との間に抵抗素子Ｒ２が接続され、非反転入力端子（＋）と入力端子Ｔｉｎ２との間に抵抗素子Ｒ３が接続され、非反転入力端子（＋）と接地ＧＮＤとの間に抵抗素子Ｒ４が接続されている。
この減算器７のテンスベンチ回路情報は、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４等のオペアンプＯｐＡｍｐを除く構成素子等の情報である。
減算器７を構成する場合には、オペアンプＯｐＡｍｐの反転入力端子（−）と入力端子Ｔｉｎ１との間に抵抗素子Ｒ１が接続され、反転入力端子（−）と出力端子との間に抵抗素子Ｒ２が接続され、非反転入力端子（＋）と入力端子Ｔｉｎ２との間に抵抗素子Ｒ３が接続され、非反転入力端子（＋）と接地ＧＮＤとの間に抵抗素子Ｒ４が接続されている。
この減算器７のテンスベンチ回路情報は、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４等のオペアンプＯｐＡｍｐを除く構成素子等の情報である。
また、オペアンプＯｐＡｍｐのテスト入力波形情報として、入力Ｖｉ情報として、サイン波であるか矩形波であるか、電圧振幅情報として、３．３Ｖ、５Ｖ、１２Ｖ等、周波数情報として、１０ｋＨｚ、１ＭＨｚ、１００ＭＨｚ等が用いられる。
また、オペアンプＯｐＡｍｐの性能評価関数としては、図４および下記に示すような情報が用いられる。
交流解析（AC）の場合、Current（電流）の制約式として［abs(IDC(“/V0/PLUS”))］が与えられ、Gain（利得）の制約式として［value(dB20(mag(VF(“/OUT”))) 1)］が与えられ、Unity Gain Frequency（均一利得周波数）の制約式として［cross(dB20(mag(VF(“/OUT”))) 0 1 “falling”)］が与えられ、Phase Margin（位相余裕（マージン））の制約式として［phase Margin(VF(“/OUT”))］が与えられる。
また、過渡解析（Tran)の場合、Settling Time（セトリングタイム）の制約式として［settling Time(VT(“/OUT”) -0.9 nil 0.9 nil 10)］が与えられ、電圧振幅（Swing）の制約式として［(value(VT(“/OUT”) 10e-09) - value(VT(“/OUT”) 1e-09))］が与えられる。
以上では、回路タイプとしてオペアンプＯｐＡｍｐ、電圧リファレンス回路、ＡＤＣ回路を例として説明し、性能評価関数として、オペアンプＯｐＡｍｐの入出力と制約式についてのみ説明した。
以下に、オペアンプＯｐＡｍｐ、電圧リファレンス回路、ＡＤＣ回路の一般概念化した入出力と制約実例について図５、図６、および図７に関連付けて説明する。
以下に、オペアンプＯｐＡｍｐ、電圧リファレンス回路、ＡＤＣ回路の一般概念化した入出力と制約実例について図５、図６、および図７に関連付けて説明する。
図５は、オペアンプの一般概念化した入出力と制約実例について説明するための図である。図６は、電圧リファレンス回路の一般概念化した入出力と制約実例について説明するための図である。図７は、ＡＤＣ回路の一般概念化した入出力と制約実例について説明するための図である。
図５は、オペアンプＯｐＡｍｐのＤＣ解析、ＡＣ解析について示している。
ＤＣ解析（直流解析なので入出力は波形ではなく、単一の電圧値か電流値）としては、ＤＣオフセット値の解析を行う。この場合、入力として各端子に動作時の電圧を加える。出力としてはout電圧値である。ゼロに近いほどよい。制約式は、vdc(“/out”)＜1mV、が与えられる。
ＡＣ解析としては、利得と位相余裕（位相マージン）について示している。
利得＠１kHzの場合、入力としてオペアンプのinp, inmに小信号ＡＣ電圧を入力する。出力としてはout電圧振幅波形である。制約式は、value(dB20(mag(VF(“/OUT”))) 1k)、が与えられる。
位相余裕の場合、入力としてオペアンプのinp, inmに小信号AC電圧を入力する。出力としてはout電圧振幅波形と位相波形である。制約式は、phase Margin(VF(“/OUT”))＞60°、が与えられる。
ＤＣ解析（直流解析なので入出力は波形ではなく、単一の電圧値か電流値）としては、ＤＣオフセット値の解析を行う。この場合、入力として各端子に動作時の電圧を加える。出力としてはout電圧値である。ゼロに近いほどよい。制約式は、vdc(“/out”)＜1mV、が与えられる。
ＡＣ解析としては、利得と位相余裕（位相マージン）について示している。
利得＠１kHzの場合、入力としてオペアンプのinp, inmに小信号ＡＣ電圧を入力する。出力としてはout電圧振幅波形である。制約式は、value(dB20(mag(VF(“/OUT”))) 1k)、が与えられる。
位相余裕の場合、入力としてオペアンプのinp, inmに小信号AC電圧を入力する。出力としてはout電圧振幅波形と位相波形である。制約式は、phase Margin(VF(“/OUT”))＞60°、が与えられる。
図６は、電圧リファレンス回路ＶＲＥＦの消費電流解析、温度特性解析について示している。
消費電流解析の場合、入力として規定の入力電圧を印加し、outには負荷を接続する。出力としてはin、gnd端子の電流値である。制約式は、IDC(“/in”)＜100uA、が与えられる。
温度特性解析の場合、入力として規定の入力電圧を印加し、温度条件を変化させる。出力としてはout電圧値と、そのout電圧値の仕様電圧値に対するばらつきである。制約式は、max( VDC(“/out”) Vref )＜50uV、が与えられる。
消費電流解析の場合、入力として規定の入力電圧を印加し、outには負荷を接続する。出力としてはin、gnd端子の電流値である。制約式は、IDC(“/in”)＜100uA、が与えられる。
温度特性解析の場合、入力として規定の入力電圧を印加し、温度条件を変化させる。出力としてはout電圧値と、そのout電圧値の仕様電圧値に対するばらつきである。制約式は、max( VDC(“/out”) Vref )＜50uV、が与えられる。
図７は、ＡＤＣ回路の入出力応答時間解析、出力安定時間解析について示している。
入出力応答時間解析の場合、入力としてはアナログ サイン波形を入力する。出力としてはout信号波形である。制約式は、delay (VT(“/out”) VT(“/in”) Vth1 Vth2)、が与えられる。
出力安定時間解析の場合、入力としてはアナログ サイン波形を入力する。出力としてはout信号波形である。制約式は、settling Time(VT(“/OUT”) -0.9 nil 0.9 nil）、が与えられる。
入出力応答時間解析の場合、入力としてはアナログ サイン波形を入力する。出力としてはout信号波形である。制約式は、delay (VT(“/out”) VT(“/in”) Vth1 Vth2)、が与えられる。
出力安定時間解析の場合、入力としてはアナログ サイン波形を入力する。出力としてはout信号波形である。制約式は、settling Time(VT(“/OUT”) -0.9 nil 0.9 nil）、が与えられる。
ここで、図１の装置の動作を図８〜図１４に関連付けて説明する。
図８は全体の動作を説明するためのフローチャートであり、図９は図８の出力データ選択ステップの処理を示すフローチャートである。図１０は回路タイプ候補表示選択処理を説明するための図である。図１１はテストベンチ、入力波形、性能評価関数の出力処理を説明するための図である。図１２はシミュレーション実行結果評価処理を説明するための図である。図１３は回路定数最適化プログラムへの利用形態を説明するための図である。
図８は全体の動作を説明するためのフローチャートであり、図９は図８の出力データ選択ステップの処理を示すフローチャートである。図１０は回路タイプ候補表示選択処理を説明するための図である。図１１はテストベンチ、入力波形、性能評価関数の出力処理を説明するための図である。図１２はシミュレーション実行結果評価処理を説明するための図である。図１３は回路定数最適化プログラムへの利用形態を説明するための図である。
まず、ユーザ、もしくはシステム管理者は、図２に示すように、事前に回路タイプとそれに対応するテストベンチ回路、テスト入力波形、性能評価関数を登録しておく。
本回路最適化情報管理システム１は、制御部２８の制御の下、予め登録された複数の回路タイプを読出し、回路タイプ候補表示部に表示する（ＳＴ１）。このとき、回路最適化情報管理システム１は、図１０に示すように、ユーザ、もしくはシステム管理者に回路タイプの入力を促す。ＧＵＩ形式でも問題ない。
本回路最適化情報管理システム１のユーザ（＝設計エンジニア）は、表示された回路タイプの候補から設計対象の回路タイプを選択し、選択した回路タイプを入力受付部２１に入力する（ＳＴ２）。
本回路最適化情報管理システム１は、制御部２８の制御の下、図１１に示すように、入力生成情報蓄積部２３に保存されている入力された回路タイプに対応するテストベンチ回路、テスト入力波形、性能評価関数に関する情報を選択し、テストベンチ出力部２５、テスト入力波形出力部２６、評価関数出力部２７から回路定数最適化プログラム３に出力する（ＳＴ３）。このとき、出力データを表示する（ＳＴ４）。
回路最適化情報管理システム１は回路タイプに応じた回路最適化用データを出力する。
この場合、回路最適化情報管理システム１は、図９に示すように、選択された回路タイプを判定し（ＳＴ３１）、たとえば選択された回路タイプがＡであると、オペアンプＯｐＡｍｐであると判断し、入力生成情報蓄積部２３に回路タイプＡに対応した登録されているテストベンチ回路Ａ、テスト入力波形Ａ、性能評価関数Ａの情報を選択し出力する（ＳＴ３２）。
回路最適化情報管理システム１は、ステップＳＴ３１において選択された回路タイプがＢであると、リファレンス回路であると判断し、入力生成情報蓄積部２３に回路タイプＢに対応した登録されているテストベンチ回路Ｂ、テスト入力波形Ｂ、性能評価関数Ｂの情報を選択し出力する（ＳＴ３３）。
回路最適化情報管理システム１は、ステップＳＴ３１において選択された回路タイプがＣであると、ＡＤＣ回路であると判断し、入力生成情報蓄積部２３に回路タイプＣに対応した登録されているテストベンチ回路Ｃ、テスト入力波形Ｃ、性能評価関数Ｃの情報を選択し出力する（ＳＴ３４）。
なお、ここでは、テストベンチの名前のみ表示しているが、実際には、シミュレータの直接の入力になりうるフォーマットで出力させることも可能である（たとえばネットリスト形式）。
さらにＧＵＩを使えば、回路図をグラフィカルに表示できる。
そして、図８のフローに戻る。
回路最適化情報管理システム１は回路タイプに応じた回路最適化用データを出力する。
この場合、回路最適化情報管理システム１は、図９に示すように、選択された回路タイプを判定し（ＳＴ３１）、たとえば選択された回路タイプがＡであると、オペアンプＯｐＡｍｐであると判断し、入力生成情報蓄積部２３に回路タイプＡに対応した登録されているテストベンチ回路Ａ、テスト入力波形Ａ、性能評価関数Ａの情報を選択し出力する（ＳＴ３２）。
回路最適化情報管理システム１は、ステップＳＴ３１において選択された回路タイプがＢであると、リファレンス回路であると判断し、入力生成情報蓄積部２３に回路タイプＢに対応した登録されているテストベンチ回路Ｂ、テスト入力波形Ｂ、性能評価関数Ｂの情報を選択し出力する（ＳＴ３３）。
回路最適化情報管理システム１は、ステップＳＴ３１において選択された回路タイプがＣであると、ＡＤＣ回路であると判断し、入力生成情報蓄積部２３に回路タイプＣに対応した登録されているテストベンチ回路Ｃ、テスト入力波形Ｃ、性能評価関数Ｃの情報を選択し出力する（ＳＴ３４）。
なお、ここでは、テストベンチの名前のみ表示しているが、実際には、シミュレータの直接の入力になりうるフォーマットで出力させることも可能である（たとえばネットリスト形式）。
さらにＧＵＩを使えば、回路図をグラフィカルに表示できる。
そして、図８のフローに戻る。
ユーザは、本回路最適化情報管理システム１の出力結果であるテストベンチ回路・テスト入力波形の各情報を使用して設計対象回路のシミュレーションを行う。
ユーザは、図１２に示すように、出力されたデータを使用して、シミュレーションを実行する（run_simulation＝シミュレーション実行コマンドの例）。
この例では、ＤＣ電圧と利得と電圧振幅が、本システムの性能評価関数を使って計算され、出力されている。
ユーザは、本システムの出力結果である性能評価関数を使用してシミュレーション結果の評価を行う
ユーザは、図１２に示すように、出力されたデータを使用して、シミュレーションを実行する（run_simulation＝シミュレーション実行コマンドの例）。
この例では、ＤＣ電圧と利得と電圧振幅が、本システムの性能評価関数を使って計算され、出力されている。
ユーザは、本システムの出力結果である性能評価関数を使用してシミュレーション結果の評価を行う
また、ユーザは本回路最適化情報管理システム１の出力結果を、図１３に示すように、一般の回路定数最適化プログラムの入力データとして使用できる。
たとえば、回路定数の可変範囲をユーザが入力する。
図１２の処理の例に加えて、最適化を行いたい回路変数の指定を（たとえば、-param）つけて、回路定数最適化プログラムを実行する（たとえば、run_optimize）。
結果として、仕様を満たす最適な回路変数のそれぞれの値と、そのときの性能評価関数の計算結果を出力する。
設計者は仕様を満たすために、設計回路にこの結果の回路変数値を使えばよいことになる。
なお、ここでは、データベース化された共通の評価関数を用いているために、誰が実行しても仕様の満足・不満足がばらつくことはない。
通常は、この評価関数自体からユーザが作っているため、作り方によってすぐに仕様を満たしたり、一向に満たさなかったりする。
たとえば、回路定数の可変範囲をユーザが入力する。
図１２の処理の例に加えて、最適化を行いたい回路変数の指定を（たとえば、-param）つけて、回路定数最適化プログラムを実行する（たとえば、run_optimize）。
結果として、仕様を満たす最適な回路変数のそれぞれの値と、そのときの性能評価関数の計算結果を出力する。
設計者は仕様を満たすために、設計回路にこの結果の回路変数値を使えばよいことになる。
なお、ここでは、データベース化された共通の評価関数を用いているために、誰が実行しても仕様の満足・不満足がばらつくことはない。
通常は、この評価関数自体からユーザが作っているため、作り方によってすぐに仕様を満たしたり、一向に満たさなかったりする。
上述したように、本実施形態においては、各シミュレーション環境に応じたフォーマットの、テストベンチやそこに入力する波形情報（データ）、さらに使用する回路定数最適化プログラムで読み取り可能な性能評価関数を登録しておく。
これらの情報（データ）は、各回路タイプごとに分類可能なため実現できる。
基本的に、本実施形態においては、回路仕様部分を回路定数最適化プログラムで利用しやすくするために、性能評価関数として記録している。
回路定数最適化プログラムは、最適化を行う上で仕様をシミュレーション結果の関数として与える必要がある。
この関数を回路タイプごとに設計者間で共有化することで、関数作成の手間の削減と、関数の与え方による最適化結果のばらつきを抑える効果がある。
そして、本実施形態において、登録部２４は、回路定数最適化プログラム３におけるシミュレーション実行して得られる性能評価結果を反映させた情報に基づいて所望の性能評価関数式を生成し、入力生成情報蓄積部２３のユーザが指定し入力受付部２１で受け付けた回路タイプに対応させて登録する。
この処理について例示する。
これらの情報（データ）は、各回路タイプごとに分類可能なため実現できる。
基本的に、本実施形態においては、回路仕様部分を回路定数最適化プログラムで利用しやすくするために、性能評価関数として記録している。
回路定数最適化プログラムは、最適化を行う上で仕様をシミュレーション結果の関数として与える必要がある。
この関数を回路タイプごとに設計者間で共有化することで、関数作成の手間の削減と、関数の与え方による最適化結果のばらつきを抑える効果がある。
そして、本実施形態において、登録部２４は、回路定数最適化プログラム３におけるシミュレーション実行して得られる性能評価結果を反映させた情報に基づいて所望の性能評価関数式を生成し、入力生成情報蓄積部２３のユーザが指定し入力受付部２１で受け付けた回路タイプに対応させて登録する。
この処理について例示する。
次に、シミュレーション結果を踏まえて性能評価関数を作成する例を図１４に関連付けて説明する。
この例では、性能評価関数には波形のあるポイントの値や、異なる２つの波形の差を多用するため、波形ウィンドウ内のグラフをダイレクトに選択して、性能評価関数を出すようにしている。
この例では、性能評価関数には波形のあるポイントの値や、異なる２つの波形の差を多用するため、波形ウィンドウ内のグラフをダイレクトに選択して、性能評価関数を出すようにしている。
＜実施例＞
処理
1. ユーザは測定の起点をクリックし、そのままドラッグして測定点でボタンを離す。
処理
1. ユーザは測定の起点をクリックし、そのままドラッグして測定点でボタンを離す。
処理
2. 回路最適化情報管理システム１は、ユーザが指定した１つまたは２つの波形の式をシミュレーション結果から取り出す（例.VT(“/OUT”)とVT(“/IN”) ）。
2. 回路最適化情報管理システム１は、ユーザが指定した１つまたは２つの波形の式をシミュレーション結果から取り出す（例.VT(“/OUT”)とVT(“/IN”) ）。
処理
3. 回路最適化情報管理システム１は、ユーザのクリックまたはドラッグした点の座標を読み取り、上記処理2.の式（例.VT(“/OUT”)とVT(“/IN”) ）にXvalue、またはYvaue関数を追加する。
縦方向に選択したときはYvalue、横方向に選択したときはXvalue、斜め方向ではXvalueもYvalueもありうるので両方の式を作成する（例３）。
3. 回路最適化情報管理システム１は、ユーザのクリックまたはドラッグした点の座標を読み取り、上記処理2.の式（例.VT(“/OUT”)とVT(“/IN”) ）にXvalue、またはYvaue関数を追加する。
縦方向に選択したときはYvalue、横方向に選択したときはXvalue、斜め方向ではXvalueもYvalueもありうるので両方の式を作成する（例３）。
例３の式は次のように表される。
（Yvalue (VT(“/OUT”)30m) - Yvalue (VT(“/IN”)20m)）
または、
（Xvalue (VT(“/OUT”)2V) - Xvalue (VT(“/IN”)3V)）
（Yvalue (VT(“/OUT”)30m) - Yvalue (VT(“/IN”)20m)）
または、
（Xvalue (VT(“/OUT”)2V) - Xvalue (VT(“/IN”)3V)）
処理
4. 回路最適化情報管理システム１は、たとえばマウス操作の起点がX軸またはY軸だったときは1つの波形の式を（例１）、また起点が別の波形上だった場合は２つの波形の差分式を生成する（例２、３）。
例１の式は次のように表される。
（Yvalue (VT(“/OUT”)10m)
4. 回路最適化情報管理システム１は、たとえばマウス操作の起点がX軸またはY軸だったときは1つの波形の式を（例１）、また起点が別の波形上だった場合は２つの波形の差分式を生成する（例２、３）。
例１の式は次のように表される。
（Yvalue (VT(“/OUT”)10m)
例２の式は次のように表される。
（Yvalue (VT(“/OUT”)50m) - Yvalue (VT(“/IN”)50m)）
（Yvalue (VT(“/OUT”)50m) - Yvalue (VT(“/IN”)50m)）
処理
5. 回路最適化情報管理システム１は、上記処理4.で生成した式を性能評価関数としてデータベース（ＤＢ）である入力生成情報蓄積部２３のユーザが指定した回路タイプに登録する（斜めの場合は２通りあるのでユーザがどちらか選択すればよい）。
5. 回路最適化情報管理システム１は、上記処理4.で生成した式を性能評価関数としてデータベース（ＤＢ）である入力生成情報蓄積部２３のユーザが指定した回路タイプに登録する（斜めの場合は２通りあるのでユーザがどちらか選択すればよい）。
通常はグラフを選択すると値（電圧・電流など）を返すのが常識だが、この操作をすると、波形の式を返すようにする（これまで説明してきた性能評価関数に相当）。
その仕組みは、波形には必ず元となる式が存在するので、それを返すようにすればよい（例１）。
また、２本のグラフ間でこの操作を行った場合は、式の差分として返すようにする（例２）。
その仕組みは、波形には必ず元となる式が存在するので、それを返すようにすればよい（例１）。
また、２本のグラフ間でこの操作を行った場合は、式の差分として返すようにする（例２）。
以上説明したように、本実施形態によれば、事前に定義された回路タイプ一覧から、設計対象回路で使用されている回路タイプを選択すると、その回路に必要なシミュレーションテストベンチ回路とそのテスト入力波形、およびシミュレーション結果を評価するための回路性能評価関数を出力する。
これにより、設計作業での人手でテストベンチ回路とテスト入力波形を作成する手間を削減できる。また、本システムから出力されるテストベンチ回路、テスト入力波形、性能評価関数は一般の回路定数最適化プログラムの入力として使用でき、人手での回路定数最適化プログラムへの入力データ作成作業の手間を削減し、評価関数の共有化により関数の与え方による最適化結果のばらつきを抑える効果が期待できる。
本実施形態では、アナログ集積回路設計での回路定数最適化プログラム使用時に必要となるテストベンチ・性能評価関数を設計回路タイプから自動生成することで、設計者の労力削減と設計者能力に依存しないテスト環境を提供することが可能となる。
これにより、設計作業での人手でテストベンチ回路とテスト入力波形を作成する手間を削減できる。また、本システムから出力されるテストベンチ回路、テスト入力波形、性能評価関数は一般の回路定数最適化プログラムの入力として使用でき、人手での回路定数最適化プログラムへの入力データ作成作業の手間を削減し、評価関数の共有化により関数の与え方による最適化結果のばらつきを抑える効果が期待できる。
本実施形態では、アナログ集積回路設計での回路定数最適化プログラム使用時に必要となるテストベンチ・性能評価関数を設計回路タイプから自動生成することで、設計者の労力削減と設計者能力に依存しないテスト環境を提供することが可能となる。
すなわち、本実施形態によれば、手作業でのテストベンチ回路作成、テスト入力波形作成の手間を削減できる。
回路定数最適化プログラムへの入力のうち、テストベンチ回路・テスト入力波形・性能評価関数を作成する手間を削減できる。
回路タイプごとに固有のテストベンチ回路・テスト入力波形・性能評価関数を提供することにより、異なる設計においても共通のシミュレーション評価環境を構築できる。
個々の設計者の能力に依存しないばらつきのないシミュレーション評価環境を構築できる。
回路性能評価時に、目視によるシミュレーション出力波形評価を行っている回路設計では、シミュレーション結果のための回路性能評価関数が存在しない。ゆえに回路定数最適化プログラムへの入力として、ユーザが自ら性能評価関数を用意しなければならない。
本システムの出力には、回路性能評価関数が含まれているため、直接、回路定数最適化プログラムの入力として使用することができる。
回路定数最適化プログラムへの入力のうち、テストベンチ回路・テスト入力波形・性能評価関数を作成する手間を削減できる。
回路タイプごとに固有のテストベンチ回路・テスト入力波形・性能評価関数を提供することにより、異なる設計においても共通のシミュレーション評価環境を構築できる。
個々の設計者の能力に依存しないばらつきのないシミュレーション評価環境を構築できる。
回路性能評価時に、目視によるシミュレーション出力波形評価を行っている回路設計では、シミュレーション結果のための回路性能評価関数が存在しない。ゆえに回路定数最適化プログラムへの入力として、ユーザが自ら性能評価関数を用意しなければならない。
本システムの出力には、回路性能評価関数が含まれているため、直接、回路定数最適化プログラムの入力として使用することができる。
より具体的には、本実施形態によれば、あらゆる信号変化はすべて波形で表せることから、設計者が回路性能を確認するのに使用している「波形グラフ」から性能評価関数から取り出すこと可能である。
また、性能評価関数作成は、回路設計者の知識によるのではなく、数式を組み立てる作業であるため、テストベンチ、入力波形、性能評価関数の中で、ユーザが作成することが難しい性能評価関数作成を容易に行うことが可能である。
さらに、この仕組みにより、ＤＢ作成が簡略化されることで、ユーザが自由に登録、削除ができ、あらゆる設計にも柔軟に対応することができる。
一般的には、ある測定ポイントを表すための性能評価関数の書式を理解しておかないと、新しい測定ポイントを回路最適化時の設計仕様（性能評価関数）に入れることすらできない。
これに対して、本実施形態によれば、波形から性能評価関数を得るので、設計者能力に依存しないで、設定することができる。
また、性能評価関数作成は、回路設計者の知識によるのではなく、数式を組み立てる作業であるため、テストベンチ、入力波形、性能評価関数の中で、ユーザが作成することが難しい性能評価関数作成を容易に行うことが可能である。
さらに、この仕組みにより、ＤＢ作成が簡略化されることで、ユーザが自由に登録、削除ができ、あらゆる設計にも柔軟に対応することができる。
一般的には、ある測定ポイントを表すための性能評価関数の書式を理解しておかないと、新しい測定ポイントを回路最適化時の設計仕様（性能評価関数）に入れることすらできない。
これに対して、本実施形態によれば、波形から性能評価関数を得るので、設計者能力に依存しないで、設定することができる。
なお、本発明の実施形態は、上述した実施形態に拘泥せず、当業者であれば、本発明の要旨を変更しない範囲内で様々な改変が可能である。
また、以上詳細に説明した方法は、上記手順に応じたプログラムとして形成し、ＣＰＵ等のコンピュータで実行するように構成することも可能である。
また、このようなプログラムは、半導体メモリ、磁気ディスク、光ディスク、フロッピー（登録商標）ディスク等の記録媒体、この記録媒体をセットしたコンピュータによりアクセスし上記プログラムを実行するように構成可能である。
また、このようなプログラムは、半導体メモリ、磁気ディスク、光ディスク、フロッピー（登録商標）ディスク等の記録媒体、この記録媒体をセットしたコンピュータによりアクセスし上記プログラムを実行するように構成可能である。
１・・・回路最適化情報管理システム、２・・・回路最適化情報管理装置、２１・・・入力受付部、２２・・・表示部、２３・・・入力生成情報蓄積部、２４・・・登録部、２５・・テストベンチ（ＴＢ）出力部、２６・・・テスト入力波形出力部、２７・・・評価関数出力部、２８・・・制御部、３・・・回路定数最適化プログラム。
Claims (8)
- 集積回路設計での回路定数最適化プログラム使用時に必要となる情報を提供する回路最適化情報管理装置であって、
設計対象回路で使用される回路タイプの候補と、当該回路タイプに対応するシミュレーションテストベンチ回路、シミュレーションテスト入力波形、およびシミュレーション結果を評価するための回路性能評価関数に関する各情報を登録可能な蓄積部と、
設計対象回路で使用されている回路タイプが選択されると、上記蓄積部に登録されている当該選択された回路タイプに対応するテストベンチ回路、テスト入力波形、性能評価関数に関する情報を選択し、回路定数最適化プログラムに提供する提供部と、
回路定数最適化プログラムにおけるシミュレーションを実行して得られる性能評価結果を反映させた情報に基づいて所望の性能評価関数を生成し、該当する回路タイプに対応させて登録する登録部と
を有する回路最適化情報管理装置。 - 上記登録部は、
指定された少なくとも一つの波形式をシミュレーション結果から取り出し、当該波形式に指定情報に応じた座標情報を付加して式を生成し、当該生成した式を性能評価関数として回路タイプに対応する性能評価関数として上記蓄積部に登録する
請求項１記載の回路最適化情報管理装置。 - 入力される回路タイプ情報を受け付ける入力受付部を有し、
上記提供部は、
上記入力受付部で受け付けた回路タイプに対応するテストベンチ回路、テスト入力波形、性能評価関数に関する情報を選択し、回路定数最適化プログラムに提供する
請求項１または２記載の回路最適化情報管理装置。 - 回路タイプ候補、選択された回路タイプに応じて回路定数最適化プログラムに供給される情報、回路定数最適化プログラムにおけるシミュレーション実行、結果の少なくともいずれかを表示可能な表示部を有し、
上記入力受付部には、上記表示部の表示内容に応答した情報が入力される
請求項３記載の回路最適化情報管理装置。 - 少なくとも蓄積部、提供部、登録部を含み、集積回路設計での回路定数最適化プログラム使用時に必要となる情報を提供する回路最適化情報管理装置における回路最適化情報管理方法であって、
上記蓄積部が、入力受付部で受け付けた、設計対象回路で使用される回路タイプの候補と、当該回路タイプに対応するシミュレーションテストベンチ回路、シミュレーションテスト入力波形、およびシミュレーション結果を評価するための回路性能評価関数に関する各情報を登録する第１ステップと、
上記提供部が、設計対象回路で使用されている回路タイプが選択されると、上記登録されている当該選択された回路タイプに対応するテストベンチ回路、テスト入力波形、性能評価関数に関する情報を選択する第２ステップと、
上記提供部が、選択した情報を回路定数最適化プログラムに提供する第３ステップと、
上記登録部が、回路定数最適化プログラムにおけるシミュレーションを実行して得られる性能評価結果を反映させた情報に基づいて所望の性能評価関数を生成する第４ステップと、
上記登録部が、生成した性能評価関数を該当する回路タイプに対応させて上記蓄積部に登録する第５ステップと
を有する回路最適化情報管理方法。 - 上記第４ステップにおいては、
上記登録部が、指定された少なくとも一つの波形式をシミュレーション結果から取り出し、当該波形式に指定情報に応じた座標情報を付加して式を生成し、
上記第５ステップにおいては、
上記登録部が、当該生成した式を性能評価関数として回路タイプに対応する性能評価関数として上記蓄積部に登録する
請求項５記載の回路最適化情報管理方法。 - 集積回路設計での回路定数最適化プログラム使用時に必要となる情報を提供する回路最適化情報管理処理であって、
設計対象回路で使用される回路タイプの候補と、当該回路タイプに対応するシミュレーションテストベンチ回路、シミュレーションテスト入力波形、およびシミュレーション結果を評価するための回路性能評価関数に関する各情報を登録する第１処理と、
設計対象回路で使用されている回路タイプが選択されると、上記登録されている当該選択された回路タイプに対応するテストベンチ回路、テスト入力波形、性能評価関数に関する情報を選択する第２処理と、
選択した情報を回路定数最適化プログラムに提供する第３処理と、
回路定数最適化プログラムにおけるシミュレーションを実行して得られる性能評価結果を反映させた情報に基づいて所望の性能評価関数を生成する第４処理と、
生成した性能評価関数を該当する回路タイプに対応させて登録する第５処理と
をコンピュータに実行させるプログラム。 - 上記第４処理においては、
指定された少なくとも一つの波形式をシミュレーション結果から取り出し、当該波形式に指定情報に応じた座標情報を付加して式を生成し、
上記第５処理においては、
当該生成した式を性能評価関数として回路タイプに対応する性能評価関数として上記蓄積部に登録する
処理をコンピュータに実行させる請求項７記載のプログラム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007121407A JP5018219B2 (ja) | 2007-05-02 | 2007-05-02 | 回路最適化情報管理装置およびその方法、並びにプログラム |
| US12/150,566 US8843863B2 (en) | 2007-05-02 | 2008-04-29 | Apparatus, method and computer program for managing circuit optimization information |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007121407A JP5018219B2 (ja) | 2007-05-02 | 2007-05-02 | 回路最適化情報管理装置およびその方法、並びにプログラム |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2008276628A JP2008276628A (ja) | 2008-11-13 |
| JP2008276628A5 JP2008276628A5 (ja) | 2010-05-06 |
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|---|---|---|---|
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| Country | Link |
|---|---|
| US (1) | US8843863B2 (ja) |
| JP (1) | JP5018219B2 (ja) |
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| JP2005055960A (ja) * | 2003-08-05 | 2005-03-03 | Renesas Technology Corp | 回路設計情報の記録媒体 |
| JP2006178775A (ja) * | 2004-12-22 | 2006-07-06 | Canon Inc | 検証環境作成装置及びその処理方法 |
| JP2007213232A (ja) * | 2006-02-08 | 2007-08-23 | Canon Inc | 設計支援システム及びドキュメント生成方法 |
-
2007
- 2007-05-02 JP JP2007121407A patent/JP5018219B2/ja not_active Expired - Fee Related
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2008
- 2008-04-29 US US12/150,566 patent/US8843863B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2008276628A (ja) | 2008-11-13 |
| US20080307373A1 (en) | 2008-12-11 |
| US8843863B2 (en) | 2014-09-23 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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