JPH1185822A - 回路設計支援方法及び装置並びに回路設計支援プログラムを記憶した記憶媒体 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 ＡＳＩＣ用ＭＯＳアナログ回路ライブラリの
製造プロセス変更に対する再設計において、（１）処理
時間が短い。（２）設計者が評価関数を選定する必要が
ない。（３）満足する解が得られなかった場合、回路中
問題となる箇所を示し、即時に対策を立てやすくする。 【解決手段】 設計回路における等価回路の素子値と既
存回路の対応素子値との差を最小化する設計回路のＭＯ
Ｓトランジスタのゲート幅及びゲート長を探索する手段
と、探索後、設計回路の等価回路の素子値と、既存回路
の等価回路の対応する素子値とが異なる場合、その素子
値に関わる設計回路側のＭＯＳトランジスタを明示する
手段を設ける。 【効果】 回路定数最適化の処理時間を短縮できるので
短期間でライブラリを更新できる。回路定数最適化工程
において評価関数に含める特性の選定が不必要となる。
設計者は回路定数最適化において問題のある箇所を把握
でき対策を立てやすくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電界効果型トランジ
スタ（以後ＭＯＳトランジスタ）半導体集積回路の設計
支援、特にＡＳＩＣ（特定用途向け集積回路）用アナロ
グ回路ライブラリの製造プロセス変更に対する再設計に
おいて、電源電圧及び目標性能といった設計仕様に変更
がない場合に最適な回路設計支援方法及び装置、並びに
回路設計支援プログラムを記憶した記憶媒体に関する。

【０００２】

【従来の技術】ＡＳＩＣの機能ＩＣライブラリはプロセ
スの微細化技術の発展とともに再設計される。従来、Ａ
ＳＩＣ用ＭＯＳアナログ回路ライブラリの再設計は製造
プロセスの変更、電源電圧の変更、機能ブロックＩＣの
性能仕様の変更に伴って行われてきている。しかし回路
方式が大きく変更されることは稀である。そこで設計工
数及び期間の増大を避けるため新規設計をせず、既存の
回路を再利用する。このとき回路のトポロジーを変えず
に回路定数の変更のみで対応できれば効率的である。こ
の作業をさらに効率化するために回路定数最適化プログ
ラムが用いられていた。この回路定数最適化プログラム
により機能ブロックＩＣの再設計は要素回路に含まれる
抵抗の抵抗値、容量の容量値、ＭＯＳトランジスタの寸
法といった回路定数を変数とし回路性能と回路性能に対
する設計仕様値との差を評価関数とする最適化問題に定
式化されていた。なお、この種の半導体装置について詳
しく述べてある例としては、1996年5月10日、日経PB社
発行、神保進一（著）、「最新マイクロプロセッサテク
ノロジ」（p.187）があり、ASIC及びそのアーキテクチ
ャについて記載されている。また回路定数最適化プログ
ラムについて詳しく述べてある例としては、1990年10月
15日、日経BP社発行、日経エレクトロニクス（No.51
1）、特集「目標特性に合わせて回路定数を自動変更す
るアナログCADシステム」（p.195）がある。

【０００３】従来の回路設計支援方法ではまず既存の回
路の仕様を獲得する。次に回路定数最適化を行うために
ＭＯＳトランジスタのゲート幅とゲート長の初期値を設
定する。次のステップは回路定数最適化のループであ
る。設計回路の性能を測定するためのＮ種類の回路シミ
ュレーションを行う。ここでＮは仕様に含まれる性能の
数である。次にすべてのＭＯＳトランジスタのゲート幅
とゲート長の変更について収束判定を行う。収束判定に
は変更量に対し基準を設定し、基準を下回る変更の場合
に収束と判定する。ここで収束と判定されれば最適化の
ループから抜けて得られたＭＯＳトランジスタのゲート
幅及びゲート長を出力し、処理を終了する。また収束と
判定されないか最初の判定の場合はＭＯＳトランジスタ
のゲート幅及びゲート長を設計回路のＮ種類の性能が仕
様に近づくように修正する。また従来の回路設計支援装
置においては入力として既存回路の回路データと設計回
路のＭＯＳトランジスタモデルパラメータ及び既存回路
の仕様がある。また電子計算機の内部に既存回路の仕様
入力部と回路定数最適化の初期設定を行う初期設定部と
回路シミュレーション部と回路定数修正部及び制御部と
いった機能がある。また出力として設計回路の回路デー
タがある。これらが従来の回路設計支援方法における各
ステップと対応し、既存回路の仕様獲得は既存回路の仕
様入力部に、また最適化の初期値設定は初期設定部に、
回路シミュレーションは回路シミュレーション部に、Ｍ
ＯＳトランジスタのゲート幅及びゲート長の修正は回路
定数修正部に、その他の判定・表示処理は制御部により
行う。

【０００４】

【発明が解決しようとする課題】従来方法ではＡＳＩＣ
用ＭＯＳアナログ回路ライブラリの再設計に対して製造
プロセスのみ変更され電源電圧及び性能仕様の変更のな
い場合は要素回路の設計変更が比較的小さいことが予想
されるにもかかわらず、製造プロセスや電源電圧及び性
能仕様のすべての変更を行う場合と同様、上記に説明し
たような回路性能と回路性能に対する設計仕様値との差
を評価関数とする最適化手法をとっていたため次の
（１）〜（３）の問題が存在していた。

【０００５】（１）処理時間が大きい事 一般に回路定数最適化では多目的非線形最適化アルゴリ
ズムが用いられる。多目的非線形最適化アルゴリズムの
処理時間toptはパラメータの数をnp、目的の数をno、一
つの目的の評価時間をTsimとすると次式で示される。

【０００６】topt = (np + 1 + Nl)・Ni・no・Tsim ここでNiは最適解探索の反復数、Nl は直線探索の反復
数でそれぞれだいたい５〜１０、１〜３の値をとる。一
般の回路定数最適化ではnpは回路定数の数で１０〜２
０、noは評価関数に入れる性能の数で１〜１０、Tsimは
一つの性能を評価するのに要する回路シミュレーション
時間で数秒〜数分である。例として回路定数の数が１
２、評価関数に入れる性能の数が５、一つの性能を評価
するのに要する回路シミュレーション時間が１０秒、Ni
が７、Nlが２の場合には回路定数最適化の処理時間は５
２５０秒、つまり約１時間２７分もかかる。

【０００７】（２）評価関数に入れる回路性能を選定す
ることが必要で、しかも必要十分な選定は困難である事 一般にアナログ回路の設計で検討される性能は直流特
性、周波数特性、過渡特性に渡り、良い設計を行うには
多くの特性について検討すべきである。その一方、回路
定数最適化においては評価関数に入れる回路性能をむや
みに多くすると処理時間の増大を招いてしまう。そこで
アナログ回路の回路定数最適化における評価関数に入れ
る回路性能の選定は必要十分なものに限る必要がある
が、設計前にそれを判断することは困難である。

【０００８】（３）解が得られなかった場合、原因が示
されないので対策が立てにくい事 一般の回路定数最適化では最適解が得られなかった場
合、得られる情報は目標を達成できなかった性能がどれ
であるかだけなので、設計者が即時に対策をたてるため
の十分な情報を得られない。

【０００９】本発明は上記問題を鑑み、製造プロセスの
み変更され外部仕様に変更がない場合の回路定数最適化
において次の（１）〜（３）の条件を満足する回路設計
支援方法及び装置を提供することである。

【００１０】（１）処理時間が短い （２）設計者が評価関数を選定する必要がない （３）満足する解が得られなかった場合、問題となる箇
所を示し、即時に対策を立てやすくする

【００１１】

【課題を解決するための手段】アナログ回路の特性は小
信号交流等価回路（以後等価回路）で決まる。製造プロ
セスが変わっても、等価回路が同じであれば回路の周波
数特性も同じである。なお等価回路の素子は電圧制御電
流源や抵抗、容量でありその素子値はＭＯＳトランジス
タの相互コンダクタンス及び出力コンダクタンス（出力
抵抗の逆数）といった動作点特性から計算される。そこ
で再設計する回路における等価回路の素子値を既存回路
における等価回路の対応する素子値を実現させるように
することによって、再設計する回路の性能を既存回路の
性能とほぼ同一にすることができる。つまり回路定数最
適化手法を用いて設計回路のＭＯＳトランジスタのゲー
ト幅及びゲート長を変数とし、設計回路における等価回
路の素子値と既存回路における等価回路の対応する素子
値との差を評価関数とすることにより回路の再設計を支
援することができる。そこで従来ＭＯＳアナログ回路の
再設計において回路トポロジーのみを再利用していたの
に対し、本発明ではそれに加えて既存回路における等価
回路の情報を再利用することにより、回路定数最適化に
おいて仕様として考慮すべき性能の種類だけ必要だった
回路シミュレーションを動作点解析の１種類のみに削減
することを特徴とする。

【００１２】つまり前記課題（１）及び（２）を解決す
るための手段として、回路設計支援方法において設計回
路における等価回路の素子値と既存回路の対応するそれ
との差を最小化するように設計回路のＭＯＳトランジス
タのゲート幅及びゲート長を探索する回路定数最適化処
理を設ける。すなわち従来の回路の仕様を獲得する代わ
りに既存回路のＭＯＳトランジスタの動作点特性を獲得
し等価回路の素子値を計算するステップを設け、また従
来必要だった設計回路のＮ度の回路シミュレーションを
する代わりに動作点解析の回路シミュレーションを１度
行うステップを設け、さらに従来設計回路のＮ種類の性
能が仕様に近づくようにＭＯＳトランジスタのゲート幅
及びゲート長を修正する代わりに設計回路における等価
回路の素子値が既存回路のそれに近づくようにＭＯＳト
ランジスタのゲート幅及びゲート長を修正するステップ
を設ける。この修正は従来と同様に非線形最適化手法で
可能である。またこの回路定数最適化処理の後に新たな
ステップを加え、設計回路における等価回路の素子値が
既存回路のそれらと同一か判定する。判定に際しては基
準値を用い、設計回路における等価回路の素子値と既存
回路のそれらの差が基準値を下回った場合に同一と判定
する。基準値の設定は十分小さい値である必要がある。
以上により本発明の回路設計支援方法においては回路定
数最適化の評価関数に入れる性能はＭＯＳトランジスタ
の動作点特性のみであり、これらは回路シミュレーショ
ンの動作点解析１回で得られることがわかる。これによ
り回路定数最適化の処理時間は式より1/noに短縮でき
る。また評価関数に含める項目は回路における等価回路
の素子値と決めているので設計者が改めて選定する必要
がなくなる。以上により前記課題（１）及び（２）を解
決することができる。

【００１３】また前記課題（３）を解決するための手段
として、回路設計支援装置においてまた本ステップで設
計回路における等価回路の素子値と既存回路のそれらと
異なるものがあると判定された場合には合わせこめなか
った素子値に関連するＭＯＳトランジスタの名前を表示
する機能を設ける。これにより設計者は回路定数最適化
において問題となっている箇所を把握でき対策を立てや
すくすることができる。以上のようにして前記課題
（３）を解決することができる。

【００１４】

【発明の実施の形態】以下、回路定数最適化に関する本
発明の実施の形態を図面に基づいて説明する。図１は本
発明の一実施の形態による第１の回路設計支援装置のブ
ロック図、図２は本発明の一実施の形態による第１の回
路設計支援装置の動作フローチャート図、図３は本発明
の一実施の形態による第２の回路設計支援装置のブロッ
ク図、図４は本発明の一実施の形態による第２の回路設
計支援装置の動作フローチャート図、図５は本発明の一
実施の形態による既存回路の回路トポロジと回路定数を
示した回路図、図６は本発明の一実施の形態による既存
回路の等価回路の回路図、図７は本発明の一実施例の形
態による最適化されないMOSトランジスタの回路図の表
示例を示した説明図である。図８は本発明者が検討した
従来の回路設計支援装置のブロック図、図９は本発明者
が検討した従来の回路設計支援装置の動作フローチャー
ト図である。

【００１５】まず図１を用いて本発明の第１の実施形態
における回路設計支援装置について説明する。本実施の
形態において回路設計支援装置１は入力部２、回路シミ
ュレーション部３、設計回路等価回路素子値計算部４、
回路定数修正部５、 等価回路素子値計算部６、MOSトラ
ンジスタ表示部７、制御部８から構成されている。入力
部２は設計回路の回路データD1、デバイスパラメータD
2、既存回路の等価回路素子値D3、等価回路トポロジD4
と設計回路用等価回路素子値計算方法D5といったデータ
を入力する。設計回路の回路データD1は回路トポロジ、
回路定数、設計時に変数とする回路定数及び回路定数間
の従属関係から構成されている。また回路シミュレーシ
ョン部３はMOSトランジスタの動作点解析を行う。回路
シミュレーション部は回路シミュレータを用いる。回路
シミュレータとして知られているものに米国カリフォル
ニア大学バークレー校で開発されたSPICEがある。SPICE
は回路データとデバイスパラメータからキルヒホッフの
法則、オームの法則、半導体物理に関する方程式をたて
これを解くことにより、回路中の節点電位、素子電流を
計算するものである。さらに回路定数修正部５はMOSト
ランジスタのゲート幅とゲート長の修正を行う。そして
設計回路等価回路素子値計算部４は設計回路における等
価回路素子値を計算する。また等価回路素子値一致判定
部６は設計回路における等価回路の素子の素子値と既存
回路における等価回路の対応する素子の素子値に関する
一致判定を行う。さらにMOSトランジスタ表示部７は設
計回路における等価回路の素子値と既存回路において対
応するそれらと異なるものがあると判定された場合に一
致させられなかった素子値に関連するMOSトランジスタ
の名前を表示する。そして制御部８は回路設計支援装置
１のすべての制御をつかさどる。またこの制御部８には
入力部２から入力された所定のデータを格納する記憶部
が設けられている。本装置の出力は処理結果である設計
回路の回路データD6であり、回路トポロジと回路定数で
ある。

【００１６】次に図１、図２、図５、図６、図７を用い
て本発明の第１の実施形態における作用について説明す
る。まず図５は設計の基になる既存回路の回路図であ
る。これはオペアンプ回路であり、MOSトランジスタMP1
〜MP7、MN1〜MN8、MP11〜MP13、MN11〜MN12、MR1〜MR
2、MSHN1、容量CC1、CC2、CO1、CO2から構成されてい
る。MOSトランジスタのゲート幅及びゲート長は各々近
傍に示されている。この回路の設計仕様を表１に示す。

【００１７】

【表１】

【００１８】また設計時に変数とする回路定数を表２
に、回路定数間の従属関係を表３に示す。

【００１９】

【表２】

【００２０】

【表３】

【００２１】さらに図６は図５のオペアンプにおける等
価回路の回路図であり、回路は従属電流源gm1、gm2と抵
抗r1、r2、r3及び容量Cc、CLから構成されている。これ
らの素子における従属電流源の従属係数、抵抗の抵抗
値、容量の容量値といった素子値はオペアンプを構成す
るMOSトランジスタの相互コンダクタンス（gm）や出力
コンダクタンス（gds）、容量から数１〜数６に示す計
算式を用いて計算できる。

【００２２】

【数１】

【００２３】

【数２】

【００２４】

【数３】

【００２５】

【数４】

【００２６】

【数５】

【００２７】

【数６】

【００２８】そしてこの既存回路に基づいてトポロジを
変更せずに回路定数のみを変更して設計を行う場合につ
いて説明する。ここで回路定数とは抵抗、容量における
素子値やMOSトランジスタにおけるゲート幅やゲート長
といった寸法値を指す。まず入力部２により設計回路の
回路データD1と新しく設計される回路の製造プロセスに
おけるデバイスパラメータのデータD2及び既存回路の等
価回路素子値のデータD3、等価回路トポロジD4と設計回
路用等価回路素子値計算方法のデータD5を入力する（ス
テップS101）。続いて同様に入力部２により設計回路に
おける各回路定数の初期検討値として既存回路において
それぞれ対応する回路定数を設定する（ステップS10
2）。そして回路シミュレーション部３により設計回路
における動作点解析の回路シミュレーションを行う（ス
テップS103）。次に設計回路等価回路素子値計算部４が
前ステップにおける回路シミュレーションの結果とデー
タD5に基づいて設計回路における等価回路の素子値を計
算する（ステップS104）。そして回路定数修正部５がこ
の設計回路における等価回路の素子値の計算結果に基づ
いて、設計回路における等価回路の素子値が既存回路に
おける等価回路の対応する素子値に近づくように、設計
回路における変数とする回路定数を修正する（ステップ
S105）。この修正は設計回路における等価回路の各素子
値の既存回路における等価回路の対応する素子値に対す
る誤差を評価関数としこれを最小化する非線形最小化手
法を用いることで実現できる。このステップにおける修
正の非線形最小化に関する定式化を表４に示す。

【００２９】

【表４】

【００３０】なお非線形最小化手法とは評価関数の微係
数を用い評価関数値の小さくなる方向を割り出し、その
方向に向かって任意の制約条件下における評価関数の最
小点を逐次的に探索する手法である。代表的なものに最
急降下法、準ニュートン法、逐次二次計画法などがあ
り、この種のアルゴリズムについて詳しく述べてある例
としては1990年、日科技連発行、今野浩、山下浩
（著）、「非線形計画法」や1991年、日刊工業新聞社発
行、ASNOP研究会（著）、「非線形最適化プログラミン
グ」がある。続いて回路定数修正部５が変数とする回路
定数の収束判定を行う（ステップS106）。収束判定の方
法は次の通りである。変数とする回路定数xi（i=1、
2、...、n ただしnは変数とする回路定数の数）に対し
初期値をXi、現在の反復における値をxi、前回の反復に
おける値をxiモ とする。このとき収束判定条件を｜(xi
−xiモ)/Xi｜＜δとし条件を満足するならば収束、満足
しなければ未収束とする。条件を表わす不等式の左辺は
回路定数の初期値に対する反復前後の相対的変更量であ
り、右辺δは１に対して十分小さい値をとる必要があ
る。したがってδはLSIの相対的加工限界精度と同等（1
/100程度）とする。このステップにおいて設計回路の変
数とする回路定数が収束したと判定されたならば次のス
テップに進み、未収束と判定されたならばステップS103
へ戻って変更する回路定数の修正を繰り返す。次のステ
ップに進むと等価回路素子値一致判定部６がデータD3に
基づいて設計回路における等価回路の素子値が既存回路
における等価回路の対応する素子値と一致するか判定す
る（ステップS107）。一致判定の方法は次の通りであ
る。設計回路における等価回路の素子値yi（i=1、
2、...、m ただしmは等価回路の素子値の数）に対し既
存回路における値をYi とする。このとき一致判定条件
を｜(yi−Yi)/Yi｜＜εとし条件を満足するならば一
致、満足しなければ不一致とする。条件を表わす不等式
の左辺は等価回路素子値の初期値に対する素子値の差で
あり、設計回路と既存回路における等価回路間の周波数
特性の相違につながるので右辺εは１に対して十分小さ
い値をとる必要がある。したがってεもδと同等（1/10
0程度）とする。このステップにおいて等価回路の素子
値が一致と判定されたならば設計回路におけるMOSトラ
ンジスタのゲート幅及びゲート長のデータD6を表示して
（ステップS108）処理を終了し、等価回路の素子値が不
一致と判定されたならばMOSトランジスタ表示部７が図
７に示すように不一致となった素子値の計算に関連する
MOSトランジスタを反転表示して（ステップS109）処理
を終了する。ステップS109においては素子値の計算に関
連するMOSトランジスタは素子値の計算式に含まれるMOS
トランジスタを表示する。

【００３１】次に図３を用いて本発明の第２の実施形態
における回路設計支援装置について説明する。本実施の
形態において回路設計支援装置301は、第１の実施形態
における回路設計支援装置１で既存回路の等価回路素子
値のデータD3を入力していた代わりに、既存回路設計時
の製造プロセスにおけるデバイスパラメータに関するデ
ータD6と既存回路用等価回路素子値計算方法D7を入力す
る。また第１の実施形態における回路設計支援装置１に
対し、新たに既存回路等価回路素子値計算部９を設け
る。既存回路等価回路素子値計算部９は既存回路設計時
の製造プロセスにおけるデバイスパラメータに関するデ
ータD6に基づき既存回路における等価回路の素子値を計
算する。

【００３２】次に図４を用いて本発明の第２の実施形態
における作用について説明する。本実施の形態では第１
の実施形態で既存回路の等価回路素子値のデータD3を入
力して用いていた代わりに、既存回路設計時の製造プロ
セスにおけるデバイスパラメータに関するデータD6と既
存回路用等価回路素子値計算方法D7を入力し、これを用
いて既存回路における等価回路の素子値を計算するステ
ップが新たに加わっている。すなわちまず入力部２によ
り既存回路の回路データD1と新しく設計される回路の製
造プロセスにおけるデバイスパラメータのデータD2及び
既存回路の製造プロセスにおけるデバイスパラメータの
データD6及び等価回路トポロジD4と設計回路の等価回路
素子値計算方法のデータD5、既存回路の等価回路素子値
計算方法のデータD7を入力する（ステップS301）。そし
て回路シミュレーション部３により既存回路における動
作点解析の回路シミュレーションを行う（ステップS30
2）。次に既存回路等価回路素子値計算部９が前ステッ
プにおける回路シミュレーションの結果とデータD7に基
づいて既存回路における等価回路の素子値を計算する
（ステップS303）。この後は第１の実施形態におけるス
テップS102以降に従う。

【００３３】次に図８を用いて本発明者が検討した従来
の回路設計支援装置について説明する。まず回路設計支
援装置800は入力部２、回路シミュレーション部３、回
路特性計算部801、回路定数修正部５、制御部８から構
成されている。入力部２は設計回路の回路データD1、デ
バイスパラメータD2、既存回路の設計仕様D8といったデ
ータを入力する。回路特性計算部801は回路シミュレー
ション部３と共に設計回路において設計仕様に列挙され
た回路特性を計算する。本発明者が検討した従来の回路
設計支援装置が本発明による回路設計支援装置１及び30
1と異なるのはMOSトランジスタ表示部７がない事であ
る。また設計回路等価回路素子値計算部４、等価回路素
子値一致判定部６、既存回路等価回路素子値計算部９が
無く、代わりに回路特性計算部801がある事である。

【００３４】次に図９を用いて本発明者が検討した従来
の回路設計支援に関する実施形態について説明する。ま
ず入力部２により設計回路の回路データD1と新しく設計
される回路の製造プロセスにおけるデバイスパラメータ
のデータD2及び既存回路の設計仕様のデータD8を入力す
る（ステップS801）。続いて同様に入力部２により設計
回路における各回路定数の初期検討値として既存回路に
おいてそれぞれ対応する回路定数を設定する（ステップ
S102）。そして回路シミュレーション部３により設計回
路におけるゲインを計算するための回路シミュレーショ
ンを行う（ステップS802）。次に回路特性計算部801が
前ステップにおける回路シミュレーションの結果に基づ
いて設計回路におけるゲインを計算する（ステップS80
3）。そして回路シミュレーション部３により設計回路
における帯域を計算するための回路シミュレーションを
行う（ステップS804）。次に回路特性計算部801が前ス
テップにおける回路シミュレーションの結果に基づいて
設計回路における帯域を計算する（ステップS805）。そ
して回路シミュレーション部３により設計回路における
位相余裕を計算するための回路シミュレーションを行う
（ステップS806）。次に回路特性計算部801が前ステッ
プにおける回路シミュレーションの結果に基づいて設計
回路における位相余裕を計算する（ステップS807）。そ
して回路定数修正部５がこの設計回路におけるゲイン、
帯域、位相余裕すなわち回路特性の計算結果に基づい
て、設計回路における回路特性が既存回路の回路特性に
近づくように、設計回路における変数とする回路定数を
修正する（ステップS808）。この修正は設計回路におけ
るゲイン、帯域、位相余裕と既存回路のゲイン、帯域、
位相余裕との差を評価関数とする非線形最小化手法を用
いることで実現できる。このステップにおける修正の非
線形最小化に関する定式化を表５に示す。表５に最小化
目的として消費電力が挙げられているが、消費電力はス
テップS802における回路シミュレーションにおいて得る
ことができる。

【００３５】

【表５】

【００３６】続いて回路定数修正部５が変数とする回路
定数の収束判定を行う（ステップS106）。収束判定の方
法は本発明の第１の実施形態と同様である。このステッ
プにおいて設計回路の変数とする回路定数が収束したと
判定されたならば次のステップに進み、未収束と判定さ
れたならばステップS802へ戻って回路特性の計算及び変
更する回路定数の修正を繰り返す。次のステップに進む
と設計回路におけるMOSトランジスタのゲート幅及びゲ
ート長のデータを表示して（ステップS108）処理を終了
する。

【００３７】ここで図８、図９より本発明者が検討した
回路設計支援装置800ではステップS802〜ステップS807
において３度のシミュレーションを行わなければなら
ず、処理時間が長時間化してしまうことになる。しかし
本実施の形態に示す回路設計支援装置１では回路トポロ
ジーのみを再利用するだけでなく、既存回路における等
価回路の素子値を再利用することにより、従来設計仕様
として考慮すべき性能の種類だけ必要だった回路シミュ
レーションをステップS103（図２）における１回とする
ことができる。それにより本発明で検討した回路設計支
援に関する処理時間を大幅に短縮することができる。ま
た既存回路における等価回路の素子値と設計回路におけ
る等価回路の素子値を一致させることができなかったMO
Sトランジスタを表示するので、回路定数修正作業にお
いて問題のある箇所を把握でき作業を効率化することが
できる。

【００３８】なお以上、本発明者によってなされた発明
を発明の実施の形態に基づき、設計回路と既存回路が同
一の回路トポロジーを持つ場合について具体的に説明し
たが、設計回路が既存回路と異なるトポロジーを持つ場
合であっても等価回路のトポロジーが同じであれば設計
回路の回路トポロジーに対する等価回路素子値計算式を
用意することにより上記と同様の回路の再設計ができる
ことはいうまでもない。

【００３９】

【発明の効果】本発明の回路設計支援方法及び装置によ
りＡＳＩＣ用ＭＯＳアナログ回路ライブラリ再設計に際
し、回路定数最適化作業で考慮に入れる項目は設計回路
における等価回路の素子値である。設計回路における等
価回路の素子値は回路シミュレーションの動作点解析１
回で得られるので、回路定数最適化処理の所要時間が短
縮される。よって従来に比べて短期間でＡＳＩＣライブ
ラリを更新することができる。また回路定数最適化工程
において評価関数に含める特性が決まっており設計者が
改めて選定する必要はないので、熟練設計者でなくとも
作業が可能となる。さらに設計回路に含まれるＭＯＳト
ランジスタに関し最適寸法が得られなかったＭＯＳトラ
ンジスタが存在する場合にそのＭＯＳトランジスタを表
示する機能を有するので、設計者は回路定数最適化にお
いて問題のある箇所を把握でき対策を立てやすくなるの
で作業が効率化される。

【図面の簡単な説明】

【図１】第１の実施例における本発明の回路設計支援装
置の構成図である。

【図２】第１の実施例における本発明の回路設計支援方
法のフローチャートである。

【図３】第２の実施例における本発明の回路設計支援装
置の構成図である。

【図４】第２の実施例における本発明の回路設計支援方
法のフローチャートである。

【図５】実施例におけるオペアンプの回路図である。

【図６】実施例におけるオペアンプの等価回路図であ
る。

【図７】第３の実施例における本発明のＣＲＴ画面の表
示例を示した図である。

【図８】実施例における従来の回路設計支援装置の構成
図である。

【図９】実施例における従来の回路設計支援方法のフロ
ーチャートである。

【符号の説明】

701…表示領域、702…設計回路図の表示領域、703…等
価回路図の表示領域。

Claims (8)

【特許請求の範囲】
1. 【請求項１】電界効果型トランジスタを用いた既存の第
   １の回路に対し、製造プロセスを変えて同一の機能、性
   能を有する第２の回路を設計することを支援する回路設
   計支援方法において、 前記第１及び第２の回路に対して線形素子からなる共通
   した等価的回路モデルと、前記第１の回路に対応した等
   価的回路モデルの素子値及び前記第２の回路に対応した
   等価的回路モデルの素子値計算方法、又は両回路に対応
   した等価的回路モデルの各素子値計算方法を入力し、 前記入力した計算方法、及び電界効果型トランジスタの
   動作点解析のシミュレーション結果に基づいて各素子値
   を計算し、 前記第２の回路における等価的回路モデルの各素子値と
   前記第１の回路の対応する素子値との差を最小化するよ
   うに前記第２の回路の電界効果型トランジスタのゲート
   幅やゲート長を探索する回路定数最適化ステップを設け
   たことを特徴とする回路設計支援方法。
2. 【請求項２】前記線形素子が抵抗、容量、インダクタ、
   又は電源であることを特徴とする請求項１記載の回路設
   計支援方法。
3. 【請求項３】前記第２の回路における等価的回路モデル
   の各素子値と前記第１の回路の対応する素子値との各差
   が、所定の基準値を下回るか否かを判定し、 前記所定の基準値を下回らずに異なると判定された素子
   値に関連する電界効果型トランジスタを明示することを
   特徴とする請求項１記載の回路設計支援方法。
4. 【請求項４】電界効果型トランジスタを用いた既存の第
   １の回路に対し、製造プロセスを変えて同一の機能、性
   能を有する第２の回路を設計することを支援する回路設
   計支援装置において、 前記第１及び第２の回路に対して線形素子からなる共通
   した等価的回路モデルと、前記第１の回路に対応した等
   価的回路モデルの素子値及び前記第２の回路に対応した
   等価的回路モデルの素子値計算方法、又は両回路に対応
   した等価的回路モデルの各素子値計算方法を入力する入
   力部と、 電界効果型トランジスタの動作点解析の回路シミュレー
   ションを行う回路シミュレーション部と、 前記入力した計算方法、及び電界効果型トランジスタの
   動作点解析のシミュレーション結果に基づいて各素子値
   を計算する等価回路素子値計算部と、 前記第２の回路における等価的回路モデルの各素子値と
   前記第１の回路の対応する素子値との差を最小化するよ
   うに前記第２の回路の電界効果型トランジスタのゲート
   幅やゲート長を探索する等価回路素子値一致判定部とを
   備えたことを特徴とする回路設計支援装置。
5. 【請求項５】前記線形素子が抵抗、容量、インダクタ、
   又は電源であることを特徴とする請求項４記載の回路設
   計支援装置。
6. 【請求項６】前記第２の回路における等価的回路モデル
   の各素子値と前記第１の回路の対応する素子値との各差
   が、所定の基準値を下回るか否かを判定し、前記所定の
   基準値を下回らずに異なると判定された素子値に関連す
   る電界効果型トランジスタを明示する表示部を備えたこ
   とを特徴とする請求項４記載の回路設計支援装置。
7. 【請求項７】電界効果型トランジスタを用いた既存の第
   １の回路に対し、製造プロセスを変えて同一の機能、性
   能を有する第２の回路を設計することを支援する装置に
   おいて、第１の回路設計時の製造プロセスにおけるデバ
   イスパラメータと第１及び第２の回路に対する抵抗、容
   量、インダクタ、電源といった線形素子からなる共通し
   た等価的回路モデルと両回路に対応した等価的回路モデ
   ルの素子値計算方法を入力とすることを特徴とする回路
   設計支援装置。
8. 【請求項８】電界効果型トランジスタを用いた既存の第
   １の回路、及び該第１の回路に対し製造プロセスを変え
   て同一の機能、性能を有する第２の回路、両回路に対し
   て線形素子からなる共通した等価的回路モデルと、並び
   に、前記第１の回路に対応した等価的回路モデルの素子
   値及び前記第２の回路に対応した等価的回路モデルの素
   子値計算方法、又は両回路に対応した等価的回路モデル
   の各素子値計算方法を入力し、 電界効果型トランジスタの動作点解析の回路シミュレー
   ションを行い、 前記入力した計算方法、及び電界効果型トランジスタの
   動作点解析のシミュレーション結果に基づいて各素子値
   を計算し、 前記第２の回路における等価的回路モデルの各素子値と
   前記第１の回路の対応する素子値との差を最小化するよ
   うに前記第２の回路の電界効果型トランジスタのゲート
   幅やゲート長を探索し、 前記第２の回路における等価的回路モデルの各素子値と
   前記第１の回路の対応する素子値との各差が、所定の基
   準値を下回るか否かを判定し、前記所定の基準値を下回
   らずに異なると判定された素子値に関連する電界効果型
   トランジスタを明示することを特徴とする回路設計支援
   プログラムを記憶した記憶媒体。