図1は、本発明の第1の実施形態に係るマイクロ構造体製造方法における一部の工程を表す。本方法においては、まず、図1(a)に示すような材料基板10を用意する。材料基板10は、シリコン層11,12と、これらの間の絶縁層13とからなる積層構造を有するSOI(Silicon on Insulator)ウエハである。シリコン層11,12は、不純物をドープすることにより導電性を付与されたシリコン材料よりなり、絶縁層13は酸化シリコンよりなる。また、シリコン層11の厚さは例えば10〜100μmであり、シリコン層12の厚さは例えば100〜1000μmであり、絶縁層13の厚さは例えば0.2〜2μmである。
次に、図1(b)に示すように、シリコン層11上にレジストパターン14を形成する。具体的には、シリコン層11上に液状のフォトレジストをスピンコーティングにより成膜した後、露光および現像を経て、レジストパターン14をパターン形成する(後出のレジストパターンも、このようなスピンコーティング、露光、および現像を経てパターン形成される)。レジストパターン14は、開口部14aを有する。開口部14aは、平面視において例えば楕円形状または円形状であり、その短径または直径は例えば1〜10μmである。
次に、図1(c)に示すように、レジストパターン14をマスクとして利用して、シリコン層11に対して等方性エッチング処理を施す。本工程では、所定のタイミングでエッチング処理を停止し、レジストパターン14の開口部14aの直下に拡幅空間部15を形成する。エッチング処理としてはドライエッチングを採用する場合には、エッチングガスとして、例えばSF6を使用することができる。また、拡幅空間部15の深さは例えば0.5〜5μmである。
次に、図1(d)に示すように、レジストパターン14をマスクとして利用して、DRIE(deep reactive ion etching)により、シリコン層11に対して異方性エッチング処理を施す。本工程では、絶縁層13が部分的に露出するまでエッチング処理を継続し、拡幅空間部15から絶縁層13に至る細空間部16を形成する。細空間部16のいわゆるアスペクト比は例えば5〜50である。また、DRIEでは、SF6ガスを用いて行うエッチングとC4F8ガスを用いて行う側壁保護とを交互に繰り返すBoschプロセスにおいて、良好な異方性エッチング加工を行うことができる。後出のDRIEについても、このようなBoschプロセスを採用することができる。本工程においては、細空間部16について、逆テーパ状(即ち、細空間部16の開口端に近いほど細空間部16の横断面が小さくなるように細空間部壁面が傾斜している形状)に形成してもよい(後出の実施形態における細空間部についても、逆テーパ状に形成してもよい)。
次に、図1(e)に示すようにレジストパターン14を除去した後、図1(f)に示すように、絶縁層13において細空間部16に露出している箇所をエッチング除去して閉端側空間部17を形成する。エッチング手法としては、ドライエッチングを採用してもよいし、ウェットエッチングを採用してもよい。本工程にて、シリコン層11内をその厚さ方向に延びる細空間部16と、絶縁層13を貫通してシリコン層12の一部が臨み且つ細空間部16に連通する閉端側空間部17と、閉端側空間部17とは反対の側において細空間部16に連通し且つ細空間部16よりも幅広である開端側の拡幅空間部15と、を有するホールH1が形成されることとなる。
次に、図1(g)に示すように、ホールH1内およびシリコン層11上に例えばCVD法によって所定の導体材料18’を堆積成長させる(堆積工程)。導体材料18’としては、所定の導電性ポリシリコン材料を採用することができる。本工程にて、ホールH1内に導体材料18’が充填されて、実質的に導電プラグ18が形成される。
次に、図1(h)に示すように、例えばCMP法により、シリコン層11上の導体材料18’を研磨除去し、また、導電プラグ18の端部18aを平坦化する(平坦化工程)。当該平坦化工程を経ると、導電プラグ18の端部18aはシリコン層11表面よりも僅かながら退避する傾向にある(図示せず)。
この後、必要に応じて、シリコン層11上に所定のマスクパターンを形成したうえで、当該マスクパターンをマスクとして利用して、DRIEにより、シリコン層11に対してエッチング処理を施し、シリコン層11において所定の構造を成形する。一方、必要に応じて、シリコン層12上に所定のマスクパターンを形成したうえで、当該マスクパターンをマスクとして利用して、DRIEにより、シリコン層12に対してエッチング処理を施し、シリコン層12において所定の構造を成形する。以上のような工程を含む方法により、シリコン層11に由来して成形される所定の導体構造部とシリコン層12に由来して成形される所定の導体構造部とを電気的に接続する導電プラグ18を有するマイクロ構造体を、製造することができる。このマイクロ構造体は、例えばマイクロミラー素子や、角速度センサ、加速度センサとして構成されたものである。
図1(a)から図1(f)を参照して上述したホール形成工程において材料基板10内に形成される導電プラグ形成用のホールH1は、閉端側に位置する閉端側空間部17と、細空間部16と、細空間部16よりも幅広であり且つ開端側に位置する拡幅空間部15とが連通してなるところ、図1(g)を参照して上述した堆積工程では、拡幅空間部15側からホールH1内に導体材料18’が供給される。導体材料18’がホールH1の細空間部16内に堆積する過程において、たとえ堆積材料中に空洞が生じるとしても、図2に示すように(図2は、本実施形態の方法によって得られるマイクロ構造体の部分拡大断面図である)、その空洞18bは、細空間部16における拡幅空間部15との連通箇所16aにて閉じる傾向にある。この連通箇所16aでの成膜速度(即ち、連通箇所16aにおける細空間部16の壁面にて導体材料18’が堆積成長する速度)が、細空間部16における他の箇所での成膜速度よりも、プロセス上、大きい傾向にあるからである。そのため、その後に導体材料18’が拡幅空間部15内に堆積する過程において堆積材料中に空洞18cが生じて、更にその後に平坦化工程を経ることによって空洞18cが材料基板10表面にて開口することになるとしても、この空洞18cは比較的浅い。このように、本方法は、導電プラグ18の形成に起因して材料基板10表面に生じ得る凹部(基板表面にて開口する空洞)の深さを抑制するのに適する。表面凹凸の小さな材料基板は、当該基板表面でのプロセスを適切に実行するうえで、好適である。
図3は、本発明の第2の実施形態に係るマイクロ構造体製造方法における一部の工程を表す。本方法においては、まず、材料基板10を用意したうえで、図3(a)に示すように、材料基板10のシリコン層11上にレジストパターン21を形成する。レジストパターン21は、開口部21aを有する。開口部21aは、平面視において例えば楕円形状または円形状であり、その短径または直径は例えば1〜10μmである。
次に、図3(b)に示すように、レジストパターン21をマスクとして利用して、DRIEにより、シリコン層11に対して異方性エッチング処理を施す。本工程では、所定のタイミングでエッチング処理を停止し、レジストパターン21の開口部21aの直下に拡幅空間部22を形成する。拡幅空間部22の深さは例えば0.5〜5μmである。
次に、図3(c)に示すように、開口部21aを覆いつつレジストパターン21上に材料膜23を形成する。図3(c)に示すように材料膜23を形成することにより、レジストパターン21の開口部21aの開口面積を実質的に小さくするのである。また、材料膜23において開口部21aを覆う領域には、肉厚部23aが生ずる。材料膜23は、例えば、DRIEのBoschプロセスにて用いられる、C4F8ガスプラズマにより形成されるフルオロカーボン保護膜である。
次に、図3(d)に示すように、レジストパターン21をマスクとして利用しつつ、DRIEにより、材料膜23の側からシリコン層11に対して異方性エッチング処理を施す。本工程では、絶縁層13が部分的に露出するまでエッチング処理を継続し、拡幅空間部22から絶縁層13に至る細空間部24を形成する。細空間部24のアスペクト比は例えば5〜50である。また、図3(c)を参照して上述した工程において材料膜23の肉厚部23aを充分に厚く設けておくことにより、当該肉厚部23aは本工程にて実質的にマスクとして機能し、本工程を終えても、肉厚部23aの少なくとも一部は拡幅空間部22に残存することとなる。
次に、図3(e)に示すように、レジストパターン21および残存する肉厚部23aを除去した後、図3(f)に示すように、絶縁層13において細空間部24に露出している箇所をエッチング除去して閉端側空間部25を形成する。本工程にて、シリコン層11内をその厚さ方向に延びる細空間部24と、絶縁層13を貫通してシリコン層12の一部が臨み且つ細空間部24に連通する閉端側空間部25と、閉端側空間部25とは反対の側において細空間部24に連通し且つ細空間部24よりも幅広である開端側の拡幅空間部22と、を有するホールH2が形成されることとなる。
次に、図3(g)に示すように、ホールH2内およびシリコン層11上に例えばCVD法によって所定の導体材料26’を堆積成長させる(堆積工程)。本工程にて、ホールH2内に導体材料26’が充填されて、実質的に導電プラグ26が形成される。
次に、図3(h)に示すように、例えばCMP法により、シリコン層11上の導体材料26’を研磨除去し、また、導電プラグ26の端部26aを平坦化する(平坦化工程)。当該平坦化工程を経ると、導電プラグ26の端部26aはシリコン層11表面よりも僅かながら退避する傾向にある(図示せず)。
この後、必要に応じて、シリコン層11上に所定のマスクパターンを形成したうえで、当該マスクパターンをマスクとして利用して、DRIEにより、シリコン層11に対してエッチング処理を施し、シリコン層11において所定の構造を成形する。一方、必要に応じて、シリコン層12上に所定のマスクパターンを形成したうえで、当該マスクパターンをマスクとして利用して、DRIEにより、シリコン層12に対してエッチング処理を施し、シリコン層12において所定の構造を成形する。以上のような工程を含む方法により、シリコン層11に由来して成形される所定の導体構造部とシリコン層12に由来して成形される所定の導体構造部とを電気的に接続する導電プラグ26を有するマイクロ構造体を、製造することができる。
図3(a)から図3(f)を参照して上述したホール形成工程において材料基板10内に形成される導電プラグ形成用のホールH2は、閉端側に位置する閉端側空間部25と、細空間部24と、細空間部24よりも幅広であり且つ開端側に位置する拡幅空間部22とが連通してなるところ、図3(g)を参照して上述した堆積工程では、拡幅空間部22側からホールH2内に導体材料26’が供給される。導体材料26’がホールH2の細空間部24内に堆積する過程において、たとえ堆積材料中に空洞が生じるとしても、図4に示すように(図4は、本実施形態の方法によって得られるマイクロ構造体の部分拡大断面図である)、その空洞26bは、細空間部24における拡幅空間部22との連通箇所24aにて閉じる傾向にある。この連通箇所24aでの成膜速度(即ち、連通箇所24aにおける細空間部24の壁面にて導体材料26’が堆積成長する速度)が、細空間部24における他の箇所での成膜速度よりも、プロセス上、大きい傾向にあるからである。そのため、その後に導体材料26’が拡幅空間部22内に堆積する過程において堆積材料中に空洞26cが生じて、更にその後に平坦化工程を経ることによって空洞26cが材料基板10表面にて開口することになるとしても、この空洞26cは比較的浅い。このように、本方法は、導電プラグ26の形成に起因して材料基板10表面に生じ得る凹部(基板表面にて開口する空洞)の深さを抑制するのに適する。表面凹凸の小さな材料基板は、当該基板表面でのプロセスを適切に実行するうえで、好適である。
図5は、本発明の第3の実施形態に係るマイクロ構造体製造方法における一部の工程を表す。本方法においては、まず、材料基板10を用意したうえで、図5(a)に示すように、材料基板10のシリコン層11上に酸化膜パターン31を形成する。酸化膜パターン31は、開口部31aを有する。開口部31aは、平面視において例えば楕円形状または円形状であり、その短径または直径は例えば1〜10μmである。酸化膜パターン31の形成は、例えば、熱酸化法によってシリコン層11表面に酸化膜を形成した後、当該酸化膜をパターニングすることによって形成することができる(後出の酸化膜パターンも、このような手法によって形成することができる)。
次に、図5(b)に示すように、材料基板10のシリコン層11側にレジストパターン32を形成する。レジストパターン32は、酸化膜パターン31aの開口部31aに対応する位置に開口部32aを有する。開口部32aは、平面視において例えば楕円形状または円形状であり、開口部21aの短径または直径より小さい限りにおいて、その短径または直径は例えば0.5〜5μmである。
次に、図5(c)に示すように、レジストパターン32をマスクとして利用して、DRIEにより、シリコン層11に対してその厚さ方向の途中まで異方性エッチング処理を施す。本工程では、所定のタイミングでエッチング処理を停止し、レジストパターン32の開口部32aの直下に細空間部33’を形成する。
次に、図5(d)に示すようにレジストパターン32を除去した後、図5(e)に示すように、酸化膜パターン31をマスクとして利用しつつ、DRIEにより、シリコン層11に対して異方性エッチング処理を施す。本工程では、細空間部33’を伸ばして細空間部33を形成するとともに、酸化膜パターン31の開口部31aに対応する箇所に拡幅空間部34を形成する。細空間部33のアスペクト比は例えば5〜50である。
次に、図5(f)に示すように、酸化膜パターン31をエッチング除去するとともに、絶縁層13において細空間部33に露出している箇所をエッチング除去して閉端側空間部35を形成する。本工程にて、シリコン層11内をその厚さ方向に延びる細空間部33と、絶縁層13を貫通してシリコン層12の一部が臨み且つ細空間部33に連通する閉端側空間部35と、閉端側空間部35とは反対の側において細空間部33に連通し且つ細空間部33よりも幅広である開端側の拡幅空間部34と、を有するホールH3が形成されることとなる。
次に、図5(g)に示すように、ホールH3内およびシリコン層11上に例えばCVD法によって所定の導体材料36’を堆積成長させる(堆積工程)。本工程にて、ホールH3内に導体材料36’が充填されて、実質的に導電プラグ36が形成される。
次に、図5(h)に示すように、例えばCMP法により、シリコン層11上の導体材料36’を研磨除去し、また、導電プラグ36の端部36aを平坦化する(平坦化工程)。当該平坦化工程を経ると、導電プラグ36の端部36aはシリコン層11表面よりも僅かながら退避する傾向にある(図示せず)。
この後、必要に応じて、シリコン層11上に所定のマスクパターンを形成したうえで、当該マスクパターンをマスクとして利用して、DRIEにより、シリコン層11に対してエッチング処理を施し、シリコン層11において所定の構造を成形する。一方、必要に応じて、シリコン層12上に所定のマスクパターンを形成したうえで、当該マスクパターンをマスクとして利用して、DRIEにより、シリコン層12に対してエッチング処理を施し、シリコン層12において所定の構造を成形する。以上のような工程を含む方法により、シリコン層11に由来して成形される所定の導体構造部とシリコン層12に由来して成形される所定の導体構造部とを電気的に接続する導電プラグ36を有するマイクロ構造体を、製造することができる。
図5(a)から図5(f)を参照して上述したホール形成工程において材料基板10内に形成される導電プラグ形成用のホールH3は、閉端側に位置する閉端側空間部35と、細空間部33と、細空間部33よりも幅広であり且つ開端側に位置する拡幅空間部34とが連通してなるところ、図3(g)を参照して上述した堆積工程では、拡幅空間部34側からホールH3内に導体材料36’が供給される。導体材料36’がホールH3の細空間部33内に堆積する過程において、たとえ堆積材料中に空洞が生じるとしても、図6に示すように(図6は、本実施形態の方法によって得られるマイクロ構造体の部分拡大断面図である)、その空洞36bは、細空間部33における拡幅空間部34との連通箇所33aにて閉じる傾向にある。この連通箇所33aでの成膜速度(即ち、連通箇所33aにおける細空間部33の壁面にて導体材料36’が堆積成長する速度)が、細空間部33における他の箇所での成膜速度よりも、プロセス上、大きい傾向にあるからである。そのため、その後に導体材料36’が拡幅空間部34内に堆積する過程において堆積材料中に空洞36cが生じて、更にその後に平坦化工程を経ることによって空洞36cが材料基板10表面にて開口することになるとしても、この空洞36cは比較的浅い。このように、本方法は、導電プラグ36の形成に起因して材料基板10表面に生じ得る凹部(基板表面にて開口する空洞)の深さを抑制するのに適する。表面凹凸の小さな材料基板は、当該基板表面でのプロセスを適切に実行するうえで、好適である。
図7は、本発明の第4の実施形態に係るマイクロ構造体製造方法における一部の工程を表す。本方法においては、まず、材料基板10を用意したうえで、図7(a)に示すように、材料基板10のシリコン層11上に酸化膜パターン41を形成する。酸化膜パターン41は、開口部41aを有する。開口部41aは、平面視において例えば楕円形状または円形状であり、その短径または直径は例えば0.5〜5μmである。
次に、図7(b)に示すように、開口部41aを覆いつつ酸化膜パターン41上に材料膜42を形成する。材料膜42は、所定の導体材料よりなり、例えばポリシリコンよりなる。
次に、図7(c)に示すように、材料膜42上にレジストパターン43を形成する。レジストパターン43は、酸化膜パターン41の開口部41aに対応する位置に開口部41aよりも径の大きな開口部43aを有する。
次に、図7(d)に示すように、レジストパターン43および酸化膜パターン41をマスクとして利用して、DRIEにより、レジストパターン43の側から材料膜42およびシリコン層11に対して異方性エッチング処理を施す(材料膜42の構成材料としては、本工程にてシリコン層11と同時的にエッチングされる材料が採用される)。本工程では、絶縁層13が部分的に露出するまでエッチング処理を継続し、材料膜42においてレジストパターン43の開口部43aに対応する箇所にプレ拡幅空間部44’を形成するとともに、シリコン層11を貫通して絶縁層13に至る細空間部45を形成する。細空間部45のアスペクト比は例えば5〜50である。
次に、図7(e)に示すようにレジストパターン43を除去した後、図7(f)に示すように、酸化膜パターン41においてプレ拡幅空間部44’に露出している箇所をエッチング除去することによって拡幅空間部44を形成するとともに、絶縁層13において細空間部45に露出している箇所をエッチング除去することによって閉端側空間部46を形成する。本工程にて、シリコン層11内をその厚さ方向に延びる細空間部45と、絶縁層13を貫通してシリコン層12の一部が臨み且つ細空間部45に連通する閉端側空間部46と、閉端側空間部46とは反対の側において細空間部45に連通し且つ細空間部45よりも幅広である開端側の拡幅空間部44と、を有するホールH4が形成されることとなる。
次に、図7(g)に示すように、ホールH4内およびシリコン層11上に例えばCVD法によって所定の導体材料47’を堆積成長させる(堆積工程)。本工程にて、ホールH4内に導体材料47’が充填されて、実質的に導電プラグ47が形成される。
次に、図7(h)に示すように、例えばCMP法により、シリコン層11上の導体材料47’を研磨除去し、また、導電プラグ47の端部47aを平坦化する(平坦化工程)。当該平坦化工程を経ると、導電プラグ47の端部47aは材料基板10表面よりも僅かながら退避する傾向にある(図示せず)。
この後、必要に応じて、シリコン層11側の材料基板10上に所定のマスクパターンを形成したうえで、当該マスクパターンをマスクとして利用して、DRIEにより、シリコン層11に対してエッチング処理を施し、シリコン層11において所定の構造を成形する。一方、必要に応じて、シリコン層12側の材料基板10上に所定のマスクパターンを形成したうえで、当該マスクパターンをマスクとして利用して、DRIEにより、シリコン層12に対してエッチング処理を施し、シリコン層12において所定の構造を成形する。以上のような工程を含む方法により、シリコン層11に由来して成形される所定の導体構造部とシリコン層12に由来して成形される所定の導体構造部とを電気的に接続する導電プラグ47を有するマイクロ構造体を、製造することができる。
図7(a)から図7(f)を参照して上述したホール形成工程において材料基板10内に形成される導電プラグ形成用のホールH4は、閉端側に位置する閉端側空間部46と、細空間部45と、細空間部45よりも幅広であり且つ開端側に位置する拡幅空間部44とが連通してなるところ、図7(g)を参照して上述した堆積工程では、拡幅空間部44側からホールH4内に導体材料47’が供給される。導体材料47’がホールH4の細空間部45内に堆積する過程において、たとえ堆積材料中に空洞が生じるとしても、図8に示すように(図8は、本実施形態の方法によって得られるマイクロ構造体の部分拡大断面図である)、その空洞47bは、細空間部45における拡幅空間部44との連通箇所45aにて閉じる傾向にある。この連通箇所45aでの成膜速度(即ち、連通箇所45aにおける細空間部45の壁面にて導体材料47’が堆積成長する速度)が、細空間部45における他の箇所での成膜速度よりも、プロセス上、大きい傾向にあるからである。そのため、その後に導体材料47’が拡幅空間部44内に堆積する過程において堆積材料中に空洞47cが生じて、更にその後に平坦化工程を経ることによって空洞47cが材料基板10表面にて開口することになるとしても、この空洞47cは比較的浅い。このように、本方法は、導電プラグ47の形成に起因して材料基板10表面に生じ得る凹部(基板表面にて開口する空洞)の深さを抑制するのに適する。表面凹凸の小さな材料基板は、当該基板表面でのプロセスを適切に実行するうえで、好適である。
図9は、本発明の第5の実施形態に係るマイクロ構造体製造方法における一部の工程を表す。本方法においては、まず、材料基板10を用意したうえで、図9(a)に示すように、材料基板10のシリコン層11上に、酸化膜51、材料膜52、およびレジストパターン53を順次に積層形成する。酸化膜51は、熱酸化法によってシリコン層11表面に形成されたものであって、酸化シリコンよりなる。材料膜52は例えばポリシリコンよりなる。レジストパターン53は、開口部53aを有する。開口部53aは、平面視において例えば楕円形状または円形状であり、その短径または直径は例えば0.5〜5μmである。
次に、図9(b)に示すように、レジストパターン53をマスクとして利用して、材料膜52に対してエッチング処理を施す。これにより、レジストパターン53の開口部53aに対応する位置において酸化膜51を部分的に露出させる。本工程におけるエッチング手法としては、等方性エッチングを採用してもよいし、異方性エッチングを採用してもよい。
次に、図9(c)に示すように、酸化膜51において前工程にて露出した箇所をエッチング除去する。これにより、開口部54aを有する酸化膜パターン54が形成されることとなる。
次に、図9(d)に示すように、レジストパターン53をマスクとして利用して材料膜52に対して等方性エッチング処理を施すとともに、酸化膜パターン54をマスクとして利用してシリコン層11に対して等方性エッチング処理を施す。本工程では、所定のタイミングでエッチング処理を停止する。エッチング処理としてドライエッチングを採用する場合には、エッチングガスとして、例えばSF6を使用することができる。
次に、図9(e)に示すように、レジストパターン53および酸化膜パターン54をマスクとして利用して、DRIEにより、レジストパターン53の側からシリコン層11に対して異方性エッチング処理を施す。本工程では、絶縁層13が部分的に露出するまでエッチング処理を継続し、細空間部55を形成する。細空間部55のアスペクト比は例えば5〜50である。
次に、レジストパターン53を除去した後、図9(f)に示すように、酸化膜パターン54における開口部54aの近傍をエッチング除去することによって拡幅空間部56を形成するとともに、絶縁層13において細空間部55に露出している箇所をエッチング除去することによって閉端側空間部57を形成する。本工程にて、シリコン層11内をその厚さ方向に延びる細空間部55と、絶縁層13を貫通してシリコン層12の一部が臨み且つ細空間部55に連通する閉端側空間部57と、閉端側空間部57とは反対の側において細空間部55に連通し且つ細空間部55よりも幅広である開端側の拡幅空間部56と、を有するホールH5が形成されることとなる。
次に、図9(g)に示すように、ホールH5内およびシリコン層11上に例えばCVD法によって所定の導体材料58’を堆積成長させる(堆積工程)。本工程にて、ホールH5内に導体材料58’が充填されて、実質的に導電プラグ58が形成される。
次に、図9(h)に示すように、例えばCMP法により、シリコン層11上の導体材料58’および材料膜52を研磨除去し(材料膜52は平坦化工程におけるストップ層として機能することとなる)、また、導電プラグ58の端部58aを平坦化する(平坦化工程)。当該平坦化工程を経ると、導電プラグ58の端部58aはシリコン層11表面よりも僅かながら退避する傾向にある(図示せず)。
この後、必要に応じて、シリコン層11側の材料基板10上に所定のマスクパターンを形成したうえで、当該マスクパターンをマスクとして利用して、DRIEにより、シリコン層11に対してエッチング処理を施し、シリコン層11において所定の構造を成形する。一方、必要に応じて、シリコン層12側の材料基板10上に所定のマスクパターンを形成したうえで、当該マスクパターンをマスクとして利用して、DRIEにより、シリコン層12に対してエッチング処理を施し、シリコン層12において所定の構造を成形する。以上のような工程を含む方法により、シリコン層11に由来して成形される所定の導体構造部とシリコン層12に由来して成形される所定の導体構造部とを電気的に接続する導電プラグ58を有するマイクロ構造体を、製造することができる。
図9(a)から図9(f)を参照して上述したホール形成工程において材料基板10内に形成される導電プラグ形成用のホールH5は、閉端側に位置する閉端側空間部57と、細空間部55と、細空間部55よりも幅広であり且つ開端側に位置する拡幅空間部56とが連通してなるところ、図9(g)を参照して上述した堆積工程では、拡幅空間部56側からホールH5内に導体材料58’が供給される。導体材料58’がホールH5の細空間部55内に堆積する過程において、たとえ堆積材料中に空洞が生じるとしても、図10に示すように(図10は、本実施形態の方法によって得られるマイクロ構造体の部分拡大断面図である)、その空洞58bは、細空間部55における拡幅空間部56との連通箇所55aにて閉じる傾向にある。この連通箇所55aでの成膜速度(即ち、連通箇所55aにおける細空間部55の壁面にて導体材料58’が堆積成長する速度)が、細空間部55における他の箇所での成膜速度よりも、プロセス上、大きい傾向にあるからである。そのため、その後に導体材料58’が拡幅空間部56内に堆積する過程において堆積材料中に空洞58cが生じて、更にその後に平坦化工程を経ることによって空洞58cが材料基板10表面にて開口することになるとしても、この空洞58cは比較的浅い。このように、本方法は、導電プラグ58の形成に起因して材料基板10表面に生じ得る凹部(基板表面にて開口する空洞)の深さを抑制するのに適する。表面凹凸の小さな材料基板は、当該基板表面でのプロセスを適切に実行するうえで、好適である。
図11から図16は、本発明の第6の実施形態に係るマイクロ構造体Xを表す。図11は、マイクロ構造体Xの平面図であり、図12は、マイクロ構造体Xの一部省略平面図である。図13から図16は、各々、図11の線XIII−XIII、線XIV−XIV、線XV−XV、および線XVI−XVIに沿った断面図である。
マイクロ構造体Xは、揺動部60と、フレーム71と、一対の連結部72と、駆動電極73と、シールド電極部74とを備え、マイクロミラー素子として構成されたものである。また、マイクロ構造体Xは、MEMS技術などのバルクマイクロマシニング技術により、SOIウエハである材料基板に対して加工を施すことによって製造されたものである。当該材料基板は、第1および第2シリコン層ならびに当該シリコン層間の絶縁層よりなる積層構造を有し、各シリコン層は、不純物のドープにより所定の導電性が付与されている。また、第1シリコン層はその表面に所定の積層構造(本実施形態では図示略)を有する場合もある。マイクロ構造体Xにおける上述の各部位は主に第1シリコン層および/または第2シリコン層に由来して形成されるところ、図の明確化の観点より、図11においては、第1シリコン層に由来して絶縁層より紙面手前方向に突き出る部位について、斜線ハッチングを付して表す。また、図12は、マイクロ構造体Xにおいて第2シリコン層に由来する構造を表す。
揺動部60は、ランド部61と、駆動電極62と、梁部63と、シールド電極部64とを有する。
ランド部61は、第1シリコン層に由来する部位であり、その表面には、光反射機能を有するミラー面61aが設けられている。
駆動電極62は、第1シリコン層に由来する部位であり、一対のアーム62A,62B、複数の電極歯62a、および複数の電極歯62bを有する。電極歯62aは、アーム62Aからアーム62B側へ延出し、且つ、アーム62Aの延び方向に離隔して並列する。電極歯62bは、アーム62Bからアーム62A側へ延出し、且つ、アーム62Bの延び方向に離隔して並列する。
梁部63は、第1シリコン層に由来する部位であり、ランド部61および駆動電極62を連結する。
シールド電極部64は、図12に示すように第2シリコン層に由来する部位であり、例えば図15に示すように絶縁層65を介して駆動電極62の端部に接合している。シールド電極部64および駆動電極62は、図11および図15に示す導電プラグ66を介して電気的に接続されている。
フレーム71は、例えば図13および図15に示すように、第1シリコン層に由来する第1層部71aと、第2シリコン層に由来する第2層部71bと、当該第1および第2層部71a,71bの間の絶縁層71cとからなる積層構造を有する。第2層部71bは、揺動部60を全体的に囲む形状を有するフレーム本体である。これら第1層部71aおよび第2層部71bは、図11および図16に示す導電プラグ71dを介して電気的に接続されている。
連結部72は、各々、図11に示すように二本のトーションバー72aからなる。各トーションバー72aは、第1シリコン層に由来する部位であり、揺動部60の梁部63とフレーム71の第1層部71aとに接続して、揺動部60およびフレーム71を連結する。トーションバー72aにより、梁部63と第1層部71aは電気的に接続される。各連結部72を構成する二本のトーションバー72aの間隔は、フレーム71の側から揺動部60の側にかけて漸増する。また、トーションバー72aは、図13に示すように、素子厚さ方向Hにおいて、揺動部60より薄肉である。このような一対の連結部72は、揺動部60ないしランド部61の揺動動作の軸心Aを規定する。軸心Aは、図11に示す矢印D方向と、即ち駆動電極62のアーム62A,62Bの延び方向と、直交し、好ましくは、揺動部60の重心またはその近傍を通る。フレーム71の側からランド部60の側にかけて間隔が漸増する二本のトーションバー72aを含む各連結部72は、ランド部60の揺動動作における不要な変位成分の発生を抑制するのに好適である。
駆動電極73は、図12によく表れているように、第2シリコン層に由来する部位であり、アーム73A、複数の電極歯73a、および複数の電極歯73bからなる。アーム73Aは、図11に示す矢印D方向に延びる。複数の電極歯73aは、駆動電極62のアーム62A側へアーム73Aから延出し、且つ、アーム73Aの延び方向に離隔して並列する。複数の電極歯73bは、駆動電極62のアーム62B側へアーム73Aから延出し、且つ、アーム73Aの延び方向に離隔して並列する。
シールド電極部74は、図14に示すように、第1シリコン層に由来する部位であり、絶縁層75を介して駆動電極73のアーム73Aに接合している。シールド電極部74および駆動電極73は電気的に分離されている。また、シールド電極部74は、フレーム71の第1層部71aと連続し且つ電気的に接続されている。
マイクロ構造体Xにおいて、一対の駆動電極62,73は、揺動部60に係る駆動力を発生させるための駆動機構ないしアクチュエータを構成する。
マイクロ構造体Xの駆動時には、揺動部60の駆動電極62に所定の電位が付与される。駆動電極62に対する電位の付与は、フレーム71の第2層部71b、導電プラグ71d、第1層部71a、連結部72のトーションバー72a、および、揺動部60の梁部63を介して実現することができる。駆動電極62にはグラウンド電位が付与される。そして、所定の駆動電位を駆動電極73に付与することにより、駆動電極62,73間(電極歯62a,73a間,電極歯62b,73b間)に静電引力を発生させることができる。駆動電極62,73間に所定以上の静電引力が発生すると、駆動電極62は駆動電極73に引き込まれる。そのため、揺動部60ないしランド部61は、軸心Aまわりに揺動動作し、当該静電引力と各トーションバー72aの捩り抵抗力の総和とが釣り合う角度まで回転変位する。釣り合い状態においては、駆動電極62,73は、例えば図17に示す配向をとる。このような揺動動作における回転変位量は、駆動電極73に対して付与する駆動電位を調整することにより、調節することができる。また、駆動電極62,73間の静電引力を消滅させると、各トーションバー72aはその自然状態に復帰し、揺動部60ないしランド部61は、図13に表れているような配向をとる。以上のような揺動部60ないしランド部61の揺動駆動により、ランド部61上に設けられたミラー面61aにて反射される光の反射方向を適宜切り換えることができる。
マイクロ構造体Xにおいては、駆動電極62と、揺動部60のシールド電極部64と、フレーム71の第1層部71aおよび第2層部71bと、シールド電極部74とは、電気的に接続されている(導電プラグ66,71dは当該電気的接続の一端を担う)。したがって、素子駆動時には、駆動電極62と共にシールド電極部64,74にもグラウンド電位が付与される。そのため、駆動電位に起因して、素子駆動時に駆動電極73から例えばランド部61側へ発する電界は、シールド電極部64によって吸収されやすい(即ち、当該電界は、シールド電極部64を越えて例えばランド部61に至りにくい)。また、素子駆動時に駆動電極73の電極歯73aから例えば駆動電極62のアーム62B側へ発する電界や、素子駆動時に電極歯73bから例えばアーム62A側へ発する電界は、シールド電極部64によって吸収されやすい。これら電界吸収効果は、素子外への電界漏れを抑制するのに資する。
以上のような構成を具備するマイクロ構造体Xは、上述のように、MEMS技術などのバルクマイクロマシニング技術により、SOIウエハである材料基板に対して加工を施すことによって製造することができる。そして、上述の第1から第5の実施形態に係る手法をマイクロ構造体Xの製造過程に適宜に組み込むことにより、図15に示す形状を有する導電プラグ66、および、図16に示す形状を有する導電プラグ71dを、形成することが可能である。
以上のまとめとして、本発明の構成およびそのバリエーションを以下に付記として列挙する。
(付記1)第1導体層と、第2導体層と、当該第1および第2導体層の間に介在する絶縁層とからなる積層構造を含む材料基板に加工を施すことによってマイクロ構造体を製造するための方法であって、
前記第1導体層内を当該第1導体層の厚さ方向に延びる細空間部と、前記絶縁層を貫通して前記第2導体層の一部が臨み且つ前記細空間部に連通する閉端側空間部と、当該閉端側空間部とは反対の側において前記細空間部に連通し且つ当該細空間部よりも幅広である開端側拡幅空間部と、を有するホールを形成するためのホール形成工程と、
前記ホール内に導体材料を堆積させるための工程と、
前記ホール内に堆積された導体材料における、ホール開端側にて外部に露出する端部を、平坦化するための工程と、を含むマイクロ構造体製造方法。
(付記2)前記ホール形成工程は、
開口部を有するマスクパターンを前記第1導体層上に形成する工程と、
前記マスクパターンを利用しつつ前記第1導体層に対して等方性エッチング処理を施すことにより、当該第1導体層において前記開口部に対応する箇所に前記開端側拡幅空間部を形成する工程と、
前記マスクパターンを利用しつつ前記第1導体層に対して異方性エッチング処理を施すことにより、当該第1導体層において前記開端側拡幅空間部から前記絶縁層に至るように前記細空間部を形成する工程と、
前記絶縁層において前記細空間部に臨む部分を除去することによって前記閉端側空間部を形成する工程とを含む、付記1に記載のマイクロ構造体製造方法。
(付記3)前記ホール形成工程は、
開口部を有するマスクパターンを前記第1導体層上に形成する工程と、
前記マスクパターンを利用しつつ前記第1導体層に対してエッチング処理を施すことにより、当該第1導体層において前記開口部に対応する箇所に前記開端側拡幅空間部を形成する工程と、
前記開口部および前記開端側拡幅空間部を覆いつつ前記マスクパターン上に材料膜を形成する工程と、
前記材料膜側から前記第1導体層に対して異方性エッチング処理を施すことにより、当該第1導体層において前記開端側拡幅空間部から前記絶縁層に至るように前記細空間部を形成する工程と、
前記絶縁層において前記細空間部に臨む部分を除去することによって前記閉端側空間部を形成する工程とを含む、付記1に記載のマイクロ構造体製造方法。
(付記4)前記ホール形成工程は、
第1開口部を有する第1マスクパターンを前記第1導体層上に形成する工程と、
第1開口部に対応する位置に当該第1開口部よりも径の小さな第2開口部を有する第2マスクパターンを前記第1マスクパターン上に形成する工程と、
前記第2マスクパターンを利用しつつ、前記第1導体層に対して異方性エッチング処理を施す工程と、
前記第2マスクパターンを除去する工程と、
前記第1マスクパターンを利用しつつ前記第1導体層に対して異方性エッチング処理を施すことにより、当該第1導体層において、前記第1開口部に対応する箇所に前記開端側拡幅空間部を形成し且つ当該開端側拡幅空間部から前記絶縁層に至るように前記細空間部を形成する工程と、
前記絶縁層において前記細空間部に臨む部分を除去することによって前記閉端側空間部を形成する工程とを含む、付記1に記載のマイクロ構造体製造方法。
(付記5)前記ホール形成工程は、
第1開口部を有する第1マスクパターンを前記第1導体層上に形成する工程と、
前記第1開口部を覆いつつ前記第1マスクパターン上に材料膜を形成する工程と、
前記第1開口部に対応する位置に当該第1開口部よりも径の大きな第2開口部を有する第2マスクパターンを前記材料膜上に形成する工程と、
前記第2マスクパターンを利用しつつ前記材料膜に対してエッチング処理を施すことにより、当該材料膜においてプレ拡幅空間部を形成する工程と、
前記第1マスクパターンを利用しつつ前記第1導体層に対して異方性エッチング処理を施すことにより、当該第1導体層を貫通するように前記細空間部を形成する工程と、
前記第1マスクパターンにおいて前記プレ拡幅空間部に臨む部分を除去することにより、前記開端側拡幅空間部を形成する工程と、
前記絶縁層において前記細空間部に臨む部分を除去することによって前記閉端側空間部を形成する工程とを含む、付記1に記載のマイクロ構造体製造方法。
(付記6)細空間部は、逆テーパ状に形成される、付記1から5のいずれか一つに記載のマイクロ構造体製造方法。
(付記7)前記第1導体層における前記絶縁層とは反対の側の表面に酸化シリコン膜を予め設けておく、付記1から6のいずれか一つに記載のマイクロ構造体製造方法。
(付記8)前記酸化シリコン膜上にポリシリコン膜を予め設けておく、付記7に記載のマイクロ構造体製造方法。
(付記9)付記1から8のいずれか一つに記載のマイクロ構造体製造方法によって製造されたマイクロ構造体。