JP2003136494A - マイクロ構造体、物理量検出装置及びその製造方法 - Google Patents
マイクロ構造体、物理量検出装置及びその製造方法Info
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- G01P2015/0822—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values being provided with a particular type of spring-mass-system for defining the displacement of a seismic mass due to an external acceleration for defining out-of-plane movement of the mass
- G01P2015/084—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values being provided with a particular type of spring-mass-system for defining the displacement of a seismic mass due to an external acceleration for defining out-of-plane movement of the mass the mass being suspended at more than one of its sides, e.g. membrane-type suspension, so as to permit multi-axis movement of the mass
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- G01P2015/0842—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values being provided with a particular type of spring-mass-system for defining the displacement of a seismic mass due to an external acceleration for defining out-of-plane movement of the mass the mass being suspended at more than one of its sides, e.g. membrane-type suspension, so as to permit multi-axis movement of the mass the mass being of clover leaf shape
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- Micromachines (AREA)
- Pressure Sensors (AREA)
Abstract
(57)【要約】
【課題】 出力信号中のスパイクノイズや出力信号のド
リフトが極めて少ない、安定動作可能なＳＯＩ構造の加
速度センサ等のマイクロ構造体を提供する。 【解決手段】 ＳＯＩ層１５と支持基板１７とが埋め込
み絶縁膜１６で電気的に絶縁されてなる積層構造を有す
る加速度センサ等のマイクロ構造体であって、ＳＯＩ層
１５及び埋め込み絶縁膜１６を貫通し支持基板１７に達
するコンタクトコンタクトホール２４が形成され、その
コンタクトホール２４内には、ＳＯＩ層１５と支持基板
１７とを電気的に導通させる導電体層が形成されてい
る。
リフトが極めて少ない、安定動作可能なＳＯＩ構造の加
速度センサ等のマイクロ構造体を提供する。 【解決手段】 ＳＯＩ層１５と支持基板１７とが埋め込
み絶縁膜１６で電気的に絶縁されてなる積層構造を有す
る加速度センサ等のマイクロ構造体であって、ＳＯＩ層
１５及び埋め込み絶縁膜１６を貫通し支持基板１７に達
するコンタクトコンタクトホール２４が形成され、その
コンタクトホール２４内には、ＳＯＩ層１５と支持基板
１７とを電気的に導通させる導電体層が形成されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、マクロ構造体及び
マイクロ構造体装置を備える物理量検出装置に関し、特
に、ＳＯＩ基板に形成される検出素子や回路の動作を安
定化させる技術に関する。
マイクロ構造体装置を備える物理量検出装置に関し、特
に、ＳＯＩ基板に形成される検出素子や回路の動作を安
定化させる技術に関する。
【０００２】
【従来の技術】半導体層と基板層とが絶縁膜層で電気的
に絶縁されてなる積層構造を有する半導体デバイスとし
て、ＳＯＩ（Silicon On Insulator）がある。ＳＯＩ
は、その特徴的な構造により、エッチング等による立体
加工が容易であるというメリットを有する。そのため、
最近では、半導体の製造技術である微細加工プロセスを
用いてＳＯＩを立体的に加工したり、回路を形成したり
することで、様々な、マイクロ構造体の実現に向けた研
究開発が進められている。その１つの応用例として、重
錘体の慣性モーメントを利用したピエゾ抵抗検出型の加
速度センサがある。
に絶縁されてなる積層構造を有する半導体デバイスとし
て、ＳＯＩ（Silicon On Insulator）がある。ＳＯＩ
は、その特徴的な構造により、エッチング等による立体
加工が容易であるというメリットを有する。そのため、
最近では、半導体の製造技術である微細加工プロセスを
用いてＳＯＩを立体的に加工したり、回路を形成したり
することで、様々な、マイクロ構造体の実現に向けた研
究開発が進められている。その１つの応用例として、重
錘体の慣性モーメントを利用したピエゾ抵抗検出型の加
速度センサがある。
【０００３】図１３は、従来のピエゾ抵抗検出型の加速
度センサ６０を示す斜視図である。この加速度センサ６
０はマイクロ構造体からなる。なお、マイクロ構造体と
は、微細加工プロセスにより製造される半導体装置又は
マイクロマシン等である。
度センサ６０を示す斜視図である。この加速度センサ６
０はマイクロ構造体からなる。なお、マイクロ構造体と
は、微細加工プロセスにより製造される半導体装置又は
マイクロマシン等である。
【０００４】この加速度センサ６０は、矩形の枠部６１
を有し、枠部６１の中心部には円柱状の重錘体６２が設
けられている。この重錘体６２は、枠部６１の各辺の中
央部と、ビーム６３ａ〜６３ｄにより接続されている。
一直線状をなすビーム６３ａ、６３ｂには、Ｘ軸方向の
加速度成分を検出するためのピエゾ抵抗Ｒｘ１〜Ｒｘ４
が、これと直交するビーム６３ｃ、６３ｄには、Ｙ軸方
向の加速度成分を検出するためのピエゾ抵抗Ｒｙ１〜Ｒ
ｙ４が、さらに、Ｘ軸と平行で、その近傍にある軸上に
Ｚ軸方向の加速度成分を検出するためのピエゾ抵抗Ｒｚ
１〜Ｒｚ４が配されている。
を有し、枠部６１の中心部には円柱状の重錘体６２が設
けられている。この重錘体６２は、枠部６１の各辺の中
央部と、ビーム６３ａ〜６３ｄにより接続されている。
一直線状をなすビーム６３ａ、６３ｂには、Ｘ軸方向の
加速度成分を検出するためのピエゾ抵抗Ｒｘ１〜Ｒｘ４
が、これと直交するビーム６３ｃ、６３ｄには、Ｙ軸方
向の加速度成分を検出するためのピエゾ抵抗Ｒｙ１〜Ｒ
ｙ４が、さらに、Ｘ軸と平行で、その近傍にある軸上に
Ｚ軸方向の加速度成分を検出するためのピエゾ抵抗Ｒｚ
１〜Ｒｚ４が配されている。
【０００５】図１４は、加速度センサ６０内のピエゾ抵
抗Ｒｘ１〜Ｒｘ４、Ｒｙ１〜Ｒｙ４、Ｒｚ１〜Ｒｚ４そ
れぞれの組によって形成されるブリッジ回路を示す回路
図であり、図１４（ａ）は、ｘ軸及びｙ軸方向の加速度
を検出するブリッジ回路であり、図１４（ｂ）は、ｚ軸
方向の加速度を検出するためのブリッジ回路である。
抗Ｒｘ１〜Ｒｘ４、Ｒｙ１〜Ｒｙ４、Ｒｚ１〜Ｒｚ４そ
れぞれの組によって形成されるブリッジ回路を示す回路
図であり、図１４（ａ）は、ｘ軸及びｙ軸方向の加速度
を検出するブリッジ回路であり、図１４（ｂ）は、ｚ軸
方向の加速度を検出するためのブリッジ回路である。
【０００６】この加速度センサ６０に加速度が加わった
場合、加速度に起因して重錘体６２に外力が作用し、重
錘体６２は定位置から変位し、この変化によって生じた
機械的ゆがみはビームビーム６３ａ〜６３ｄの機械的変
形によって吸収され、この上に形成されたピエゾ抵抗Ｒ
ｘ１〜Ｒｘ４、Ｒｙ１〜Ｒｙ４、Ｒｚ１〜Ｒｚ４の抵抗
値が変化する。その結果、図１４に示されるブリッジ回
路の平衡がくずれて出力Ｖｏｕｔが生じるというもので
ある。
場合、加速度に起因して重錘体６２に外力が作用し、重
錘体６２は定位置から変位し、この変化によって生じた
機械的ゆがみはビームビーム６３ａ〜６３ｄの機械的変
形によって吸収され、この上に形成されたピエゾ抵抗Ｒ
ｘ１〜Ｒｘ４、Ｒｙ１〜Ｒｙ４、Ｒｚ１〜Ｒｚ４の抵抗
値が変化する。その結果、図１４に示されるブリッジ回
路の平衡がくずれて出力Ｖｏｕｔが生じるというもので
ある。
【０００７】
【発明が解決しようとする課題】ところが、このような
ＳＯＩ構造の加速度センサにおいては、継続して使用し
ていると、ブリッジ回路からの出力信号にランダムなス
パイクノイズが発生したり、出力信号（電圧）がドリフ
トしたりすることが判明した。そのために、安定した加
速度の検出が妨げられ、高い検出精度を得ることができ
ないという問題がある。
ＳＯＩ構造の加速度センサにおいては、継続して使用し
ていると、ブリッジ回路からの出力信号にランダムなス
パイクノイズが発生したり、出力信号（電圧）がドリフ
トしたりすることが判明した。そのために、安定した加
速度の検出が妨げられ、高い検出精度を得ることができ
ないという問題がある。
【０００８】そこで、本発明は、かかる問題点に鑑みて
なされたものであり、検出回路の出力信号におけるスパ
イクノイズや出力信号のドリフトが極めて少ない、安定
動作可能なＳＯＩ構造の加速度センサ等のマイクロ構造
体、物理量検出装置及びその製造方法を提供することを
目的とする。
なされたものであり、検出回路の出力信号におけるスパ
イクノイズや出力信号のドリフトが極めて少ない、安定
動作可能なＳＯＩ構造の加速度センサ等のマイクロ構造
体、物理量検出装置及びその製造方法を提供することを
目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るマイクロ構造体は、ＳＯＩ層と支持基
板層とが絶縁膜層で電気的に絶縁されてなるＳＯＩ基板
等からなる加速度センサ等のマイクロ構造体であって、
前記ＳＯＩ層には、物理量を検出するためのピエゾ抵抗
等の検出素子と当該ＳＯＩ層の電位を固定するためのコ
ンタクト部が形成されている。これによって、コンタク
ト部を介してＳＯＩ層の電位を固定することで、検出回
路の動作を安定化させることができる。
に、本発明に係るマイクロ構造体は、ＳＯＩ層と支持基
板層とが絶縁膜層で電気的に絶縁されてなるＳＯＩ基板
等からなる加速度センサ等のマイクロ構造体であって、
前記ＳＯＩ層には、物理量を検出するためのピエゾ抵抗
等の検出素子と当該ＳＯＩ層の電位を固定するためのコ
ンタクト部が形成されている。これによって、コンタク
ト部を介してＳＯＩ層の電位を固定することで、検出回
路の動作を安定化させることができる。
【００１０】また、本発明に係るマイクロ構造体は、Ｓ
ＯＩ層と支持基板層とが絶縁膜層で電気的に絶縁されて
なる積層構造を有する半導体チップと当該半導体チップ
を収納するパッケージとを備えるマイクロ構造体であっ
て、そのパッケージは、外部リード端子と、その外部リ
ード端子に接続される電極面とを有し、支持基板層が絶
縁膜層と接触する面を上面とした場合における支持基板
層の下面と電極面とが導電性部材で接着されている。こ
れによって、電極面を介して支持基板層の電位を固定す
ることで、ＳＯＩ層に形成される検出回路の動作を安定
化させることができる。なお、ここで接着とは、必ずし
も接着剤を用いて固定するものばかりではなく、単に面
同士が接触して着いているだけのことも含むものとす
る。
ＯＩ層と支持基板層とが絶縁膜層で電気的に絶縁されて
なる積層構造を有する半導体チップと当該半導体チップ
を収納するパッケージとを備えるマイクロ構造体であっ
て、そのパッケージは、外部リード端子と、その外部リ
ード端子に接続される電極面とを有し、支持基板層が絶
縁膜層と接触する面を上面とした場合における支持基板
層の下面と電極面とが導電性部材で接着されている。こ
れによって、電極面を介して支持基板層の電位を固定す
ることで、ＳＯＩ層に形成される検出回路の動作を安定
化させることができる。なお、ここで接着とは、必ずし
も接着剤を用いて固定するものばかりではなく、単に面
同士が接触して着いているだけのことも含むものとす
る。
【００１１】また、本発明に係るマイクロ構造体は、Ｓ
ＯＩ層と支持基板層とが絶縁膜層で電気的に絶縁されて
なる積層構造を有するマイクロ構造体であって、ＳＯＩ
層及び絶縁膜層を貫通し支持基板層に達するコンタクト
ホールが形成され、コンタクトホール内には、ＳＯＩ層
と支持基板層とを電気的に接続する導電体層が形成され
ている。これによって、ＳＯＩ層と支持基板層とが電気
的に短絡され、ＳＯＩ層と絶縁膜層と支持基板層とから
なるコンデンサへの無用な電荷の蓄積が回避され、ＳＯ
Ｉ層に形成される検出回路等の動作が安定化される。
ＯＩ層と支持基板層とが絶縁膜層で電気的に絶縁されて
なる積層構造を有するマイクロ構造体であって、ＳＯＩ
層及び絶縁膜層を貫通し支持基板層に達するコンタクト
ホールが形成され、コンタクトホール内には、ＳＯＩ層
と支持基板層とを電気的に接続する導電体層が形成され
ている。これによって、ＳＯＩ層と支持基板層とが電気
的に短絡され、ＳＯＩ層と絶縁膜層と支持基板層とから
なるコンデンサへの無用な電荷の蓄積が回避され、ＳＯ
Ｉ層に形成される検出回路等の動作が安定化される。
【００１２】さらに、本発明に係るマイクロ構造体は、
ＳＯＩ層が絶縁膜層と接触する面を当該ＳＯＩ層の下面
とした場合に、当該ＳＯＩ層又は当該ＳＯＩ層の上方に
は、ピエゾ抵抗、配線部及び電極パッドが形成され、Ｓ
ＯＩ層は、ピエゾ抵抗、配線部及び電極パッドが形成さ
れた部位を除く部位が除去されている。これによって、
ＳＯＩ層と絶縁膜層と支持基板層からなるコンデンサの
領域を減らすことができ、ピエゾ抵抗等によって形成さ
れる検出回路の動作を安定化させることができる。
ＳＯＩ層が絶縁膜層と接触する面を当該ＳＯＩ層の下面
とした場合に、当該ＳＯＩ層又は当該ＳＯＩ層の上方に
は、ピエゾ抵抗、配線部及び電極パッドが形成され、Ｓ
ＯＩ層は、ピエゾ抵抗、配線部及び電極パッドが形成さ
れた部位を除く部位が除去されている。これによって、
ＳＯＩ層と絶縁膜層と支持基板層からなるコンデンサの
領域を減らすことができ、ピエゾ抵抗等によって形成さ
れる検出回路の動作を安定化させることができる。
【００１３】なお、本発明は、上記マイクロ構造体を有
する物理量検出装置として実現したり、検出素子や検出
回路の動作を安定化させる方法として実現したり、上述
の特徴的なコンタクト部やコンタクトホールを形成する
工程を含むマイクロ構造体の製造方法として実現するこ
ともできる。
する物理量検出装置として実現したり、検出素子や検出
回路の動作を安定化させる方法として実現したり、上述
の特徴的なコンタクト部やコンタクトホールを形成する
工程を含むマイクロ構造体の製造方法として実現するこ
ともできる。
【００１４】
【発明の実施の形態】以下、本発明に係るマイクロ構造
体の応用例（加速度センサ）について、その実施の形態
を示す図面に基づいて具体的に説明する。図１は、本発
明の実施の形態におけるピエゾ抵抗検出型の加速度セン
サ１０を上面から見た斜視図であり、図２は下面（裏
面）から見た斜視図である。この加速度センサ１０は、
マイクロ構造体としてのＳＯＩ基板にセンサ回路が形成
されたものである。
体の応用例（加速度センサ）について、その実施の形態
を示す図面に基づいて具体的に説明する。図１は、本発
明の実施の形態におけるピエゾ抵抗検出型の加速度セン
サ１０を上面から見た斜視図であり、図２は下面（裏
面）から見た斜視図である。この加速度センサ１０は、
マイクロ構造体としてのＳＯＩ基板にセンサ回路が形成
されたものである。
【００１５】加速度センサ１０は、矩形の枠部１１を有
し、枠部１１の中心部には円柱状の重錘体１２が設けら
れている。この重錘体１２は、枠部１１の各辺の中央部
とビーム１３ａ〜１３ｄとにより接続されている。一直
線状をなすビーム１３ａ、１３ｂには、Ｘ軸方向の加速
度成分を検出するためのピエゾ抵抗Ｒｘ１〜Ｒｘ４が、
これと直交するビーム１３ｃ、１３ｄには、Ｙ軸方向の
加速度成分を検出するためのピエゾ抵抗Ｒｙ１〜Ｒｙ４
が、Ｘ軸と平行で、その近傍にある軸上にＺ軸方向の加
速度成分を検出するためのピエゾ抵抗Ｒｚ１〜Ｒｚ４が
配されている。
し、枠部１１の中心部には円柱状の重錘体１２が設けら
れている。この重錘体１２は、枠部１１の各辺の中央部
とビーム１３ａ〜１３ｄとにより接続されている。一直
線状をなすビーム１３ａ、１３ｂには、Ｘ軸方向の加速
度成分を検出するためのピエゾ抵抗Ｒｘ１〜Ｒｘ４が、
これと直交するビーム１３ｃ、１３ｄには、Ｙ軸方向の
加速度成分を検出するためのピエゾ抵抗Ｒｙ１〜Ｒｙ４
が、Ｘ軸と平行で、その近傍にある軸上にＺ軸方向の加
速度成分を検出するためのピエゾ抵抗Ｒｚ１〜Ｒｚ４が
配されている。
【００１６】そして、四角柱状の補助重錘体１４ａ〜１
４ｄがビーム１３ａ〜１３ｄと枠部１１の内周面とによ
り包囲される空間内に遊挿する状態で、重錘体１２に連
設されている。加速度センサ１０の寸法は、例えば、縦
及び横の長さがそれぞれ２．５ｍｍ、厚みが５６６μｍ
であり、枠部１１の幅が５００μｍである。そして、重
錘体１２の直径が４００μｍ、ビーム１３の長さが５５
０μｍ、幅が７０μｍ、補助重錘体１４の縦及び横の長
さが６１５μｍ、補助重錘体１４と、ビーム１３及び枠
部１１の内周面との間隔が夫々５０μｍである。
４ｄがビーム１３ａ〜１３ｄと枠部１１の内周面とによ
り包囲される空間内に遊挿する状態で、重錘体１２に連
設されている。加速度センサ１０の寸法は、例えば、縦
及び横の長さがそれぞれ２．５ｍｍ、厚みが５６６μｍ
であり、枠部１１の幅が５００μｍである。そして、重
錘体１２の直径が４００μｍ、ビーム１３の長さが５５
０μｍ、幅が７０μｍ、補助重錘体１４の縦及び横の長
さが６１５μｍ、補助重錘体１４と、ビーム１３及び枠
部１１の内周面との間隔が夫々５０μｍである。
【００１７】なお、ピエゾ抵抗Ｒｘ１〜Ｒｘ４、Ｒｙ１
〜Ｒｙ４、Ｒｚ１〜Ｒｚ４によって形成される３つのブ
リッジ回路は上述の図１４と同一である。つまり、ピエ
ゾ抵抗Ｒｘ１〜Ｒｘ４及びＲｙ１〜Ｒｙ４についての回
路図は図１４（ａ）と同一であり、ピエゾ抵抗Ｒｚ１〜
Ｒｚ４についての回路図は図１４（ｂ）と同一である。
〜Ｒｙ４、Ｒｚ１〜Ｒｚ４によって形成される３つのブ
リッジ回路は上述の図１４と同一である。つまり、ピエ
ゾ抵抗Ｒｘ１〜Ｒｘ４及びＲｙ１〜Ｒｙ４についての回
路図は図１４（ａ）と同一であり、ピエゾ抵抗Ｒｚ１〜
Ｒｚ４についての回路図は図１４（ｂ）と同一である。
【００１８】加速度が加わった場合、加速度に起因して
重錘体１２及び補助重錘体１４ａ〜１４ｄに外力が作用
し、重錘体１２及び補助重錘体１４ａ〜１４ｄは低位置
から変位し、この変位によって生じた機械的歪みがビー
ム１３ａ〜１３ｄの機械的変形によって吸収され、この
上に形成されたピエゾ抵抗Ｒｘ１〜Ｒｘ４、Ｒｙ１〜Ｒ
ｙ４、Ｒｚ１〜Ｒｚ４の抵抗値が変化する。その結果、
図１４（ａ）及び（ｂ）に示すブリッジ回路の平衡がく
ずれて電圧Ｖｏｕｔが検出される。
重錘体１２及び補助重錘体１４ａ〜１４ｄに外力が作用
し、重錘体１２及び補助重錘体１４ａ〜１４ｄは低位置
から変位し、この変位によって生じた機械的歪みがビー
ム１３ａ〜１３ｄの機械的変形によって吸収され、この
上に形成されたピエゾ抵抗Ｒｘ１〜Ｒｘ４、Ｒｙ１〜Ｒ
ｙ４、Ｒｚ１〜Ｒｚ４の抵抗値が変化する。その結果、
図１４（ａ）及び（ｂ）に示すブリッジ回路の平衡がく
ずれて電圧Ｖｏｕｔが検出される。
【００１９】ここで、Ｘ（Ｙ）軸方向の加速度に対して
重錘体１２及び補助重錘体１４ａ〜１４ｄはモーメント
を受け、Ｘ（Ｙ）軸のピエゾ抵抗変化分は加算されて出
力されるが、Ｚ軸方向については、変化分が相殺されて
出力されない。一方、Ｚ軸方向の加速度に対しては重錘
体１２及び補助重錘体１４ａ〜１４ｄは垂直方向に変化
し、このためピエゾ抵抗変化分は、Ｚ軸方向については
加算されて出力され、Ｘ（Ｙ）軸方向については、相殺
されて出力されない。
重錘体１２及び補助重錘体１４ａ〜１４ｄはモーメント
を受け、Ｘ（Ｙ）軸のピエゾ抵抗変化分は加算されて出
力されるが、Ｚ軸方向については、変化分が相殺されて
出力されない。一方、Ｚ軸方向の加速度に対しては重錘
体１２及び補助重錘体１４ａ〜１４ｄは垂直方向に変化
し、このためピエゾ抵抗変化分は、Ｚ軸方向については
加算されて出力され、Ｘ（Ｙ）軸方向については、相殺
されて出力されない。
【００２０】次に、加速度センサ１０の製造方法につい
て説明する。図３は、加速度センサ１０を構成するＳＯ
Ｉ基板を示す断面図である。図３（ａ）は、図１に示さ
れたＡＡ’面での断面図であり、図３（ｂ）は、図１に
示されたＢＢ’面での断面図である。本図に示されるよ
うに、このＳＯＩ基板は、厚み５μｍのＳＯＩ層１５、
埋め込み酸化膜としての厚み１μｍの埋め込み絶縁膜１
６及び厚み５６０μｍのＳｉ基板である支持基板１７の
３層からなる。
て説明する。図３は、加速度センサ１０を構成するＳＯ
Ｉ基板を示す断面図である。図３（ａ）は、図１に示さ
れたＡＡ’面での断面図であり、図３（ｂ）は、図１に
示されたＢＢ’面での断面図である。本図に示されるよ
うに、このＳＯＩ基板は、厚み５μｍのＳＯＩ層１５、
埋め込み酸化膜としての厚み１μｍの埋め込み絶縁膜１
６及び厚み５６０μｍのＳｉ基板である支持基板１７の
３層からなる。
【００２１】まず、後ほど形成される一直線上のビーム
１３ａ、１３ｂに対応する所定位置にＸ軸方向の加速度
成分を検出するためのピエゾ抵抗Ｒｘ１〜Ｒｘ４を形成
し、これと直交するビーム１３ｃ、１３ｄに対応する所
定位置に、Ｙ軸方向の加速度成分を検出するためのピエ
ゾ抵抗Ｒｙ１〜Ｒｙ４を、Ｘ軸と平行で、その近傍にあ
る軸上にＺ軸方向の加速度成分を検出するためのピエゾ
抵抗Ｒｚ１〜Ｒｚ４を形成する。
１３ａ、１３ｂに対応する所定位置にＸ軸方向の加速度
成分を検出するためのピエゾ抵抗Ｒｘ１〜Ｒｘ４を形成
し、これと直交するビーム１３ｃ、１３ｄに対応する所
定位置に、Ｙ軸方向の加速度成分を検出するためのピエ
ゾ抵抗Ｒｙ１〜Ｒｙ４を、Ｘ軸と平行で、その近傍にあ
る軸上にＺ軸方向の加速度成分を検出するためのピエゾ
抵抗Ｒｚ１〜Ｒｚ４を形成する。
【００２２】次に、ＳＯＩ基板の表面から埋め込み絶縁
膜１６までＳｉディープＲＩＥ（反応性イオンエッチン
グ）によりエッチングを行い、重錘体１２、ビーム１３
ａ〜１３ｄ及び補助重錘体１４ａ〜１４ｄを形成する。
そして、裏面から埋め込み絶縁膜１６までＳｉディープ
ＲＩＥにより深堀りエッチングを行い、重錘体１２及び
補助重錘体１４ａ〜１４ｄを形成する。
膜１６までＳｉディープＲＩＥ（反応性イオンエッチン
グ）によりエッチングを行い、重錘体１２、ビーム１３
ａ〜１３ｄ及び補助重錘体１４ａ〜１４ｄを形成する。
そして、裏面から埋め込み絶縁膜１６までＳｉディープ
ＲＩＥにより深堀りエッチングを行い、重錘体１２及び
補助重錘体１４ａ〜１４ｄを形成する。
【００２３】以上のように構成された本発明の実施の形
態に係る加速度センサは、補助重錘体１４ａ〜１４ｄを
有しており、重錘体１２と併せた重量を大きくすること
ができるので、加速度の検出感度が従来の加速度センサ
と比較して向上する。そして、補助重錘体１４との合計
重量を重くすることで重錘体１２の大きさを小さくする
ことができ、その結果、ビーム１３ａ〜１３ｄの長さを
長くしてピエゾ抵抗による検出感度を向上させることが
できる。
態に係る加速度センサは、補助重錘体１４ａ〜１４ｄを
有しており、重錘体１２と併せた重量を大きくすること
ができるので、加速度の検出感度が従来の加速度センサ
と比較して向上する。そして、補助重錘体１４との合計
重量を重くすることで重錘体１２の大きさを小さくする
ことができ、その結果、ビーム１３ａ〜１３ｄの長さを
長くしてピエゾ抵抗による検出感度を向上させることが
できる。
【００２４】次に、この加速度センサ１０の検出動作を
安定化させる３つの手法について説明する。つまり、図
１４に示されるブリッジ回路の出力信号に現れるスパイ
ク性のノイズの発生を抑制したり、出力信号のドリフト
を抑制するのに効果的な第１〜第３の手法について説明
する。
安定化させる３つの手法について説明する。つまり、図
１４に示されるブリッジ回路の出力信号に現れるスパイ
ク性のノイズの発生を抑制したり、出力信号のドリフト
を抑制するのに効果的な第１〜第３の手法について説明
する。
【００２５】第１の手法は、ＳＯＩ層１５の電位をブリ
ッジ回路への印加電圧Ｖｄｄ等に固定する方法である。
図４は、この第１の安定化手法を説明するための加速度
センサ１０の断面図である。ここでは、ＳＯＩ層１５に
２つのピエゾ抵抗２３が形成され、ＳＯＩ層１５の上面
には酸化膜が形成されている。ＳＯＩ層１５に形成され
たピエゾ抵抗２３の両端には、絶縁膜１８を貫通してそ
の上面に露出する金属配線によって、ピエゾ抵抗負電極
２１及びピエゾ抵抗正電極２２が形成されている。そし
て、ピエゾ抵抗２３の左側には、同様の金属配線によっ
て、ＳＯＩ層１５と電気的に接続されるコンタクト電極
２０が形成されている。
ッジ回路への印加電圧Ｖｄｄ等に固定する方法である。
図４は、この第１の安定化手法を説明するための加速度
センサ１０の断面図である。ここでは、ＳＯＩ層１５に
２つのピエゾ抵抗２３が形成され、ＳＯＩ層１５の上面
には酸化膜が形成されている。ＳＯＩ層１５に形成され
たピエゾ抵抗２３の両端には、絶縁膜１８を貫通してそ
の上面に露出する金属配線によって、ピエゾ抵抗負電極
２１及びピエゾ抵抗正電極２２が形成されている。そし
て、ピエゾ抵抗２３の左側には、同様の金属配線によっ
て、ＳＯＩ層１５と電気的に接続されるコンタクト電極
２０が形成されている。
【００２６】このコンタクト電極２０をブリッジ回路の
電源電圧Ｖｄｄ等に接続しておくことで、ＳＯＩ層１５
自体の電位を固定することができる。なお、ＳＯＩ層１
５は、ｎ型半導体で構成し、ピエゾ抵抗２３は、ｐ型半
導体で構成するのが好ましい。ｐ型半導体で形成したピ
エゾ抵抗のほうが、ｎ型半導体の場合よりも検出感度
（同一量のひずみに対する抵抗値の変化量）が大きいか
らである。
電源電圧Ｖｄｄ等に接続しておくことで、ＳＯＩ層１５
自体の電位を固定することができる。なお、ＳＯＩ層１
５は、ｎ型半導体で構成し、ピエゾ抵抗２３は、ｐ型半
導体で構成するのが好ましい。ｐ型半導体で形成したピ
エゾ抵抗のほうが、ｎ型半導体の場合よりも検出感度
（同一量のひずみに対する抵抗値の変化量）が大きいか
らである。
【００２７】したがって、ピエゾ抵抗２３とＳＯＩ層１
５とが逆バイアスとなるように、このコンタクト電極２
０には、ピエゾ抵抗２３に印加される電圧の中で最も高
い電圧と同じかそれよりも大きい電圧を印加すればよ
い。具体的には、図５（ａ）に示されるように、この加
速度センサ１０が持つ３つの（ｘ軸、ｙ軸、ｚ軸方向の
加速度成分を検出する）ブリッジ回路４１〜４３に、１
つの電源４０から共通の直流電圧が印加されている場合
には、このコンタクト電極２０を電源４０の出力端子に
接続するか、あるいは、その電源４０の出力電圧よりも
高い電位の端子に接続すればよい。一方、図５（ｂ）〜
（ｄ）に示されるように、３つのブリッジ回路４１〜４
３それぞれに、独立した３種類の直流電圧電源４５〜４
７から定電流化回路を介した定電流が印加されている場
合には、このコンタクト電極２０を３つの電源４５〜４
７の中で最も高い電圧を発生している電源の出力端子、
あるいは、その電源の出力電圧よりも高い電位の端子に
接続すればよい。
５とが逆バイアスとなるように、このコンタクト電極２
０には、ピエゾ抵抗２３に印加される電圧の中で最も高
い電圧と同じかそれよりも大きい電圧を印加すればよ
い。具体的には、図５（ａ）に示されるように、この加
速度センサ１０が持つ３つの（ｘ軸、ｙ軸、ｚ軸方向の
加速度成分を検出する）ブリッジ回路４１〜４３に、１
つの電源４０から共通の直流電圧が印加されている場合
には、このコンタクト電極２０を電源４０の出力端子に
接続するか、あるいは、その電源４０の出力電圧よりも
高い電位の端子に接続すればよい。一方、図５（ｂ）〜
（ｄ）に示されるように、３つのブリッジ回路４１〜４
３それぞれに、独立した３種類の直流電圧電源４５〜４
７から定電流化回路を介した定電流が印加されている場
合には、このコンタクト電極２０を３つの電源４５〜４
７の中で最も高い電圧を発生している電源の出力端子、
あるいは、その電源の出力電圧よりも高い電位の端子に
接続すればよい。
【００２８】このような第１の手法によるＳＯＩ層１５
の電位固定によって、ブリッジ回路からの出力信号は安
定化される。これは、ピエゾ抵抗２３と接するＳＯＩ層
１５の電位がフローティング状態となってしまうことに
起因する回路の不安定性が解消されるためと考えられ
る。
の電位固定によって、ブリッジ回路からの出力信号は安
定化される。これは、ピエゾ抵抗２３と接するＳＯＩ層
１５の電位がフローティング状態となってしまうことに
起因する回路の不安定性が解消されるためと考えられ
る。
【００２９】加速度センサ１０による検出動作を安定化
させる第２の手法は、この加速度センサ１０を収納する
パッケージに設けられる外部リード端子に接続される電
極と加速度センサ１０の裏面とを導電性の接着剤で接着
させる方法である。図６は、この第２の安定化手法を説
明するための加速度センサ１０及びそのパッケージの断
面図である。ここでは、加速度センサ１０の裏面、即
ち、枠部１１を構成する支持基板１７の裏面とパッケー
ジ基板２５上面に形成された電極２６とが銀ペースト等
の接着剤２７で接着固定されている様子が示されてい
る。なお、電極２６は、ワイヤボンディング等により、
金線等のワイヤ２８を介して外部リード端子に電気的に
接続されている。
させる第２の手法は、この加速度センサ１０を収納する
パッケージに設けられる外部リード端子に接続される電
極と加速度センサ１０の裏面とを導電性の接着剤で接着
させる方法である。図６は、この第２の安定化手法を説
明するための加速度センサ１０及びそのパッケージの断
面図である。ここでは、加速度センサ１０の裏面、即
ち、枠部１１を構成する支持基板１７の裏面とパッケー
ジ基板２５上面に形成された電極２６とが銀ペースト等
の接着剤２７で接着固定されている様子が示されてい
る。なお、電極２６は、ワイヤボンディング等により、
金線等のワイヤ２８を介して外部リード端子に電気的に
接続されている。
【００３０】このような構造とすることで、外部リード
端子から一定の電圧を印加することが可能となり、ワイ
ヤ２８、電極２６及び接着剤２７を介して接続された支
持基板１７の電位をパッケージの外部から固定すること
ができる。
端子から一定の電圧を印加することが可能となり、ワイ
ヤ２８、電極２６及び接着剤２７を介して接続された支
持基板１７の電位をパッケージの外部から固定すること
ができる。
【００３１】また、図８に示される電極パッド３０とパ
ッケージの電極２６とから、たとえば、ワイヤーなどの
配線手段によって電気的に接続され、任意の電位固定手
段に接続されていてもよい。このような第２の手法によ
る支持基板１７の電位固定によって、ブリッジ回路から
の出力信号は安定化される。これは、ピエゾ抵抗２３の
下層に形成される等価的なコンデンサ、即ち、ＳＯＩ層
１５、埋め込み絶縁膜１６及び支持基板１７からなるコ
ンデンサの片側電極の電位が固定されたためと考えられ
る。なお、この手法では、支持基板１７が電気的に外部
に接続されていればよく、単に導電体がパッケージ２５
と支持基板１７との間に設けられ、外部に電気的に接続
される等でもよい。
ッケージの電極２６とから、たとえば、ワイヤーなどの
配線手段によって電気的に接続され、任意の電位固定手
段に接続されていてもよい。このような第２の手法によ
る支持基板１７の電位固定によって、ブリッジ回路から
の出力信号は安定化される。これは、ピエゾ抵抗２３の
下層に形成される等価的なコンデンサ、即ち、ＳＯＩ層
１５、埋め込み絶縁膜１６及び支持基板１７からなるコ
ンデンサの片側電極の電位が固定されたためと考えられ
る。なお、この手法では、支持基板１７が電気的に外部
に接続されていればよく、単に導電体がパッケージ２５
と支持基板１７との間に設けられ、外部に電気的に接続
される等でもよい。
【００３２】加速度センサ１０による検出動作を安定化
させる第３の手法は、上述のコンデンサの両電極を電気
的に短絡させる方法である。図７は、この第３の安定化
手法を説明するための加速度センサ１０の断面図であ
る。ここでは、最上面の絶縁膜１８、ＳＯＩ層１５及び
埋め込み絶縁膜１６を貫通して支持基板１７に達するコ
ンタクトホールが形成され、そのコンタクトホール内に
ＳＯＩ層１５と支持基板１７とを導通させる金属配線
（コンタクト電極２４）が施されている。
させる第３の手法は、上述のコンデンサの両電極を電気
的に短絡させる方法である。図７は、この第３の安定化
手法を説明するための加速度センサ１０の断面図であ
る。ここでは、最上面の絶縁膜１８、ＳＯＩ層１５及び
埋め込み絶縁膜１６を貫通して支持基板１７に達するコ
ンタクトホールが形成され、そのコンタクトホール内に
ＳＯＩ層１５と支持基板１７とを導通させる金属配線
（コンタクト電極２４）が施されている。
【００３３】このような第３の手法によるＳＯＩ層１５
と支持基板１７との短絡によって、ブリッジ回路からの
出力信号は安定化される。これは、ピエゾ抵抗２３の下
層に形成されているフローティング状態にあるコンデン
サ、即ち、ＳＯＩ層１５、埋め込み絶縁膜１６及び支持
基板１７からなるコンデンサの両電極が電気的に短絡さ
れ、無用な電荷の蓄積が防止されるためと考えられる。
と支持基板１７との短絡によって、ブリッジ回路からの
出力信号は安定化される。これは、ピエゾ抵抗２３の下
層に形成されているフローティング状態にあるコンデン
サ、即ち、ＳＯＩ層１５、埋め込み絶縁膜１６及び支持
基板１７からなるコンデンサの両電極が電気的に短絡さ
れ、無用な電荷の蓄積が防止されるためと考えられる。
【００３４】なお、本図には２箇所のコンタクト電極２
４が示されているように、この第３の手法によるＳＯＩ
層１５と支持基板１７との短絡は、複数部位に分離され
ている複数の支持基板１７それぞれに対して施すことが
できる。つまり、電気的に絶縁された複数のコンデンサ
それぞれについて、コンタクト電極２４を形成すること
で、全てのコンデンサの両電極を短絡することができ
る。具体的には、加速度センサ１０の枠部１１を構成す
るＳＯＩ層１５と支持基板１７とを短絡するだけでな
く、重錘体１２を構成するＳＯＩ層１５と支持基板１７
とを短絡したり、補助重錘体１４ａ〜１４ｄを構成する
ＳＯＩ層１５と支持基板１７とを短絡しておけばよい。
これによって、加速度センサ１０内における上述のコン
デンサの形成の完全に排除することができる。
４が示されているように、この第３の手法によるＳＯＩ
層１５と支持基板１７との短絡は、複数部位に分離され
ている複数の支持基板１７それぞれに対して施すことが
できる。つまり、電気的に絶縁された複数のコンデンサ
それぞれについて、コンタクト電極２４を形成すること
で、全てのコンデンサの両電極を短絡することができ
る。具体的には、加速度センサ１０の枠部１１を構成す
るＳＯＩ層１５と支持基板１７とを短絡するだけでな
く、重錘体１２を構成するＳＯＩ層１５と支持基板１７
とを短絡したり、補助重錘体１４ａ〜１４ｄを構成する
ＳＯＩ層１５と支持基板１７とを短絡しておけばよい。
これによって、加速度センサ１０内における上述のコン
デンサの形成の完全に排除することができる。
【００３５】図８は、上記第１の手法におけるコンタク
ト部２０及び第３の手法におけるコンタクト電極２４が
形成される位置の例を示す図であり、加速度センサ１０
の上面（絶縁膜１８の上面）の外観図である。図８
（ａ）は、コンタクト電極２０（２４）が他の電極パッ
ド３０の配線と接続されている例を示し、図８（ｂ）
は、コンタクト電極２０（２４）が専用のパッドに配線
で接続されている例を示し、図８（ｃ）は、専用パッド
直下にコンタクト電極２０（２４）が形成されている例
を示す。
ト部２０及び第３の手法におけるコンタクト電極２４が
形成される位置の例を示す図であり、加速度センサ１０
の上面（絶縁膜１８の上面）の外観図である。図８
（ａ）は、コンタクト電極２０（２４）が他の電極パッ
ド３０の配線と接続されている例を示し、図８（ｂ）
は、コンタクト電極２０（２４）が専用のパッドに配線
で接続されている例を示し、図８（ｃ）は、専用パッド
直下にコンタクト電極２０（２４）が形成されている例
を示す。
【００３６】図９は、上記第３の手法におけるコンタク
ト電極２４の詳細な製造工程を示す図である。まず、図
９（ａ）に示されるように、ＳＯＩ基板のＳＯＩ層１５
に不純物を拡散することによってピエゾ抵抗２３を形成
した後に、酸化膜である絶縁膜１８を形成する（第１の
工程）。
ト電極２４の詳細な製造工程を示す図である。まず、図
９（ａ）に示されるように、ＳＯＩ基板のＳＯＩ層１５
に不純物を拡散することによってピエゾ抵抗２３を形成
した後に、酸化膜である絶縁膜１８を形成する（第１の
工程）。
【００３７】次に、図９（ｂ）に示されるように、絶縁
膜１８をエッチングした後に、ＳＯＩ層１５をエッチン
グし、さらに、埋め込み絶縁膜１６をエッチングするこ
とによって、支持基板１７に達する支持基板１７用のコ
ンタクトホール３５を形成する（第２の工程）。
膜１８をエッチングした後に、ＳＯＩ層１５をエッチン
グし、さらに、埋め込み絶縁膜１６をエッチングするこ
とによって、支持基板１７に達する支持基板１７用のコ
ンタクトホール３５を形成する（第２の工程）。
【００３８】続いて、図９（ｃ）に示されるように、上
記第１の工程で形成したピエゾ抵抗２３の両端部に対応
する絶縁膜１８をエッチングすることで、ピエゾ抵抗２
３用のコンタクトホール３６ａ、３６ｂを形成する（第
３の工程）。
記第１の工程で形成したピエゾ抵抗２３の両端部に対応
する絶縁膜１８をエッチングすることで、ピエゾ抵抗２
３用のコンタクトホール３６ａ、３６ｂを形成する（第
３の工程）。
【００３９】最後に、図９（ｄ）に示されるように、上
記支持基板１７用のコンタクトホール３５とピエゾ抵抗
２３用のコンタクトホール３６ａ、３６ｂに金属配線を
施すことで、ＳＯＩ層１５と支持基板１７とを短絡させ
るコンタクト電極２４、及び、ピエゾ抵抗２３の負電極
２１と正電極を形成する（第４の工程）。
記支持基板１７用のコンタクトホール３５とピエゾ抵抗
２３用のコンタクトホール３６ａ、３６ｂに金属配線を
施すことで、ＳＯＩ層１５と支持基板１７とを短絡させ
るコンタクト電極２４、及び、ピエゾ抵抗２３の負電極
２１と正電極を形成する（第４の工程）。
【００４０】このようにして、ピエゾ抵抗２３及びその
電極の形成と並行して、ＳＯＩ層１５と支持基板１７と
を短絡させるコンタクト電極２４を効率よく形成するこ
とができる。なお、本図においては、支持基板１７用の
コンタクトホール３５を形成した後に（第２の工程）、
ピエゾ抵抗２３用のコンタクトホール３６ａ、３６ｂを
形成したが（第３の工程）、第２の工程における絶縁膜
１８のエッチング処理と並行して第３の工程を実施する
こととしてもよい。
電極の形成と並行して、ＳＯＩ層１５と支持基板１７と
を短絡させるコンタクト電極２４を効率よく形成するこ
とができる。なお、本図においては、支持基板１７用の
コンタクトホール３５を形成した後に（第２の工程）、
ピエゾ抵抗２３用のコンタクトホール３６ａ、３６ｂを
形成したが（第３の工程）、第２の工程における絶縁膜
１８のエッチング処理と並行して第３の工程を実施する
こととしてもよい。
【００４１】また、コンタクトホール３５の形状として
は、図示されるような開口部の方が大きい径となる傾斜
面を有するテーパ形状が好ましい。続く金属配線をスパ
ッタリングで施す場合には、深い溝の底面に位置する支
持基板１７にまで金属原子が入射されて電極が形成され
ることを確保する必要があるからである。
は、図示されるような開口部の方が大きい径となる傾斜
面を有するテーパ形状が好ましい。続く金属配線をスパ
ッタリングで施す場合には、深い溝の底面に位置する支
持基板１７にまで金属原子が入射されて電極が形成され
ることを確保する必要があるからである。
【００４２】また、支持基板１７用のコンタクトホール
３５の形成においては（第２の工程）、ドライエッチン
グにより形成するのが好ましい。ウェットエッチングに
よれば、そのエッチングの等方性により、図１０（ａ）
に示された埋め込み絶縁膜１６のように腔部３７が形成
される場合があり、金属配線によって一塊の電極が形成
されずに、複数に分離された電極が形成されてしまい、
ＳＯＩ層１５と支持基板１７とが断線状態となってしま
う可能性があるためである。
３５の形成においては（第２の工程）、ドライエッチン
グにより形成するのが好ましい。ウェットエッチングに
よれば、そのエッチングの等方性により、図１０（ａ）
に示された埋め込み絶縁膜１６のように腔部３７が形成
される場合があり、金属配線によって一塊の電極が形成
されずに、複数に分離された電極が形成されてしまい、
ＳＯＩ層１５と支持基板１７とが断線状態となってしま
う可能性があるためである。
【００４３】また、コンタクトホール３５、３６ａ、３
６ｂを形成した後に（第２及び第３の工程）、次の金属
配線による電極２１、２２、２４の形成に先立ち、図１
０（ｂ）に示されるように、コンタクトホール３５、３
６ａ、３６ｂの底面に相当する支持基板１７及びピエゾ
抵抗２３中に、イオン注入等によって高濃度不純物３８
ａ〜３８ｃを形成しておくのが好ましい。支持基板１７
及びピエゾ抵抗２３と、次の金属配線で形成される金属
電極との電気的な接触（オーミック性）をより確実にす
るためである。
６ｂを形成した後に（第２及び第３の工程）、次の金属
配線による電極２１、２２、２４の形成に先立ち、図１
０（ｂ）に示されるように、コンタクトホール３５、３
６ａ、３６ｂの底面に相当する支持基板１７及びピエゾ
抵抗２３中に、イオン注入等によって高濃度不純物３８
ａ〜３８ｃを形成しておくのが好ましい。支持基板１７
及びピエゾ抵抗２３と、次の金属配線で形成される金属
電極との電気的な接触（オーミック性）をより確実にす
るためである。
【００４４】このことは、図４に示されたコンタクト電
極２０を形成する場合についても同様である。つまり、
コンタクト電極２０の形成において、まず絶縁膜１８を
エッチングし、形成されたコンタクトホールの底面に相
当するＳＯＩ層１５の部分に高濃度不純物を形成した後
に金属配線を施すことによって、コンタクト電極２０を
完成させればよい。
極２０を形成する場合についても同様である。つまり、
コンタクト電極２０の形成において、まず絶縁膜１８を
エッチングし、形成されたコンタクトホールの底面に相
当するＳＯＩ層１５の部分に高濃度不純物を形成した後
に金属配線を施すことによって、コンタクト電極２０を
完成させればよい。
【００４５】次に、以上のような加速度センサ１０の検
出動作を安定化させる手法による具体的な効果につい
て、実験で得られた測定データに基づいて説明する。図
１１は、図６に示された第２の安定化手法、即ち、加速
度センサ１０の裏面（支持基板１７）の電位を固定した
場合の効果を示す図である。ここでは、Ｚ軸用のブリッ
ジ回路からの出力信号の時間変化を示す電圧波形につい
て、支持基板１７の電位を０Ｖに固定した場合に得られ
た電圧波形（図中の「ＳＵＢ：０Ｖ」と記されたグラ
フ）と、支持基板１７をフローティング状態にした場合
に得られた電圧波形（図中の「ＳＵＢ：Ｆｌｏａｔ」と
記されたグラフ）とが示されている。
出動作を安定化させる手法による具体的な効果につい
て、実験で得られた測定データに基づいて説明する。図
１１は、図６に示された第２の安定化手法、即ち、加速
度センサ１０の裏面（支持基板１７）の電位を固定した
場合の効果を示す図である。ここでは、Ｚ軸用のブリッ
ジ回路からの出力信号の時間変化を示す電圧波形につい
て、支持基板１７の電位を０Ｖに固定した場合に得られ
た電圧波形（図中の「ＳＵＢ：０Ｖ」と記されたグラ
フ）と、支持基板１７をフローティング状態にした場合
に得られた電圧波形（図中の「ＳＵＢ：Ｆｌｏａｔ」と
記されたグラフ）とが示されている。
【００４６】本図に示された２本の電圧波形を比べて分
かるように、支持基板１７の電位を固定した場合には、
フローティング状態にした場合に発生していたスパイク
ノイズはほとんど観察されなくなった。
かるように、支持基板１７の電位を固定した場合には、
フローティング状態にした場合に発生していたスパイク
ノイズはほとんど観察されなくなった。
【００４７】図１２は、図７に示された第３の安定化手
法、即ち、ＳＯＩ層１５及び埋め込み絶縁膜１６を貫通
して支持基板１７に達するコンタクトホールを形成し、
そのコンタクトホール内にＳＯＩ層１５と支持基板１７
とを導通させる金属配線（コンタクト電極２４）を施し
た場合の効果を示す図である。ここでは、Ｚ軸用のブリ
ッジ回路からの出力信号の時間変化を示す電圧波形につ
いて、ＳＯＩ層１５と支持基板１７とを導通させた場合
に得られた電圧波形（図１２（ａ））と、そのような処
理を施していない通常の場合に得られた電圧波形（図１
２（ｂ））とが示されている。本図に示された２本の電
圧波形を比べて分かるように、ＳＯＩ層１５と支持基板
１７とを導通させた場合には、そうでない通常の場合に
観測された通電後のドリフトに比べ、極めて小さい値と
なった。
法、即ち、ＳＯＩ層１５及び埋め込み絶縁膜１６を貫通
して支持基板１７に達するコンタクトホールを形成し、
そのコンタクトホール内にＳＯＩ層１５と支持基板１７
とを導通させる金属配線（コンタクト電極２４）を施し
た場合の効果を示す図である。ここでは、Ｚ軸用のブリ
ッジ回路からの出力信号の時間変化を示す電圧波形につ
いて、ＳＯＩ層１５と支持基板１７とを導通させた場合
に得られた電圧波形（図１２（ａ））と、そのような処
理を施していない通常の場合に得られた電圧波形（図１
２（ｂ））とが示されている。本図に示された２本の電
圧波形を比べて分かるように、ＳＯＩ層１５と支持基板
１７とを導通させた場合には、そうでない通常の場合に
観測された通電後のドリフトに比べ、極めて小さい値と
なった。
【００４８】このように、ＳＯＩ構造を有する加速度セ
ンサにおいて、(i)ＳＯＩ層１５の電位を固定する、(i
i)ＳＯＩ層１５と支持基板１７とを電気的に短絡させ
る、あるいは、(iii)支持基板１７の電位を固定する、
等の手法によって、ブリッジ回路からの出力信号に現れ
ていたランダムなスパイクノイズや通電後のドリフトを
大幅に抑制し、高感度な加速度センサを実現することが
できる。
ンサにおいて、(i)ＳＯＩ層１５の電位を固定する、(i
i)ＳＯＩ層１５と支持基板１７とを電気的に短絡させ
る、あるいは、(iii)支持基板１７の電位を固定する、
等の手法によって、ブリッジ回路からの出力信号に現れ
ていたランダムなスパイクノイズや通電後のドリフトを
大幅に抑制し、高感度な加速度センサを実現することが
できる。
【００４９】以上、本発明に係るマイクロ構造体につい
て、実施の形態に基づいて説明したが、本発明は、この
実施の形態に限定されるものではない。例えば、本実施
の形態では、ＳＯＩ層１５、埋め込み絶縁膜１６及び支
持基板１７からなる等価的なコンデンサの一方の電極の
電位を固定化したり、両電極を短絡したが、コンデンサ
が形成される領域自体を削減させる手法を採用してもよ
い。
て、実施の形態に基づいて説明したが、本発明は、この
実施の形態に限定されるものではない。例えば、本実施
の形態では、ＳＯＩ層１５、埋め込み絶縁膜１６及び支
持基板１７からなる等価的なコンデンサの一方の電極の
電位を固定化したり、両電極を短絡したが、コンデンサ
が形成される領域自体を削減させる手法を採用してもよ
い。
【００５０】具体的には、ＳＯＩ層１５の中又は絶縁膜
１８の上面等には、ピエゾ抵抗や配線部、電極パッド等
が形成されているが、ＳＯＩ層の、前記ピエゾ抵抗体、
前記配線部及び前記電極パッドが形成された部位を除く
部位を除去すればよい。また、重錘体１２や補助重錘体
１４ａ〜１４ｄのＳＯＩ層１５のうち、ピエゾ抵抗２３
や配線、電極パッドなどが形成されていない領域を除去
してもよい。こうした除去によって絶縁膜層又は支持基
板層が露出することになるが、好ましくは、パッシベー
ション膜等を付与し、該露出部を含む表面部分をカバー
することにより、より信頼性を向上させることも可能で
ある。これによって、上記コンデンサが形成される総面
積を削減し、加速度センサ１０の検出動作を安定化させ
ることができる。さらに、ＳＯＩ層を、例えば、補助重
錘体と重錘体との接合部付近で分断し、補助重錘体表面
上のＳＯＩ層が他のＳＯＩ層と電気的に分離されても、
当該センサの検出動作を安定化させることができる。
１８の上面等には、ピエゾ抵抗や配線部、電極パッド等
が形成されているが、ＳＯＩ層の、前記ピエゾ抵抗体、
前記配線部及び前記電極パッドが形成された部位を除く
部位を除去すればよい。また、重錘体１２や補助重錘体
１４ａ〜１４ｄのＳＯＩ層１５のうち、ピエゾ抵抗２３
や配線、電極パッドなどが形成されていない領域を除去
してもよい。こうした除去によって絶縁膜層又は支持基
板層が露出することになるが、好ましくは、パッシベー
ション膜等を付与し、該露出部を含む表面部分をカバー
することにより、より信頼性を向上させることも可能で
ある。これによって、上記コンデンサが形成される総面
積を削減し、加速度センサ１０の検出動作を安定化させ
ることができる。さらに、ＳＯＩ層を、例えば、補助重
錘体と重錘体との接合部付近で分断し、補助重錘体表面
上のＳＯＩ層が他のＳＯＩ層と電気的に分離されても、
当該センサの検出動作を安定化させることができる。
【００５１】
【発明の効果】以上の説明から明らかなように、本発明
に係るＳＯＩ構造を有する加速度センサ等のマイクロ構
造体によれば、ＳＯＩ層、埋め込み絶縁膜及び支持基板
からなるコンデンサが電気的にフローティング状態とな
ってしまうことが回避されたり、そのコンデンサへの電
荷蓄積が回避され、ＳＯＩ層に形成されたピエゾ抵抗等
を含む検出回路の動作が安定化される。つまり、検出回
路からの出力信号におけるスパイクノイズの発生が大幅
に抑制され、出力信号の通電後におけるドリフトも極め
て小さくなる。
に係るＳＯＩ構造を有する加速度センサ等のマイクロ構
造体によれば、ＳＯＩ層、埋め込み絶縁膜及び支持基板
からなるコンデンサが電気的にフローティング状態とな
ってしまうことが回避されたり、そのコンデンサへの電
荷蓄積が回避され、ＳＯＩ層に形成されたピエゾ抵抗等
を含む検出回路の動作が安定化される。つまり、検出回
路からの出力信号におけるスパイクノイズの発生が大幅
に抑制され、出力信号の通電後におけるドリフトも極め
て小さくなる。
【００５２】また、ＳＯＩ層をｎ型半導体で構成し、Ｓ
ＯＩ層中のピエゾ抵抗をｐ型半導体で構成し、ＳＯＩ層
とピエゾ抵抗とが逆バイアスとなるように、ＳＯＩ層の
電位を固定することで、無用な電流を流すことなく、検
出感度の高い加速度センサを実現することができる。そ
して、ピエゾ抵抗に印加される電圧のうち、最も高い電
圧をＳＯＩ層に印加しておくことで、特別な電源を設け
ることなく、上記フローティング状態を回避することが
できる。
ＯＩ層中のピエゾ抵抗をｐ型半導体で構成し、ＳＯＩ層
とピエゾ抵抗とが逆バイアスとなるように、ＳＯＩ層の
電位を固定することで、無用な電流を流すことなく、検
出感度の高い加速度センサを実現することができる。そ
して、ピエゾ抵抗に印加される電圧のうち、最も高い電
圧をＳＯＩ層に印加しておくことで、特別な電源を設け
ることなく、上記フローティング状態を回避することが
できる。
【図１】本発明の実施の形態におけるピエゾ抵抗検出型
の加速度センサを上面から見た斜視図である。
の加速度センサを上面から見た斜視図である。
【図２】同加速度センサを下面（裏面）から見た斜視図
である。
である。
【図３】（ａ）は、図１に示されたＡＡ’面での断面図
であり、（ｂ）は、図１に示されたＢＢ’面での断面図
である。
であり、（ｂ）は、図１に示されたＢＢ’面での断面図
である。
【図４】ＳＯＩ層の電位を固定するの第１の安定化手法
を説明するための加速度センサの断面図である。
を説明するための加速度センサの断面図である。
【図５】図４に示されるコンタクト電極に接続するブリ
ッジ回路の様々の形態を示す図である。
ッジ回路の様々の形態を示す図である。
【図６】支持基板１７の電位を固定する第２の安定化手
法を説明するための加速度センサ及びそのパッケージの
断面図である。
法を説明するための加速度センサ及びそのパッケージの
断面図である。
【図７】ＳＯＩ層と支持基板とを導通させる第３の安定
化手法を説明するための加速度センサの断面図である。
化手法を説明するための加速度センサの断面図である。
【図８】図４に示されたコンタクト電極及び図７に示さ
れたコンタクト電極が形成される位置の例を示す図であ
る。
れたコンタクト電極が形成される位置の例を示す図であ
る。
【図９】図７に示されたコンタクト電極の製造工程を示
す図である。
す図である。
【図１０】（ａ）は、ウェットエッチングによりコンタ
クトホールを形成した場合に生じ得る不具合の例を示す
加速度センサの断面図であり、（ｂ）は、コンタクトホ
ールに高濃度不純物を形成した様子を示す加速度センサ
の断面図である。
クトホールを形成した場合に生じ得る不具合の例を示す
加速度センサの断面図であり、（ｂ）は、コンタクトホ
ールに高濃度不純物を形成した様子を示す加速度センサ
の断面図である。
【図１１】支持基板１７の電位を固定して場合とそうで
ない場合のＺ軸用のブリッジ回路からの出力信号の時間
変化を示す電圧波形のグラフである。
ない場合のＺ軸用のブリッジ回路からの出力信号の時間
変化を示す電圧波形のグラフである。
【図１２】ＳＯＩ層１５と支持基板１７とを導通させた
場合とそうでない場合のＺ軸用のブリッジ回路からの出
力信号の時間変化を示す電圧波形のグラフである。
場合とそうでない場合のＺ軸用のブリッジ回路からの出
力信号の時間変化を示す電圧波形のグラフである。
【図１３】従来のピエゾ抵抗検出型の加速度センサを示
す斜視図である。
す斜視図である。
【図１４】（ａ）は、ｘ軸及びｙ軸方向の加速度を検出
するブリッジ回路の図であり、（ｂ）は、ｚ軸方向の加
速度を検出するためのブリッジ回路の図である。
するブリッジ回路の図であり、（ｂ）は、ｚ軸方向の加
速度を検出するためのブリッジ回路の図である。
【符号の説明】
１０ 加速度センサ
１１ 枠部
１２ 重錘体
１３ａ〜１３ｄ ビーム
１４ａ〜１４ｄ 補助重錘体
１５ ＳＯＩ層
１６ 埋め込み絶縁膜
１７ 支持基板
１８ 絶縁膜
２０ コンタクト電極
２１ ピエゾ抵抗負電極
２２ ピエゾ抵抗正電極
２３ ピエゾ抵抗
２４ コンタクト電極
２５ パッケージ
２６ 電極
２７ 導電性接着剤
２８ ワイヤ
３０ 電極パッド
３５ 支持基板用コンタクトホール
３６ａ、３６ｂ ピエゾ抵抗用コンタクトホール
３７ 腔部
３８ａ〜３８ｃ 高濃度不純物
４０、４５〜４７ 直流電圧電源
４１〜４３ ブリッジ回路
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 橋本 浩幸
兵庫県尼崎市扶桑町１番８号 住友金属工
業株式会社エレクトロニクス技術研究所内
Ｆターム(参考） 4M112 AA02 BA01 CA24 CA26 CA29
DA03 DA09 DA10 DA12 EA03
EA06 EA11 FA01
Claims (17)
- 【請求項１】 ＳＯＩ層と支持基板層とが絶縁膜層で電
気的に絶縁されてなる積層構造を有するマイクロ構造体
であって、 前記ＳＯＩ層には、物理量を検出するための検出素子部
と当該ＳＯＩ層の電位を固定するためのコンタクト部が
形成され、 前記マイクロ構造体は、さらに、前記コンタクト部に接
続されるとともに外部に接続される電極パッドを有する
ことを特徴とするマイクロ構造体。 - 【請求項２】 物理量を検出するための検出素子部を含
むＳＯＩ層と支持基板層とが絶縁膜層で電気的に絶縁さ
れてなる積層構造を有するマイクロ構造体と、当該マイ
クロ構造体を収納するパッケージとを備えるマイクロ構
造体装置であって、 前記支持基板層と前記パッケージとが導電性部材を介し
て接着されてなることを特徴とするマイクロ構造体装
置。 - 【請求項３】 物理量を検出するための検出素子部を含
むＳＯＩ層と支持基板層とが絶縁膜層で電気的に絶縁さ
れてなる積層構造を有するマイクロ構造体と当該マイク
ロ構造体を収納するパッケージとを備えるマイクロ構造
体装置であって、 前記パッケージは、 外部リード端子と、 前記外部リード端子に接続される電極面とを有し、 前記支持基板層が前記絶縁膜層と接触する面を上面とし
た場合における当該支持基板層の下面と前記電極面とが
接着されていることを特徴とするマイクロ構造体装置。 - 【請求項４】 前記支持基板層の下面と前記パッケージ
の前記電極面とが導電性部材で接着されていることを特
徴とする請求項３記載のマイクロ構造体装置。 - 【請求項５】 前記ＳＯＩ層には、当該ＳＯＩ層の電位
を固定するためのコンタクト層が更に形成され、 前記マイクロ構造体は、加えて前記コンタクト部に接続
されると共に外部に接続される電極パッドを有し、 前記電極パッドと前記外部リード端子とが接続されてな
ることを特徴とする請求項３又は４記載のマイクロ構造
体装置。 - 【請求項６】 物理量を検出するための検出素子部を含
むＳＯＩ層と支持基板層とが絶縁膜層で電気的に絶縁さ
れてなる積層構造を有するマイクロ構造体であって、 前記ＳＯＩ層及び絶縁膜層を貫通し前記支持基板層に達
するコンタクトホールと、 前記コンタクトホール内に形成された、前記ＳＯＩ層と
前記支持基板層とを電気的に接続する導電体とを備える
ことを特徴とするマイクロ構造体。 - 【請求項７】 前記支持基板層は、前記ＳＯＩ層及び前
記絶縁膜層で連結されている複数の部位を含み、 前記複数の部位ごとに、前記コンタクトホールが形成さ
れていることを特徴とする請求項６記載のマイクロ構造
体。 - 【請求項８】 前記コンタクトホールは、開口部の方が
大きい径となる傾斜面を有するテーパ形状であることを
特徴とする請求項１〜７のいずれか１項に記載のマイク
ロ構造体。 - 【請求項９】 前記検出素子部は、少なくとも１つのピ
エゾ抵抗体であることを特徴とする請求項１〜８のいず
れか１項に記載のマイクロ構造体。 - 【請求項１０】 前記検出素子部は、少なくとも１つの
ピエゾ抵抗体であり、 前記ＳＯＩ層は、ｎ型半導体であり、 前記ピエゾ抵抗体は、ｐ型半導体であり、 前記コンタクト部又は前記コンタクトホールに形成され
た前記導電体は、前記少なくとも１つのピエゾ抵抗体に
印加される電位のうち最も高い電位以上の電位に固定さ
れることを特徴とする請求項１、５、６、７又は８記載
のマイクロ構造体を含む物理量検出装置。 - 【請求項１１】 前記少なくとも１つのピエゾ抵抗体
は、物理量を独立に検出する少なくとも１つの検出器を
構成し、 前記少なくとも１つの検出器は、それぞれ、独立した電
源を有し、 前記コンタクト部又はコンタクトホールに形成された前
記導電体は、前記電源のうち最も高い電位の１つの電源
に接続されることを特徴とする請求項１、５、６、７又
は８記載のマイクロ構造体を含む物理量検出装置。 - 【請求項１２】 前記ＳＯＩ層が前記絶縁膜層と接触す
る面を当該ＳＯＩ層の下面とした場合に、当該ＳＯＩ層
又は当該ＳＯＩ層の上方には、ピエゾ抵抗体、配線部及
び電極パッドを備え、 前記ＳＯＩ層は、前記ピエゾ抵抗体、前記配線部及び前
記電極パッドが形成された部位を除く部位の少なくとも
一部が除去されることを特徴とする請求項１〜１１のい
ずれか１項に記載のマイクロ構造体、マイクロ構造体装
置又は物理量検出装置。 - 【請求項１３】 前記支持基板層は、前記ＳＯＩ層及び
前記絶縁膜層で連結されている複数の部位を含み、 当該複数の部位には、前記ＳＯＩ層から前記絶縁膜層を
介して吊り下げられた重錘体が含まれ、 前記ＳＯＩ層は、前記重錘体の上面の少なくとも一部が
除去されていることを特徴とする請求項１〜１２のいず
れか１項に記載のマイクロ構造体、マイクロ構造体装置
又は物理量検出装置。 - 【請求項１４】 前記ＳＯＩ層の一部が電気的に分離さ
れていることを特徴とする請求項１〜１３のいずれか１
項に記載のマイクロ構造体、マイクロ構造体装置又は物
理量検出装置。 - 【請求項１５】 物理量を検出するための検出素子部を
含むＳＯＩ層と支持基板層とが絶縁膜層で電気的に絶縁
されてなる積層構造を有する検出装置において、前記Ｓ
ＯＩ層に形成された物理量を検出するための素子及び回
路の少なくとも１つの動作を安定化させる方法であっ
て、 前記ＳＯＩ層の電位を固定することを特徴とする素子及
び回路の動作安定化方法。 - 【請求項１６】 物理量を検出するための検出素子部を
含むＳＯＩ層と支持基板層とが絶縁膜層で電気的に絶縁
されてなる積層構造を有する検出装置の製造方法であっ
て、 前記ＳＯＩ層を前記絶縁膜層が露出するまでエッチング
する工程と、 露出した前記絶縁膜層をエッチングする工程と、 当該エッチングによって露出した前記ＳＯＩ層と前記支
持基板層とを導通させる金属配線を形成する工程とを含
むことを特徴とするマイクロ構造体の製造方法。 - 【請求項１７】 前記絶縁膜層のエッチングがドライエ
ッチングであることを特徴とする請求項１６記載のマイ
クロ構造体の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001329960A JP2003136494A (ja) | 2001-10-26 | 2001-10-26 | マイクロ構造体、物理量検出装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001329960A JP2003136494A (ja) | 2001-10-26 | 2001-10-26 | マイクロ構造体、物理量検出装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003136494A true JP2003136494A (ja) | 2003-05-14 |
Family
ID=19145767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001329960A Pending JP2003136494A (ja) | 2001-10-26 | 2001-10-26 | マイクロ構造体、物理量検出装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003136494A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG114631A1 (en) * | 2003-10-10 | 2005-09-28 | Sony Corp | A mems accelerometer |
| JP2006201041A (ja) * | 2005-01-20 | 2006-08-03 | Oki Electric Ind Co Ltd | 加速度センサ |
| CN100363743C (zh) * | 2005-09-12 | 2008-01-23 | 中北大学 | 共振隧穿压阻式微加速度计 |
| JP2009006453A (ja) * | 2007-06-29 | 2009-01-15 | Fujitsu Ltd | マイクロ構造体製造方法およびマイクロ構造体 |
| JP2009063551A (ja) * | 2007-09-10 | 2009-03-26 | Rohm Co Ltd | 半導体センサ装置 |
| JP2011209060A (ja) * | 2010-03-29 | 2011-10-20 | Denso Corp | 加速度センサ、及びその製造方法 |
-
2001
- 2001-10-26 JP JP2001329960A patent/JP2003136494A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG114631A1 (en) * | 2003-10-10 | 2005-09-28 | Sony Corp | A mems accelerometer |
| JP2006201041A (ja) * | 2005-01-20 | 2006-08-03 | Oki Electric Ind Co Ltd | 加速度センサ |
| KR101231082B1 (ko) * | 2005-01-20 | 2013-02-07 | 오끼 덴끼 고오교 가부시끼가이샤 | 가속도 센서 |
| CN100363743C (zh) * | 2005-09-12 | 2008-01-23 | 中北大学 | 共振隧穿压阻式微加速度计 |
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| JP2011209060A (ja) * | 2010-03-29 | 2011-10-20 | Denso Corp | 加速度センサ、及びその製造方法 |
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