JP4989612B2 - シリアル通信システム、シリアル通信方法および送信装置 - Google Patents

Description

本発明は、たとえば、モータの駆動装置、画像読み取り装置又は複写装置などに適用可能なシリアル通信技術に関する。

画像読み取り装置では、原稿に対して光学系をステッピングモータにより移動させることで原稿の画像を読み取る。一般に、ステッピングモータの制御回路は、メイン基板とモータドライバ基板とに分けて配置され、パラレル信号線によってメイン基板とモータドライバ基板とが接続されている。メイン基板には、ステッピングモータを制御するための多数の相信号を生成するＣＰＵが実装される。一方、モータドライバ基板には、たとえば、３．３Ｖの振幅の相信号を２４Ｖの振幅の相信号へと変換するモータドライバＩＣが実装される。

ところで、画像読み取り装置では、１０以上のステッピングモータが使用されることも珍しくはない。この場合、相信号の数は４０〜５０本以上になるため、パラレル信号線の数や這いまわし等が複雑になってしまう。

そこで、パラレル信号線をシリアル信号線に置換することが提案されている（特許文献１、２）。このようなシリアル信号線を使用すれば、這いまわしの自由度が確保される。
特開平５−４８９９８号公報 特開平５−３７９０８号公報

ところで、画像読み取り装置を高速化するには、モータの回動速度を高回転にすることが要求される。一般に、シリアル通信に使用されるクロック信号の周波数は、メイン基板において使用されているシステムクロックの周波数と同一か又はそれを数回分周することで得られた周波数である。一般に、システムクロックの周波数は、数ＭＨｚ〜１０数ＭＨｚであるが、相信号の周波数は５０００ＰＰＳ（＝５ｋＨｚ）程度にすぎない。よって、この程度の周波数差であれば、シリアル信号とともにクロックを併送しても問題は生じにくい。

一方で、相信号の周波数が１００００ＰＰＳ（＝１０ｋＨｚ）以上になると、クロック信号の周波数も数ＭＨｚの周波数にせざるを得ない。そうしなければ、位相が異なる４本の信号（Ａ、Ａ＊、Ｂ、Ｂ＊）をシリアル通信により伝送できなくなりうるとともに、受信側での再生精度も確保できなくなりうるからである。

しかし、クロック信号の周波数が数ＭＨｚのオーダになると、メイン基板とモータドライブ基板とを結ぶケーブルからの放射ノイズによって、ユニットの誤動作や機器外の他装置の誤動作を誘発する可能性がある。

そこで、本発明は、このような課題および他の課題のうち、少なくとも１つを解決することを目的とする。たとえば、シリアル通信により伝送される信号の周波数を低下させ、放射ノイズを低減することを目的とする。なお、他の課題については明細書の全体を通して理解できよう。

本発明は、たとえば、シリアル通信システムであって、
所定の順列で構成されるパラレル信号を構成する複数の信号それぞれにおける変位点を検出する検出手段と、
前記検出手段によって検出された前記パラレル信号を構成する複数の信号それぞれの変位点から、前記パラレル信号の変位点を表すシリアル信号を生成する変換手段と、
前記シリアル信号を送信する送信手段と、
前記送信手段により送信されたシリアル信号を受信する受信手段と、
前記受信手段により受信されたシリアル信号を前記所定の順列で構成されるパラレル信号に復元する復元手段と
を備えることを特徴とする。

本発明によれば、パラレル信号の変位点を表すシリアル信号を生成し、シリアル信号に基づいて所定の順列で構成されるパラレル信号に復元することで、シリアル通信により伝送される信号の周波数が低下し、かつ、放射ノイズも低減する。

以下に本発明の一実施形態を示す。以下で説明される個別の実施形態は、本発明の上位概念、中位概念および下位概念など種々の概念を理解するために役立つであろう。また、本発明の技術的範囲は、特許請求の範囲によって確定されるのであって、以下の個別の実施形態によって限定されるわけではない。

［関連技術］
本発明の理解のために、はじめに、本発明の関連技術について説明することにする。なお、この関連技術は、必ずしも公知技術というわけではない。

図１は、画像読み取り装置１００の外略構成を示す図である。原稿２０４は、原稿台ガラス２０３上に載置され、下方から原稿照明ランプ２０１によって照明される。原稿２０４の画像は、第１ミラー２０５、第２ミラー２０６、第３ミラー２０７及びレンズ２０８を介してＣＣＤ２０９上に結像する。ＣＣＤ２０９は、原稿２０４のラインイメージを読み取る。原稿照明ランプ２０１と第１ミラー２０５などの光学系は、ステッピングモータによって、原稿２０４に対して相対的に移動する。第２ミラー２０６及び第３ミラー２０７などの光学系も同様に移動する。これにより、原稿面からＣＣＤ２０９までの距離（光路長）が一定に維持される。読み取られたラインイメージは、不図示のイメージプロセッサ回路に入力され、画像データに変換される。画像データは、プリンタやホストコンピュータに送出される。複写装置では、画像読み取り装置により取得された画像信号が画像形成装置へ転送され、画像形成装置は画像信号に応じて画像を用紙上に形成する。

図２は、パラレル送信を採用したステッピングモータの駆動装置を示した図である。ここでは、メイン基板３０１とモータドライバ基板３０７とがパラレル送信を行うものとする。

メイン基板３０１には、図１に示した画像読み取り装置１００を制御するＣＰＵ３０２が実装されている。ＣＰＵ３０２は、システムクロック発振器３０３により生成された所定の周波数のシステムクロックにしたがって動作する。ＣＰＵ３０２は、たとえば、３．３Ｖの電圧で駆動される。よって、ＣＰＵ３０２から出力される各信号も３．３Ｖの振幅をもつデジタル信号となっている。

ＣＰＵ３０２は、いくつかの出力ポートを有している。そのうちの４つのポートは、ステッピングモータ３１２を駆動する相信号群３０４を出力する。相信号群３０４の振幅は３．３Ｖである。

ステッピングモータ３１２は、たとえば、２相のステッピングモータである。この場合、相信号群３０４は、４つの相信号Ａ、Ａ＊、Ｂ、Ｂ＊の４信号から構成される。

メイン基板３０１にはコネクタ３０５が設けられており、ケーブル３０６の一端が接続される。一方、モータドライバ基板３０７にはコネクタ３０８が設けられており、ケーブル３０６の他端が接続される。相信号群３０４は、コネクタ３０５、ケーブル３０６及びコネクタ３０８を介して、メイン基板からモータドライバ基板へと伝送される。なお、コネクタ３０８は、配線パターン３０９によってモータドライバＩＣ３１０に接続されている。

モータドライバＩＣ３１０には、２４Ｖの電圧が印加される。モータドライバＩＣ３１０は、３．３Ｖの振幅であった相信号群３０４を、ステッピングモータ３１２を駆動可能な２４Ｖ振幅の信号に変換して出力する。２４Ｖの振幅に変換された相信号Ａ、Ａ＊、Ｂ、Ｂ＊は、コネクタ３１１を介してステッピングモータ３１２に入力される。ステッピングモータ３１２は、入力された相信号に応じて制御される。

ところで、モータドライバＩＣ３１０をメイン基板３０１に実装することにより、モータドライバ基板３０７を不要にできる。しかし、この場合は、ケーブル３０６により２４Ｖ振幅の信号を伝送することになり、ケーブルが長くなればなるほど、画像読み取り装置内を這いまわしたケーブルから放射ノイズが発生する可能性も高まるであろう。また、２４Ｖ振幅の信号を伝送するには、３．３Ｖ振幅の信号と比較して、より太い電線でケーブルを構成する必要がある。これは、コスト的にも不利である。さらに、ケーブルのコシが強く（すなわち柔軟性が小さく）なるため、這いまわしの自由度も低下する。従って、図２の構成をとる際は、モータドライバ基板３０７とステッピングモータ３１２とはなるべく近接するように配置されなければならない。

図２には、ステッピングモータが１個だけ示されているが、実際には、１０数個も必要になることがある。よって、メイン基板３０１から出力されるモータ系の相信号の数も４０〜５０本以上になる。これは、ケーブル３０６を構成する束線の数を増加させ、ケーブルの這いまわしをさらに複雑にさせる。

図３は、関連技術としてのシリアル通信を採用したステッピングモータの駆動装置を示した図である。シリアル通信は、パラレル通信と比較し、ケーブルを構成する束線の数を削減でき、ケーブルの這いまわしの自由度も増加させることができる。説明を簡単にするために、ここでは、２つのステッピングモータ４１０Ａ、４１０Ｂだけを示すが、実際には、１０数個以上のモータが存在することもある。

メイン基板３０１Ａには、ＣＰＵ３０２Ａ、２つのパラレルシリアル変換器４０２Ａ、４０２Ｂおよびコネクタ４０３が実装されている。モータドライバ基板３０７Ａは、ケーブル４０４を介してメイン基板３０１Ａに接続されている。モータドライバ基板３０７Ａには、ケーブル４０４用のコネクタ４０５、２つのシリアルパラレル変換器４０６Ａ、４０６Ｂ、２つのモータドライバＩＣ４０８Ａ、４０８Ｂ、ステッピングモータ用の２つのコネクタ４０９Ａ、４０９Ｂが設けられている。シリアルパラレル変換器４０６Ａは、復元した相信号群４０７ＡをモータドライバＩＣ４０８Ａへ出力する。シリアルパラレル変換器４０６Ｂは、復元した相信号群４０７ＢをモータドライバＩＣ４０８Ｂへ出力する。

ＣＰＵ３０２Ａは、２相のステッピングモータ４１０Ａを駆動するための相信号群４０１Ａ（１Ａ、１Ａ＊、１Ｂ、１Ｂ＊）を出力する。さらに、ＣＰＵ３０２Ａは、２相のステッピングモータ４１０Ｂを駆動するための相信号群４０１Ｂ（２Ａ、２Ａ＊、２Ｂ、２Ｂ＊）を出力する。ここでは、２つの相信号群４０１Ａ、４０１Ｂが示されているが、ステッピングモータの数が増加すれば、それに比例した相信号群が必要となる。なお、ＣＰＵ３０２Ａの出力ポートの数にも限りがある。よって、ＣＰＵ３０２Ａに接続されているＡＳＩＣ（不図示）などの出力ポートから相信号を出力してもよい。

相信号群４０１Ａはパラレルシリアル変換器４０２Ａに入力される。相信号４０１Ｂはパラレルシリアル変換器４０２Ｂに入力される。ＣＰＵ３０２Ａは、さらに、シリアル通信のためのクロック信号である信号ＣＬＫと、データのロードのタイミングを表す信号ＬＯＡＤとを出力する。信号ＣＬＫと、信号ＬＯＡＤは、パラレルシリアル変換器４０２Ａ、４０２Ｂに入力される。これらの信号も、不図示のＡＳＩＣなどの出力ポートから出力されてもよい。

図４は、パラレルシリアル変換器４０２Ａ及び４０２Ｂの詳細を示した図である。５０１Ａ〜５０１Ｄは、信号ＣＬＫに従って動作するＤタイプのフリップフロップである。５０２Ａ〜５０２Ｄはセレクタである。

セレクタ５０２Ａ〜５０２Ｄは、信号ＬＯＡＤが０のとき、接続されているフリップ出力を選択し、１のとき、各々入力された相信号を選択して出力する。セレクタ５０２Ａから出力された信号は、フリップフロップ５０１Ａに入力される。フリップフロップ５０１Ａから出力された信号は、セレクタ５０２Ｂに入力される。セレクタ５０２Ｂから出力された信号は、フリップフロップ５０１Ｂに入力される。フリップフロップ５０１Ｂから出力された信号は、セレクタ５０２Ｃに入力される。セレクタ５０２Ｃから出力された信号は、フリップフロップ５０１Ｃに入力される。フリップフロップ５０１Ｃから出力された信号は、セレクタ５０２ＤＢに入力される。セレクタ５０２Ｄから出力された信号は、フリップフロップ５０１Ｄに入力される。フリップフロップ５０１Ａから出力された信号ＳＯＵＴは、パラレルシリアル変換器の出力となる。

図５は、パラレルシリアル変換器のタイミングチャートである。上から、信号ＣＬＫ、信号ＬＯＡＤ、相信号Ａ、Ａ＊、Ｂ、Ｂ＊、出力信号ＳＯＵＴが示されている。

信号ＬＯＡＤは、信号ＣＬＫの４パルスにつき１つのパルスとなる信号である。図に示したタイミングｔ１において、信号ＬＯＡＤが１（Ｈｉｇｈ）となる。よって、タイミングｔ１で、セレクタ５０２Ａ〜５０２Ｄは、相信号Ａ〜Ｂ＊をロードする。

また、ロードが実行されるタイミングｔ１で、フリップフロップ５０１Ｄは、出力信号ＳＯＵＴとして相信号Ｂ＊の値を出力する。信号ＣＬＫについての次の１パルスが入力されるたびに、フリップフロップ５０１Ｄは、出力信号ＳＯＵＴとして、相信号Ｂ、Ａ＊、Ａの値を出力する。信号ＬＯＡＤが再び１になるたびに、相信号Ｂ＊から順番に出力される。このようにして、パラレルシリアル変換が実行される。

図３に戻り説明を続ける。パラレルシリアル変換器４０２Ａ、４０２Ｂのシリアル出力信号ＳＯＵＴは、信号ＬＯＡＤ、信号ＣＬＫとともに、コネクタ４０３、ケーブル４０４及びコネクタ４０５を介してモータドライバ基板３０７Ａへ送信（出力）される。

モータドライバ基板３０７Ａには、シリアルパラレル変換器４０６Ａと４０６Ｂが実装されている。シリアルパラレル変換器４０６Ａと４０６Ｂには、それぞれ、２本のシリアル信号、信号ＬＯＡＤ及び信号ＣＬＫが入力される。

図６は、シリアルパラレル変換器４０６Ａ及び４０６Ｂの詳細を示した図である。Ｄタイプのフリップフロップ７０１Ａ〜７０１Ｄは、入力されたシリアル信号ＳＩＮを、入力された信号ＣＬＫのパルスの立ち上がりタイミングで順次シフトレジストして出力する。なお、フリップフロップ７０１Ａの出力信号は、フリップフロップ７０１Ｂと、４ビットのＤタイプのフリップフロップ７０２とに入力される。フリップフロップ７０１Ｂの出力信号は、フリップフロップ７０１Ｃと、フリップフロップ７０２とに入力される。フリップフロップ７０１Ｃの出力信号はフリップフロップ７０１Ｄと、フリップフロップ７０２とに入力される。

フリップフロップ７０２は、信号ＬＯＡＤのパルスの立下りタイミングで入力されたデータをラッチすることで、相信号Ａ、Ａ＊、Ｂ、Ｂ＊からなるパラレル信号を復元する。

図７は、シリアルパラレル変換器のタイミングチャートである。上から順に、信号ＣＬＫ、シリアル信号ＳＩＮ、各フリップフロップからの出力信号Ａ〜Ｄ、信号ＬＯＡＤ、フリップフロップ７０２からの出力信号Ａ、Ａ＊、Ｂ、Ｂ＊が示されている。図７によれば、相信号Ａ、Ａ＊、Ｂ、Ｂ＊は、信号ＬＯＡＤの１パルス（信号ＣＬＫの４パルス）分だけ遅延してパラレル信号として再生されていることがわかる。

シリアルパラレル変換器４０６Ａで再生された相信号群４０７Ａとシリアルパラレル変換器４０６Ｂで再生された相信号群４０７Ｂとは、それぞれ対応するモータドライバＩＣ４０８Ａ、４０８Ｂに入力される。モータドライバＩＣ４０８Ａ、４０８Ｂは、入力された相信号を２４Ｖ振幅のモータ駆動パルスに変換して対応するステッピングモータへ出力する。

なお、シリアルパラレル変換器４０６Ａ、４０６Ｂによって、信号ＣＬＫの４パルス分に相当する遅延が発生するが、この遅延は、ＣＰＵ３０２Ａが４パルス分早く相信号を送出することで解決される。

このように、相信号群をパラレルシリアル変換することで、ケーブルを構成する束線の本数を削減できるようになるため、コストの減少及びケーブル這いまわしの単純化が実現される。

［実施形態１］
関連技術においては、コストの減少化とケーブル這いまわしの単純化とを実現できるものの、伝送される信号の周波数の増加とそれに伴う放射ノイズに関しては、改良の余地がある。

図８は、実施形態に係るステッピングモータの駆動装置の一例を示したブロック図である。なお、すでに説明したものと同一の箇所には、同一の参照番号を付与している。

図８によれば、送信装置側では、パラレルシリアル変換器４０２Ａ、４０２Ｂの代わりにコーダ９０１A、９０１Bが採用されている。同様に、受信装置側では、シリアルパラレル変換器４０６Ａ、４０６Ｂの代わりにデコーダ９０５Ａ及び９０５Ｂが採用されている。さらに、メイン基板３０１Ａのコネクタ９０２とモータドライバ基板３０７Ａのコネクタ９０４とを接続するケーブル９０３から、信号ＣＬＫと信号ＬＯＡＤを伝送するための信号線が削除されている。なお、メイン基板３０１Ａは、第１基板の一例であり、モータドライバ基板３０７Ａは第２基板の一例である。モータドライバＩＣ４０８Ａ、４０８Ｂは、第２基板に実装され、復元手段により復元されたパラレル信号に基づいてモータを駆動する駆動手段の一例である。

図９は、実施形態に係るコーダ９０１Ａ、９０１Ｂの一例を示す図である。１０１Ａ〜１０１Ｄは、Ｄタイプのフリップフロップである。１０２Ａ〜１０２Ｄは、２入力のＸＯＲゲートである。１０３は、４入力のＯＲゲートである。１０５は、２入力のＡＮＤゲートである。１０４は、タイミング調整のためのディレイバッファである。

信号ＣＬＫは、フリップフロップ１０１Ａ〜１０１Ｄのそれぞれと、ディレイバッファ１０４とに入力される。相信号Ａは、フリップフロップ１０１Ａと、ＸＯＲゲート１０２Ａとに入力される。フリップフロップ１０１Ａの出力信号は、ＸＯＲゲート１０２Ａに入力される。ＸＯＲゲート１０２Ａの出力信号は、ＯＲゲート１０３に入力される。相信号Ａ＊は、フリップフロップ１０１Ｂと、ＸＯＲゲート１０２Ｂとに入力される。フリップフロップ１０１Ｂの出力信号は、ＸＯＲゲート１０２Ｂに入力される。ＸＯＲゲート１０２Ｂの出力信号は、ＯＲゲート１０３に入力される。相信号Ｂは、フリップフロップ１０１Ｃと、ＸＯＲゲート１０２Ｃとに入力される。フリップフロップ１０１Ｃの出力信号は、ＸＯＲゲート１０２Ｃに入力される。ＸＯＲゲート１０２Ｃの出力信号は、ＯＲゲート１０３に入力される。相信号Ｂ＊は、フリップフロップ１０１Ｄと、ＸＯＲゲート１０２Ｄとに入力される。フリップフロップ１０１Ｄの出力信号は、ＸＯＲゲート１０２Ｄに入力される。ＸＯＲゲート１０２Ｄの出力信号は、ＯＲゲート１０３に入力される。ＯＲゲート１０３の出力信号と、ディレイバッファ１０４の出力信号とが、ＡＮＤゲート１０５に入力される。

回路１０７は、フリップフロップ１０１Ａと、ＸＯＲゲート１０２Ａとにより構成されている。回路１０７は、パラレル信号を構成する各信号の変位点を検出する検出手段の一例である。また、ＯＲゲート１０３は、パラレル信号の各信号の排他的論理和から論理和を生成する論理和演算素子の一例である。また、ＡＮＤゲート１０５は、論理和とクロック信号との論理積をシリアル信号として生成する論理積演算素子の一例である。さらに、ＯＲゲート１０３及びＡＮＤゲート１０５は、検出手段により変位点を検出したときにパルス信号を生成する生成手段の一例である。

図１０は、回路１０７のタイミングチャートである。上から順に、信号ＣＬＫ、相信号Ａ、相信号Ａを信号ＣＬＫの１パルス分に相当する時間だけ遅延させた信号１０８、ＸＯＲゲート１０２Ａの出力信号１０６、ＡＮＤゲート１０５からの出力信号ＣＬＫＥが示されている。出力信号１０６は、排他的論理和である。

回路１０７において、フリップフロップ１０１Ａは、入力された相信号Ａを、信号ＣＬＫの１パルス分だけ遅延させ、出力信号１０８を生成して出力する。出力信号１０８は、クロック信号の１パルスだけ遅延した相信号Ａに相当する。このように、フリップフロップ１０１Ａ〜１０１Ｄは、パラレル信号の各信号を遅延させる遅延素子の一例である。

ＸＯＲゲート１０２Ａは、出力信号１０８と相信号Ａとの排他論理和を演算し、信号１０６を生成して出力する。よって、ＸＯＲゲート１０２Ａ〜１０２Ｄは、パラレル信号の各信号と、遅延素子により遅延した各信号との排他的論理和を生成する排他的論理和演算素子の一例である。

出力信号１０６は、相信号Ａの０から１への変移点、または１から０への変移点において、１（Ｈｉｇｈ）となる信号である。すなわち、回路１０７は、入力された相信号Ａの変位点を検出又は抽出する回路である。

ＸＯＲゲート１０２Ａからの出力信号１０６は、ＯＲゲート１０３に入力される。なお、ＯＲゲート１０３は、出力信号１０６以外の入力信号（ＸＯＲゲート１０２Ｂ〜Ｄからの出力信号）がいずれも０であれば、出力信号１０６をそのままＡＮＤゲート１０５へ出力する。このように、ＯＲゲート１０３は、第１単信号についての排他的論理和と、第２単信号についての排他的論理和との論理和を生成する論理和演算素子の一例である。

ＡＮＤゲート１０５は、ＯＲゲート１０３の出力信号と、ディレイバッファ１０４によって意図的に遅延を発生させた信号ＣＬＫとの論理積を演算して出力する。ＡＮＤゲート１０５の出力信号ＣＬＫＥは、コーダ９０１Ａやコーダ９０１Ｂの出力信号（すなわち、シリアル信号）となる。このように、ＡＮＤゲート１０５は、論理和とクロック信号との論理積をシリアル信号として生成する論理積演算素子の一例である。

図１１は、コーダ９０１Ａまたは９０１Ｂに一般的な１−２相の励磁パターンを入力した状態におけるシリアル信号ＣＬＫＥの波形を示したタイミングチャートである。図１１に示された励磁パターンは、モータを等速で回転させるパターンである。図１１によれば、シリアル信号ＣＬＫＥのパルス数は、信号ＣＬＫに対して適宜間引かれていることもわかる。さらに、シリアル信号ＣＬＫＥが周期的なパルス信号であることもわかる。

シリアル信号ＣＬＫＥは周期的なパルスであるものの、ＣＬＫに比べるとその周波数は格段に低くなっている。一般に、ケーブルを伝送される信号の周波数が低ければ低いほど、放射ノイズのエネルギーも低くなる。

図１２は、１−２相の励磁パターンが加速パターンであるときのシリアル信号ＣＬＫＥの波形を示したタイミングチャートである。図１２によれば、シリアル信号は、信号ＣＬＫに対してパルス数が適宜間引かれている。さらに、シリアル信号ＣＬＫＥは周期的なパルス信号ではない。シリアル信号ＣＬＫＥをこのようなパルス信号にすることで、ほとんど放射ノイズが発生しない。一般に、放射ノイズの周波数成分が特定の周波数にのみ偏ると、放射ノイズのレベルが高くなりやすい。本実施形態では、このような偏りが緩和されるため、放射ノイズが軽減されるのである。

図８に戻り説明を続ける。コーダ９０１Ａ及び９０１Ｂの出力信号は、コネクタ９０２、ケーブル９０３及びコネクタ９０４を介して、モータドライバ基板３０７Ａに送信（出力）されする。このように、コーダ９０１Ａ及び９０１Ｂは、所定の順列で構成されるパラレル信号をシリアル信号に変換する変換手段と、シリアル信号を送信する送信手段として機能する。

受信されたコーダ９０１Ａ及び９０１Ｂの出力信号（シリアル信号）は、モータドライバ基板３０７Ａに実装されたデコーダ９０５Ａ及び９０５Ｂにそれぞれ入力される。デコーダ９０５Ａまたは９０５Ｂは、送信手段により送信されたシリアル信号を受信する受信手段と、受信手段により受信されたシリアル信号を元のパラレル信号に復元する復元手段（再生手段）として機能する。

図１３は、デコーダ９０５Ａまたは９０５Ｂの一例を示す図である。セレクタ１３０１は、９つの入力端子と、４つの出力端子とを備えたセレクタである。なお、各入力端子のビット幅は４ビットまたは３ビットである。また、各出力端子のビット幅は１ビットである。レジスタ１３０２Ａ〜１３０２Ｈは、それぞれセレクタ１３０１のいずれか１つの入力端子に接続されている。モータドライバ基板３０７ＡにＣＰＵなどの制御素子が実装されていない場合は、各レジスタは、固定値を出力するように構成されてもよい。

カウンタ１３０３は、入力されたシリアル信号ＣＬＫＥに応じてカウントを実行するカウンタである。カウント値は、３ビットであり、セレクタ１３０１に入力される。

図１４は、一般的な１−２相の励磁パターンを示したタイミングチャートである。この励磁パターンの１周期は、矢印で示した範囲である。励磁パターン（相信号群）は、４ビットの信号とみなすことができる。このとき、相信号Ａが最上位ビットに割り当てられている。同様に、相信号Ａ＊が２番目のビットに割り当てられている。相信号Ｂが３番目のビットに割り当てられている。相信号Ｂ＊が最下位ビットに割り当てられている。このように励磁パターン（相信号群）が４ビットの信号とみなせば、１６進数で９、８、Ａ、２、６、４、５、１の順に、励磁パターンが変化を繰り返すことになる（図１４）。よって、レジスタ１３０２Ａ〜１３０２Ｈには、１６進数で９、８、Ａ、２、６、４、５、１が格納されている。

カウンタ１３０３は、入力されたシリアル信号ＣＬＫＥの１パルスごとにアップカウントし、３ビットのカウント値を出力する。出力された３ビットのカウント値はセレクタ１３０１に入力される。セレクタ１３０１は、入力されたカウント値に応じて、レジスタ１３０２Ａ〜１３０２Ｈから入力された信号の１つを選択して出力する。

なお、カウンタ１３０３のカウント値は０から始まり、１、２、３、４、５、６、７、０、１、２、・・・・・と変化する。セレクタ１３０１の入力端子ごと図示してある数値は、カウンタ１３０３のカウント値に対応している。よって、カウンタ１３０３は、カウント値に対応した入力端子に接続されたレジスタからの出力値を選択し、上位ビットから順番にＡ、Ａ＊、Ｂ、Ｂ＊として出力する。すなわち、レジスタからの４ビットの出力値のうち、最上位ビットがＡに対応し、２番目のビットがＡ＊に対応し、３番目のビットがＢに対応し、最下位ビットがＢ＊に対応している。

このように、カウンタ１３０３は、受信手段により受信されたシリアル信号にしたがってカウントを実行するカウンタの一例である。同様に、セレクタ１３０１は、カウンタのカウント値に応じてシリアル信号から元のパラレル信号を再生する再生手段の一例である。

図８に戻り説明を続ける。デコーダ９０５Ａ、９０５Ｂによって復元された各相信号群は、対応するモータドライバＩＣ４０８Ａ、４０８Ｂで増幅され、それぞれコネクタ４０９Ａ、４０９Ｂを介してステッピングモータ４１０Ａ、４１０Ｂへ出力される。ステッピングモータ４１０Ａ、４１０Ｂは、それぞれ入力された相信号にしたがって回転するよう制御（駆動）される。

本実施形態によれば、複数の相信号からなるパラレス信号をシリアル信号に変換することにより、従来必要だった同期クロックをシリアル信号と同時に送受信する必要がなくなる。とりわけ、本実施形態によれば、パラレル信号の変位点を表すシリアル信号を生成し、シリアル信号に基づいて所定の順列で構成されるパラレル信号に復元する。よって、シリアル通信により伝送される信号の周波数が低下し、かつ、放射ノイズも低減する。また、送受信に必要な束線の本数を少なくできるため、束線の構成を簡潔にできるとともに、コストダウンも実現できるであろう。

本実施形態によれば、遅延素子や論理演算素子によって変換手段を実現できるため、コストを低減しやすい。同様に、本実施形態によれば、カウンタ、レジスタ及びセレクタなどで復元手段を実現できるため、コストを低減しやすい。

また、本実施形態のシリアル通信システムやシリアル送信装置は、ステッピングモータの駆動装置、画像読み取り装置及び複写装置に実装できるため、処理の高速化と放射ノイズにより誤動作の減少化とを両立しやすくなろう。なお、ステッピングモータは、一例にすぎず、他のモータが採用されてもよい。

［実施形態２］
画像形成装置に使用されるモータのほとんどは、その回転方向が１方向であるため、実施形態１の駆動装置を採用できる。一方で、画像読み取り装置では、モータを正回転させたり、逆回転させたりすることが要求される。そこで、実施形態２では、モータを逆回転させることも可能なシリアル通信システムや駆動装置について説明する。

図１５は、実施形態に係る駆動装置の一例を示した図である。すでに説明した箇所には、同一の参照符号を付与することで、説明を簡潔にする。とりわけ、図１５によれば、メイン基板３０１Ｂ上のＣＰＵ３０２Ａから正回転か逆回転かを指定するための指定信号１ＣＷ、２ＣＷが出力される。また、モータドライバ基板３０７Ｂには指定信号１ＣＷ、２ＣＷが入力する。指定信号１ＣＷは、ステッピングモータ４１０Ａの回転方向を指定する回転方向指定信号である。指定信号２ＣＷは、ステッピングモータ４１０Ｂの回転方向を指定する回転方向指定信号である。指定信号１ＣＷ、２ＣＷが０のときはモータが正回転することを意味し、１のときは逆回転させることを意味するロジック信号である。

これらの指定信号１ＣＷ、２ＣＷは、コネクタ１５０２、ケーブル１５０３及びコネクタ１５０４を介して、それぞれデコーダ１５０５Ａ、１５０５Ｂに入力される。なお、実施形態１と比較し、実施形態２では、指定信号１ＣＷ、２ＣＷを伝達するための信号線もケーブル１５０３に含まれている。

図１６は、実施形態に係るデコーダ１５０５Ａまたは１５０５Ｂの一例を示す図である。すでに説明した箇所には、同一の参照符号を付与することで、説明を簡潔にする。とりわけ、カウンタ１６０１は、回転方向指定信号にしたがってアップカウントするか又はダウンカウントするかを切り替えるアップダウンカウンタである。

図１３に示したカウンタ１３０３は０、１、２、３、４、５、６、７、０、１、２、・・・というようにカウントを実行するアップカウンタであった。一方、図１６に示したアップダウンタイプのカウンタ１６０１は、指定信号ＣＷが０のときはアップカウントし、１のときはダウンカウントする。

図１７は、セレクタ１３０１により再生された相信号Ａ、Ａ＊、Ｂ、Ｂ＊と指定信号ＣＷとの関係を示したタイミングチャートである。カウンタ１６０１のカウント値は０から始まる。セレクタ１３０１は、カウント値である０に対応した入力信号「９」を選択して出力している。シリアル信号ＣＬＫＥのパルスが入力されるたびに、カウンタ１６０１は、１、２、３、４、とカウントアップしてゆく。セレクタ１３０１は、カウント値に対応した入力端子から入力信号を選択して出力する。

回転方向の指定信号ＣＷが０から１に変移したタイミング、即ちカウンタ１６０１のカウント値が１であるタイミングでは、カウンタ１６０１は、ダウンカウンタとして機能する。よって、シリアル信号ＣＬＫＥの次のパルスが入力されると、カウンタ１６０１は、０を出力し、順次、７、６、５、４、３、２、１、０、７、６、を出力する。

セレクタ１３０１は入力されたカウント値に従ってレジスタ１３０２Ａ〜１３０２Ｈを選択し、相信号Ａ、Ａ＊、Ｂ、Ｂ＊を再生して出力する。

本実施形態によれば、モータの回転方向を指定するための信号線を１つモータあたり１本追加することで、モータの回転方向を制御できるようになる。

とりわけ、モータを正回転させるか又は逆回転させるかを指定する回転方向指定信号にしたがってカウンタ１６０１がアップカウントするか又はダウンカウントするかを切り替えることで、回転方向の制御を実現できる。よって、必要最小限の信号線が追加されるものの、指定信号１ＣＷ、２ＣＷは周波数成分を持たないため、実施形態１と同様に、放射ノイズの低減効果を維持することが可能となる。

画像読み取り装置１００の外略構成を示す図である。 パラレル送信を採用したステッピングモータの駆動装置を示した図である。 シリアル通信を採用したステッピングモータの駆動装置を示した図である。 パラレルシリアル変換器４０２Ａ及び４０２Ｂの詳細を示した図である。 パラレルシリアル変換器のタイミングチャートである。 パラレルシリアル変換器４０２Ａ及び４０２Ｂの詳細を示した図である。 シリアルパラレル変換器のタイミングチャートである。 実施形態に係るステッピングモータの駆動装置の一例を示したブロック図である。 実施形態に係るコーダ９０１Ａ、９０１Ｂの一例を示す図である。 回路１０７のタイミングチャートである。 コーダ９０１Ａまたは９０１Ｂに一般的な１−２相の励磁パターンを入力した状態におけるシリアル信号ＣＬＫＥの波形を示したタイミングチャートである。 １−２相の励磁パターンが加速パターンであるときのシリアル信号ＣＬＫＥの波形を示したタイミングチャートである。 デコーダ９０５Ａまたは９０５Ｂの一例を示す図である。 一般的な１−２相の励磁パターンを示したタイミングチャートである。 実施形態に係る駆動装置の一例を示した図である。 実施形態に係るデコーダ１５０５Ａまたは１５０５Ｂの一例を示す図である。 セレクタ１３０１により再生された相信号Ａ、Ａ＊、Ｂ、Ｂ＊と指定信号ＣＷとの関係を示したタイミングチャートである。

符号の説明

１０１Ａ〜１０１Ｄ・・・Ｄタイプのフリップフロップ
１０２Ａ〜１０２Ｄ・・・ＸＯＲゲート
１０３・・・ＯＲゲート
１０４・・・ディレイバッファ
１０５・・・ＡＮＤゲート
３０１及び３０１Ａ・・・メイン基板
３０２及び３０２Ａ・・・ＣＰＵ
３０３・・・システムクロック
３０７及び３０７Ａ・・・モータドライバ基板
３１０及び４０８Ａ〜４０８Ｂ・・・モータドライバＩＣ
３１２及び４１０Ａ〜４１０Ｂ・・・ステッピングモータ
４０２Ａ〜４０２Ｂ・・・パラレルシリアル変換器
４０６Ａ〜４０６Ｂ・・・シリアルパラレル変換器
５０１Ａ〜５０１Ｄ・・・Ｄタイプのフリップフロップ
５０２Ａ〜５０２Ｄ・・・セレクタ
７０１Ａ〜７０１Ｄ・・・Ｄタイプのフリップフロップ
７０２・・・４ビットフリップフロップ
９０１Ａ〜９０１Ｂ・・・コーダ
９０５Ａ〜９０Ｂ・・・デコーダ
１３０１・・・セレクタ
１３０２Ａ〜１３０２Ｈ・・・レジスタ
１３０３・・・カウンタ

Claims (7)

1. シリアル通信システムであって、
   所定の順列で構成されるパラレル信号を構成する複数の信号それぞれにおける変位点を検出する検出手段と、
   前記検出手段によって検出された前記パラレル信号を構成する複数の信号それぞれの変位点から、前記パラレル信号の変位点を表すシリアル信号を生成する変換手段と、
   前記シリアル信号を送信する送信手段と、
   前記送信手段により送信されたシリアル信号を受信する受信手段と、
   前記受信手段により受信されたシリアル信号を前記所定の順列で構成されるパラレル信号に復元する復元手段と
   を備えることを特徴とするシリアル通信システム。
2. 前記検出手段は、
   前記パラレル信号を構成する複数の信号を遅延させる遅延素子と、
   前記複数の信号の各々と、前記遅延素子により遅延された複数の信号の各々との排他的論理和を求める排他的論理和演算素子とを備え、
   前記変換手段は、
   前記複数の信号のそれぞれの前記排他的論理和の論理和を求める論理和演算素子と、
   前記論理和とクロック信号との論理積を求めることにより前記シリアル信号を生成する論理積演算素子と
   を備えることを特徴とする請求項１に記載のシリアル通信システム。
3. 前記復元手段は、
   前記受信手段により受信されたシリアル信号にしたがってカウントを実行するカウンタを有し、
   前記カウンタのカウント値に応じて前記シリアル信号から前記所定の順列で構成されるパラレル信号を復元することを特徴とする請求項１または２に記載のシリアル通信システム。
4. 前記所定の順列で構成されるパラレル信号はステッピングモータを制御するための信号であることを特徴とする請求項１に記載のシリアル通信システム。
5. 前記シリアル信号によって制御されるモータを正回転させるか又は逆回転させるかを指定する回転方向指定信号を伝達する信号線をさらに含み、
   前記カウンタは、前記回転方向指定信号にしたがってアップカウントするか又はダウンカウントするかを切り替えることを特徴とする請求項３に記載のシリアル通信システム。
6. シリアル通信システムにおいて使用される送信装置であって、
   所定の順列で構成されるパラレル信号を構成する複数の信号それぞれにおける変位点を検出する検出手段と、
   前記検出手段によって検出された前記パラレル信号を構成する複数の信号それぞれの変位点から、前記パラレル信号の変位点を表すシリアル信号を生成する変換手段と、
   前記シリアル信号を送信する送信手段と
   を備えることを特徴とする送信装置。
7. シリアル通信方法であって、
   所定の順列で構成されるパラレル信号を構成する複数の信号それぞれにおける変位点を検出する検出工程と、
   前記検出工程において検出された前記パラレル信号を構成する複数の信号それぞれの変位点から、前記パラレル信号の変位点を表すシリアル信号を生成する変換工程と、
   前記シリアル信号を送信する送信工程と、
   前記送信工程により送信されたシリアル信号を受信する受信工程と、
   前記受信工程により受信されたシリアル信号を元のパラレル信号に復元する復元工程と
   を有することを特徴とするシリアル通信方法。

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