JP4974485B2

JP4974485B2 - 半導体集積回路装置

Info

Publication number: JP4974485B2
Application number: JP2005187575A
Authority: JP
Inventors: 雄二矢野
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2005-06-28
Filing date: 2005-06-28
Publication date: 2012-07-11
Anticipated expiration: 2025-06-28
Also published as: JP2007012648A

Description

本発明は、静電気保護素子（特に、シリコン制御整流素子：ＳＣＲ［Silicon Control Rectifier］）を備えて成る半導体集積回路装置に関するものである。

一般に、ＣＭＯＳ［Complementary Metal-Oxide Semiconductor］プロセスで形成されたロジック回路は、そのゲート酸化膜が薄いため、静電気放電（ＥＳＤ［ElectroStatic Discharge］と呼ぶ）に対する耐性が弱い。そのため、ＣＭＯＳロジック回路を具備する半導体集積回路装置の多くは、その入出力部（入出力端子・接地端子間や電源端子・接地端子間等）に静電気保護素子（ＳＣＲなど）を有して成る構成とされている（例えば、特許文献１を参照）。

図３は、従来のＳＣＲの部分縦断面図（ａ）、（ｂ）及び部分斜視図（ｃ）であり、図４は、従来のシリコン制御整流素子の等価回路図である。
特表２００４−５３３７１３号公報

確かに、図３（ａ）の縦構造から成るＳＣＲについて、その理想的な等価回路図は、図４（ａ）のようになる。従って、上記構造から成るＳＣＲを備えた半導体集積回路装置であれば、ＣＭＯＳロジック回路の入出力端子にＥＳＤサージ電圧が印加された場合であっても、不図示のトリガ回路によって、トランジスタＱ１或いはトランジスタＱ２のベースに入力されるゲート信号をトリガすることで、アノード電極Ｔａとカソード電極Ｔｃとの間（すなわち、ＣＭＯＳロジック回路の入出力電極と接地端子との間）を短絡状態とし、過大なＥＳＤサージ電圧を接地端子に逃がして、ＣＭＯＳロジック回路のゲート酸化膜を静電破壊から保護することができる。

しかしながら、図３（ａ）の縦構造から成るＳＣＲにおいて、配線抵抗がゼロであるということはあり得ず、実際には、図３（ｂ）に示すように、ＳＣＲのアノードとなる第１高濃度ｐ型半導体領域３とアノード電極Ｔａとの間には、種々の配線抵抗Ｒ１（メタル抵抗Ｒｍｅｔａｌ、ビア抵抗Ｒｖｉａ、コンタクト抵抗Ｒｃｏｎｔ）が存在していた。

なお、従来の半導体集積回路装置において、第１高濃度ｐ型半導体領域３は、導通路１０とのコンタクト抵抗Ｒｃｏｎｔを数［Ω］オーダまで低減すべく、図３（ｂ）に示すように、その全面にシリサイド化処理（金属浸潤処理）を施されて成り、最低限のエミッタ領域（トランジスタＱ１のエミッタとして機能し得る最低限の非浸潤領域）を残し、表面に向かって徐々に金属原子の濃度が高くなるような濃度勾配を持つシリサイド化領域３ｓが形成されていた。第１高濃度ｎ型半導体領域４、第２高濃度ｐ型半導体領域５、及び、第２高濃度ｎ型半導体領域６についても、上記と同様、その全面にシリサイド化処理が施されていた。

また、アノード電極Ｔａに接続されるパッド９と、第１高濃度ｐ型半導体領域３との間は、その電流容量を高めるべく、図３（ｃ）に示すように、複数本（本図では４本）の導通路１０ａ〜１０ｄを介して接続されていた。すなわち、パッド９と第１高濃度ｐ型半導体領域３との間には、各導通経路毎に各々配線抵抗Ｒ１ａ〜Ｒ１ｄが付随されていた。

その結果、図３（ａ）の縦構造から成るＳＣＲについて、その現実的な等価回路図は、図４（ｂ）に示すように、トランジスタＱ１ａ〜Ｑ１ｄが配線抵抗Ｒ１ａ〜Ｒ１ｄを介して、アノード電極Ｔａに並列接続される形となっていた。そのため、従来のＳＣＲでは、配線抵抗Ｒ１ａ〜Ｒ１ｄがばらつくと、トランジスタＱ１ａ〜Ｑ１ｄのいずれかに電流集中が起きて、ＥＳＤサージ電圧に対する耐圧が低下するおそれがあった。

特に、数［Ω］オーダまで低減されたコンタクト抵抗Ｒｃｏｎｔは、製造上のばらつきが大きく、たとえ導通路１０ａ〜１０ｄを対称的なレイアウトとしても、各抵抗値には、相互に５０％〜２００％程度の大きな相違が生じていた。このような抵抗値のばらつきはプロセスが微細化するほど顕著となるため、ＥＳＤ耐圧を保証することが困難となり、延いては、半導体集積回路装置の高集積化を阻害する一要因となっていた。

本発明は、上記の問題点に鑑み、配線抵抗ばらつきに依ることなく、単位面積当たりのＥＳＤ耐圧効率を高めることが可能な半導体集積回路装置を提供することを目的とする。

上記目的を達成するために、本発明に係る半導体集積回路装置は、シリコン制御整流素子を備えた半導体集積回路装置であって、前記シリコン制御整流素子のアノードとなるｐ型半導体領域は、アノード電極との導通路が複数接続されるコンタクト領域を除いて、そのシリサイド化処理がブロックされて成る構成（第１の構成）とされている。

より具体的に述べると、本発明に係る半導体集積回路装置は、ｐ型半導体基板と、前記ｐ型半導体基板に形成された低濃度ｎ型半導体領域と、前記低濃度ｎ型半導体領域に形成されて第１電極に接続される第１高濃度ｐ型半導体領域と、同じく前記低濃度ｎ型半導体領域に形成されて第１電極に接続される第１高濃度ｎ型半導体領域と、前記ｐ型半導体基板に形成されて第２電極に接続される第２高濃度ｎ型半導体領域と、同じく前記ｐ型半導体基板に形成されて第２電極に接続される第２高濃度ｐ型半導体領域と、を有して成るシリコン制御整流素子を備えた半導体集積回路装置であって、前記シリコン制御整流素子のアノードとなる第１高濃度ｐ型半導体領域は、第１電極との導通路が複数接続されるコンタクト領域を除いて、そのシリサイド化処理がブロックされて成る構成（第２の構成）とされている。

また、上記第２の構成から成る半導体集積回路装置において、第１高濃度ｎ型半導体領域、第２高濃度ｐ型半導体領域、及び、第２高濃度ｎ型半導体領域は、いずれも、その全面にシリサイド化処理が施されて成る構成（第３の構成）にするとよい。

本発明に係る半導体集積回路装置であれば、配線抵抗のばらつきに依ることなく、単位面積当たりのＥＳＤ耐圧効率を高めることが可能となる。

図１は、本発明に係る半導体集積回路装置に搭載されたＳＣＲの部分縦断面図（ａ）、（ｂ）及び部分斜視図（ｃ）である。本図（ａ）に示すように、本実施形態のＳＣＲは、ｐ型［ｐ−−］半導体基板１（以下では、ｐ基板１と呼ぶ）と、ｐ基板１に形成された低濃度ｎ型［ｎ−］半導体領域２（以下では、ｎウェル２と呼ぶ）と、ｎウェル２に形成されてアノード電極Ｔａに接続される第１高濃度ｐ型［ｐ＋］半導体領域３（以下では、ｐ＋領域３と呼ぶ）と、同じくｎウェル２に形成されてアノード電極Ｔａに接続される第１高濃度ｎ型［ｎ＋］半導体領域４（以下では、ｎ＋領域４と呼ぶ）と、ｐ基板１に形成されてカソード電極Ｔｃに接続される第２高濃度ｐ型［ｐ＋］半導体領域５（以下では、ｐ＋領域５と呼ぶ）と、同じくｐ基板１に形成されてカソード電極Ｔｃに接続される第２高濃度ｎ型［ｎ＋］半導体領域６（以下では、ｎ＋領域６と呼ぶ）と、各半導体領域を互いに分離する素子分離領域（トレンチ部）７と、を有して成る。

なお、ＳＣＲのアノードとなるｐ＋領域３とアノード電極Ｔａとの間には、図１（ｂ）に示すように、種々の配線抵抗Ｒ１（メタル抵抗Ｒｍｅｔａｌ、ビア抵抗Ｒｖｉａ、コンタクト抵抗Ｒｃｏｎｔ）が存在している。なお、符号８は、層間絶縁膜を示している。

また、アノード電極Ｔａに接続されるパッド９とｐ＋領域３との間は、その電流容量を高めるべく、図１（ｃ）に示すように、複数本（本図では４本）の導通路１０ａ〜１０ｄを介して接続されている。すなわち、パッド９とｐ＋領域３との間には、各導通経路毎に各々配線抵抗Ｒ１ａ〜Ｒ１ｄが付随されている。

また、本実施形態のＳＣＲにおいて、ｐ＋領域３は、図１（ｂ）、（ｃ）に示す通り、導通路１０ａ〜１０ｄが接続されるコンタクト領域３ｓを除いて、そのシリサイド化処理がシリサイドブロッキングレイヤ１１でブロックされて成る。このような構成とすることにより、コンタクト領域３ｓと導通路１０ａ〜１０ｄとの間については、性質の急激な変移点をなくすことができるので、各々のコンタクト抵抗Ｒｃｏｎｔ（延いては、配線抵抗Ｒ１ａ〜Ｒ１ｄ）を数［Ω］オーダまで低減し得る一方、シリサイド化されていないｐ＋領域３（シリサイド化されたコンタクト領域３ｓ以外）については、上記の配線抵抗Ｒ１（Ｒ１ａ〜Ｒ１ｄ）に比べて１０倍以上の抵抗値（数十［Ω］オーダ）を有するバラスト抵抗Ｒ２（Ｒ２ａ〜Ｒ２ｄ）を見かけの上で付随させることができる。

なお、ｎ＋領域４、ｐ＋領域５、及び、ｎ＋領域６については、ｐ＋領域３と異なり、各々に接続される導通路（不図示）とのコンタクト抵抗を極力低減すべく、いずれもその全面にシリサイド化処理を施されて成る。

その結果、上記構造から成るＳＣＲについて、その現実的な等価回路図は、図２に示す形となる。すなわち、上記構造から成るＳＣＲでは、ｐ基板１、ｎウェル２、及び、ｐ＋領域３によって、ｐｎｐ型バイポーラトランジスタＱ１（Ｑ１ａ〜Ｑ１ｄ）が形成され、また、ｎウェル２、ｐ基板１、及び、ｎ＋領域６によって、ｎｐｎ型バイポーラトランジスタＱ２が形成されている。また、トランジスタＱ１ａ〜Ｑ１ｄは、それぞれ、配線抵抗Ｒ１ａ〜Ｒ１ｄ及びバラスト抵抗Ｒ２ａ〜Ｒ２ｄを介して、アノード電極Ｔａに並列接続される形となる。

より具体的に述べると、トランジスタＱ１ａ〜Ｑ１ｄのエミッタは、各々配線抵抗Ｒ１ａ〜Ｒ１ｄ及びバラスト抵抗Ｒ２ａ〜Ｒ２ｄを介して、アノード電極Ｔａに接続されている。トランジスタＱ１ａ〜Ｑ１ｄのコレクタは、いずれもトランジスタＱ２のベースに接続される一方、ｐ基板抵抗Ｒｐｓｕｂを介して、カソード電極Ｔｃにも接続されている。トランジスタＱ１ａ〜Ｑ１ｄのベースは、いずれもトランジスタＱ２のコレクタに接続される一方、ｎウェル抵抗Ｒｎｗｅｌｌを介して、アノード電極Ｔａにも接続されている。トランジスタＱ２のエミッタは、カソード電極Ｔｃに接続されている。

このように、本実施形態のＳＣＲでは、アノードとなるｐ＋領域３に対して、シリサイドブロッキングレイヤ１１を用いたことにより、製造プロセスの不要な増大を招くことなく、トランジスタＱ１ａ〜Ｑ１ｄのエミッタにバラスト抵抗Ｒ２ａ〜Ｒ２ｄを挿入することができる。ここで、バラスト抵抗Ｒ２ａ〜Ｒ２ｄは、先述した通り、配線抵抗Ｒ１ａ〜Ｒ１ｄに比べて１０倍以上の抵抗値を有しており、かつ、その製造ばらつきについても、配線抵抗Ｒ１ａ〜１ｄに比べて小さい（２０％〜３０％程度）ものとなる。

従って、トランジスタＱ１ａ〜Ｑ１ｄのエミッタに付随する寄生抵抗成分全体として見れば、配線抵抗Ｒ１ａ〜Ｒ１ｄのばらつきによる影響は相対的に小さくなり、その抵抗値のばらつきは、バラスト抵抗Ｒ２ａ〜Ｒ２ｄのばらつきによって律されることになる。より具体的に述べると、本発明の構成を採用することにより、５０％〜２００％程度であった抵抗値のばらつきが、２０％〜３０％程度にまで低減し得ると考えられる。

このように、本実施形態のＳＣＲであれば、トランジスタＱ１ａ〜Ｑ１ｄのエミッタに付随する寄生抵抗成分をバラストし、そのばらつきを低減することができるので、従来構成に比べて、トランジスタＱ１ａ〜Ｑ１ｄのいずれかに電流集中が生じる危険性を下げ、単位面積当たりのＥＳＤ耐圧効率を向上すること、延いては、より寄生容量成分の小さなＥＳＤ保護素子を実現することが可能となる。

すなわち、本実施形態のＳＣＲであれば、配線抵抗Ｒ１ａ〜Ｒ１ｄのばらつきを殆ど考慮することなく、より高速なインタフェイス部への適用に際して要求されるＳＣＲの低容量化を実現することが可能となる。

なお、配線抵抗Ｒ１ａ〜Ｒ１ｄのばらつきをバラストする手法としては、単純に別途ポリ抵抗等のバラスト抵抗を挿入することも考えられるが、当該バラスト手法では、製造プロセスの増大に伴う半導体集積回路装置のコストアップが懸念される。それに対して、本発明に係るバラスト手法であれば、シリサイド化すべき不純物拡散領域を特定するために従前から用いられているシリサイドブロッキングレイヤ１１のマスク領域を一部拡大し、ｐ＋領域３に非シリサイド化領域を残すことで、見かけ上のバラスト抵抗Ｒ１ａ〜Ｒ１ｄを挿入することができるので、何ら製造プロセスの増大を招かずに済む。

最後に、上記構造から成るＳＣＲのＥＳＤ保護動作について説明を行う。本実施形態のＳＣＲを備えた半導体集積回路装置において、ＣＭＯＳロジック回路の入出力端子にＥＳＤサージ電圧が印加された場合には、不図示のトリガ回路によって、トランジスタＱ１ａ〜Ｑ１ｄ或いはトランジスタＱ２のベースに入力されるゲート信号がトリガされる。

例えば、ＥＳＤサージ電圧の印加に応じて、トランジスタＱ２のベースに入力されるゲート信号がハイレベルに遷移された場合、ｐ基板抵抗Ｒｐｓｕｂには、不図示のゲート電極からカソード電極Ｔｃに向けて電流が流れ込み、トランジスタＱ２のベース電位が持ち上げられる。その結果、トランジスタＱ２はオン状態とされるので、アノード電極Ｔａとカソード電極Ｔｃとの間（すなわち、ＣＭＯＳロジック回路の入出力電極と接地端子との間）を短絡状態とし、過大なＥＳＤサージ電圧を接地端子に逃がして、ＣＭＯＳロジック回路のゲート酸化膜を静電破壊から保護することができる。

また、トランジスタＱ２がオン状態とされると、ｎウェル抵抗Ｒｎｗｅｌｌには、アノード電極Ｔａからカソード電極Ｔｃに向けて電流が流れ込み、トランジスタＱ１ａ〜Ｑ１ｄのベース電位が引き下げられる。その結果、トランジスタＱ１ａ〜Ｑ１ｄも、オン状態とされる。このとき、トランジスタＱ１ａ〜Ｑ１ｄのコレクタ電流は、トランジスタＱ２のベース電流となるので、上記動作に正帰還がかかり、以後はゲート信号の論理に依ることなく、ＥＳＤ保護動作（アノード電極Ｔａとカソード電極Ｔｃ間の短絡経路形成動作）が維持される。

なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、上記実施形態では、素子分離構造としてトレンチ分離構造を用いた構成を例に挙げたが、本発明の構成はこれに限定されるものではなく、ロコス分離構造やゲート分離構造を用いて素子分離を行う構成としても構わない。

本発明は、その製造プロセス中にシリサイドブロッキングレイヤを用いる半導体集積回路装置全般に広く応用可能な技術であり、特に、高速インタフェイス部のＥＳＤ耐圧向上を図る上で有用な技術である。

は、本発明に係るシリコン制御整流素子の部分縦断面図（ａ）、（ｂ）及び部分斜視図（ｃ）である。は、本発明に係るシリコン制御整流素子の等価回路図である。は、従来のシリコン制御整流素子の部分縦断面図（ａ）、（ｂ）及び部分斜視図（ｃ）である。は、従来のシリコン制御整流素子の等価回路図である。

符号の説明

１ｐ型半導体基板（ｐ基板）
２低濃度ｎ型半導体領域（ｎウェル）
３第１高濃度ｐ型半導体領域（ｐ＋領域）
３ｓシリサイド化領域（コンタクト領域）
４第１高濃度ｎ型半導体領域（ｎ＋領域）
５第２高濃度ｐ型半導体領域（ｐ＋領域）
６第２高濃度ｎ型半導体領域（ｎ＋領域）
７素子分離領域（トレンチ部）
８層間絶縁膜
９パッド
１０（１０ａ〜１０ｄ）導通路（ビア）
１１シリサイドブロッキングレイヤ
Ｔａアノード電極
Ｔｃカソード電極
Ｑ１（Ｑ１ａ〜Ｑ１ｄ）ｐｎｐ型バイポーラトランジスタ
Ｑ２ｎｐｎ型バイポーラトランジスタ
Ｒｐｓｕｂｐ基板抵抗
Ｒｎｗｅｌｌｎウェル抵抗
Ｒ１（Ｒ１ａ〜Ｒ１ｄ）配線抵抗（メタル抵抗、ビア抵抗、コンタクト抵抗）
Ｒ２（Ｒ２ａ〜Ｒ２ｄ）バラスト抵抗（非シリサイド化ｐ＋抵抗）

Claims

ｐ型半導体基板と、前記ｐ型半導体基板に形成された低濃度ｎ型半導体領域と、前記低濃度ｎ型半導体領域に形成されてアノード電極に接続される第１高濃度ｐ型半導体領域と、同じく前記低濃度ｎ型半導体領域に形成されて前記アノード電極に接続される第１高濃度ｎ型半導体領域と、前記ｐ型半導体基板に形成されてカソード電極に接続される第２高濃度ｐ型半導体領域と、同じく前記ｐ型半導体基板に形成されて前記カソード電極に接続される第２高濃度ｎ型半導体領域と、を有して成るシリコン制御整流素子を備えた半導体集積回路装置であって、
前記第１高濃度ｐ型半導体領域は、前記アノード電極との導通路が複数接続されるコンタクト領域がシリサイド化処理を施されて成るとともに前記コンタクト領域を除いて非シリサイド化領域となっており、前記第１高濃度ｎ型半導体領域、前記第２高濃度ｐ型半導体領域、及び、前記第２高濃度ｎ型半導体領域は、いずれも、その全面にシリサイド化処理が施されて成ることを特徴とする半導体集積回路装置。