JP4974423B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4974423B2 JP4974423B2 JP2001203332A JP2001203332A JP4974423B2 JP 4974423 B2 JP4974423 B2 JP 4974423B2 JP 2001203332 A JP2001203332 A JP 2001203332A JP 2001203332 A JP2001203332 A JP 2001203332A JP 4974423 B2 JP4974423 B2 JP 4974423B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- film
- semiconductor device
- silicon nitride
- protective film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Description
【発明の属する技術分野】
本発明は,半導体装置の製造方法にかかり,例えばDRAM(Dynamic Random Access Memory)とロジック回路を混載する半導体装置の製造方法に関するものである。
【0002】
【従来の技術】
DRAMとロジック回路を混載する半導体装置の従来の製造方法を図11〜図14を用いて説明する。
【0003】
まず,シリコン基板301に対してNウェル321,Pウェル322,Nウェル323を形成し,さらに,Nウェル323の内側にセルPウェル324を形成する。なお,Nウェル321およびPウェル322が形成されるサイドは最終的にロジック回路領域となり,Nウェル323が形成されるサイドは最終的にメモリセルアレイ領域となる。
【0004】
次に,複数の素子分離領域302,複数のトランスファゲート304,および不純物拡散層330を形成する。各トランスファゲート304は,上部にオフセット窒化シリコン膜(第1の窒化シリコン膜)303を備え,側部にサイドウォール305を備えている(図11)。
【0005】
全面に第1の酸化シリコン膜306を形成する。
【0006】
保護膜(レジスト膜)307を成膜した後,この保護膜307を一般的なフォトリソグラフィ法を用いてパターニングする。パターニングされた保護膜307によってサリサイド化しない不純物拡散層330が覆われる。
【0007】
保護膜307をマスクとして用いて,第1の酸化シリコン膜306をエッチングする(図12)。ここではエッチング液としてフッ化水素水溶液が用いられる。
【0008】
保護膜307を灰化除去する。前工程において第1の酸化シリコン膜306が取り除かれた範囲(ロジック回路領域)に属する不純物拡散層330をサリサイド化する。これによって,サリサイド層308が形成される(図13)。なお,サリサイドとは,シリコンを,チタンやコバルトなどの金属を用いて合金化させることであり,不純物拡散層の抵抗値を下げる効果が得られる。
【0009】
全面に第2の窒化シリコン膜309を成膜し,その上に第2の酸化シリコン膜310を成膜する。その後,化学的機械研磨法(CMP法)を用いて第2の酸化シリコン膜310の表面を平坦化する(図14)。
【0010】
次に,第1の窒化シリコン膜303,サイドウォール(窒化シリコン膜)305,および第2の窒化シリコン膜309をストッパとして利用して,トランスファゲート304および素子分離領域302に対して自己整合的にコンタクトホールを形成する(図示せず)。以降,複数の工程を経てDRAMとロジック回路を混載する半導体装置が完成する。
【0011】
ところで,第2の窒化シリコン膜309の成膜には,熱化学気相析出法が採用されている。この方法によれば,狭いトランスファゲート304の間にも第2の窒化シリコン膜309を被膜性よく堆積させることが可能となる。
【0012】
【発明が解決しようとする課題】
しかしながら,不純物拡散層330を,コバルトを用いてサリサイド化した場合,その後形成される第2の窒化シリコン膜309の膜中にコバルトが混入することが確認されている。ここで,第2の窒化シリコン膜309に対するコバルトの混入メカニズムについて説明する。
【0013】
第2の窒化シリコン膜309を成膜する際,熱励起によってその原料ガス(SiH2Cl2,Si2Cl6等)から塩素が解離する。
【0014】
原料ガスから解離した塩素がサリサイド層308中のコバルトと反応することによって,サリサイド層308からコバルトが塩化物として揮発する。この揮発したコバルト塩化物は,成膜中の第2の窒化シリコン膜309の中に取り込まれる。この結果,第2の窒化シリコン膜309中には,密度換算で1×1011cm−3オーダーのコバルトが存在することになる。
【0015】
第2の窒化シリコン膜309は,半導体装置の全面に堆積するものであり,汚染に対して敏感なメモリセルアレイ領域も例外ではない。上述のように,第2の窒化シリコン膜309にコバルトが混入している場合,メモリセルアレイ領域において,コンタクトホールの形成処理や不純物拡散のための熱処理が行われると,コバルトがメモリセルアレイ領域の不純物拡散層330にまで熱拡散するおそれがある。コバルトの不純物拡散層330への侵入は,例えばポーズリフレッシュ時間の劣化といったメモリの性能上致命的な問題を引き起こすことになる。
【0016】
本発明は,上記のような問題点に鑑みてなされたものであり,その目的は,一の領域に属するサリサイド層に含まれる金属の他の領域への拡散を阻止することが可能な半導体装置の製造方法を提供することにある。
【0017】
【課題を解決するための手段】
上記課題を解決するために,本発明の第1の観点によれば,第1の領域に第1の不純物拡散層を形成し,第2の領域に第2の不純物拡散層を形成する第1の工程と,第2の不純物拡散層をサリサイド化する第2の工程と,第1の領域および第2の領域を覆う第1の機能膜を形成する第3の工程と,第1の機能膜について,第1の領域を覆う部分を除去する第4の工程と,第1の領域および第2の領域を覆う第2の機能膜を形成する第5の工程とを含むことを特徴とする半導体装置の製造方法が提供される(請求項1)。この方法によれば,サリサイド化された第2の不純物拡散層に含まれる金属が,第3の工程において形成される第1の機能膜に含まれることとなった場合であっても,この第1の機能膜のうち第1の領域を覆う部分は第4の工程において除去される。したがって,後の工程において例えば熱処理が施されても,その金属が第1の領域において拡散することはない。
【0018】
第2の工程において第1の領域を第1の保護膜で覆うことによって,第1の不純物拡散層をサリサイド化の対象から除外し,第2の不純物拡散層を選択的にサリサイド化することが可能となる。また,第4の工程において第2の領域を覆う第2の保護膜をマスクとして用いることによって,第1の機能膜の一部を第2の領域に残しつつ,第1の領域から正確に除去することが可能となる(請求項2)。
【0019】
本発明の第2の観点によれば,第1の領域に第1の不純物拡散層を形成し,第2の領域に第2の不純物拡散層を形成する第1の工程と,第1の領域および第2の領域に第1の機能膜を形成する第2の工程と,第2の領域において,第2の不純物拡散層の表面の少なくとも一部が露出するように第1の機能膜を除去する第3の工程と,第2の不純物拡散層をサリサイド化する第4の工程と,第1の領域および第2の領域を覆う第2の機能膜を形成する第5の工程と,第2の機能膜について,第1の領域を覆う部分を除去する第6の工程とを含むことを特徴とする半導体装置の製造方法が提供される(請求項4)。この方法によれば,サリサイド化された第2の不純物拡散層に含まれる金属が,第5の工程において形成される第2の機能膜に含まれることとなった場合であっても,この第2の機能膜のうち第1の領域を覆う部分は第6の工程において除去される。したがって,後の工程において例えば熱処理が施されても,その金属が第1の領域において拡散することはない。
【0020】
第4の工程において第1の領域を第1の保護膜で覆うことによって,第1の不純物拡散層をサリサイド化の対象から除外し,第2の不純物拡散層を選択的にサリサイド化することが可能となる。また,第6の工程において第2の領域を覆う第2の保護膜をマスクとして用いることによって,第2の機能膜の一部を第2の領域に残しつつ,第1の領域から正確に除去することが可能となる(請求項5)。
【0021】
第6の工程において第2の機能膜を第1の領域から除去する際,一緒に第1の機能膜の表面部をも除去してしまう場合等には,第6の工程の後,第1の機能膜について第1の領域を覆う部分を除去する第7の工程と,第1の領域および第2の領域を覆う第3の機能膜を形成する第8の工程とを加えることが好ましい(請求項6)。この方法によれば,第1の領域において,第1の機能膜の代わりとして,膜厚の調整され,成膜状態の良好な第3の機能膜が形成されることになる。
【0022】
第4の工程において第1の領域を第1の保護膜で覆うことによって,第1の不純物拡散層をサリサイド化の対象から除外し,第2の不純物拡散層を選択的にサリサイド化することが可能となる。また,第6の工程において第2の領域を覆う第2の保護膜をマスクとして用いることによって,第2の機能膜の一部を第2の領域に残しつつ,第1の領域から正確に除去することが可能となる。同様に,第7の工程において第2の領域を覆う第2の保護膜をマスクとして用いることによって,第1の機能膜の一部を第2の領域に残しつつ,第1の領域から正確に除去することが可能となる(請求項7)。
【0023】
第1の保護膜と第2の保護膜は,相互に反転の関係となるようなパターン形状を有することが好ましい(請求項3,8)。第1の保護膜と第2の保護膜をパターニングするためにフォトリソグラフィ法を用いるのであれば,それぞれのパターニングに用いるフォトマスクの設計が容易となる。また,第1の保護膜と第2の保護膜がレジスト膜である場合には,それぞれについてポジティブ型とネガティブ型を採用することによって,フォトマスクを共通化することも可能となる。
【0024】
【発明の実施の形態】
以下に添付図面を参照しながら,本発明にかかる半導体装置の製造方法の好適な実施の形態について詳細に説明する。なお,以下の説明および添付された図面において,略同一の機能および構成を有する構成要素については,同一符号を付することによって重複説明を省略する。
【0025】
[第1の実施の形態]
本発明の第1の実施の形態にかかる半導体装置の製造方法について,図1〜図5を用いて説明する。
【0026】
[工程1−1]シリコン基板101に対してNウェル121,Pウェル122,Nウェル123を形成し,さらにNウェル123の内側にセルPウェル124を形成する。なお,Nウェル121およびPウェル122が形成されるサイドは最終的にロジック回路領域(第2の領域)となり,Nウェル123が形成されるサイドは最終的にメモリセルアレイ領域(第1の領域)となる。
【0027】
[工程1−2]複数の素子分離領域102,複数のトランスファゲート104,および不純物拡散層130を形成する。各トランスファゲート104は,上部にオフセット窒化シリコン膜(第1の窒化シリコン膜)103を備え,側部にサイドウォール105を備えている(図1)。
【0028】
[工程1−3]全面に第1の酸化シリコン膜106を形成する。
【0029】
[工程1−4]第1の保護膜(レジスト膜)107を成膜した後,この第1の保護膜107を一般的なフォトリソグラフィ法を用いてパターニングする。パターニングされた第1の保護膜107によってサリサイド化しない領域(メモリセルアレイ領域)に属する不純物拡散層(第1の不純物拡散層)130が覆われる。
【0030】
[工程1−5]第1の保護膜107をマスクとして用いて,第1の酸化シリコン膜106をエッチングする(図2)。ここではエッチング液としてフッ化水素水溶液が用いられる。
【0031】
[工程1−6]第1の保護膜107を灰化除去する。前工程において第1の酸化シリコン膜106が取り除かれた範囲(ロジック回路領域)に属する不純物拡散層(第2の不純物拡散層)130をサリサイド化する。これによって,サリサイド層108が形成される(図3)。
【0032】
[工程1−7]全面に第2の窒化シリコン膜(第1の機能膜)109を成膜し,その上に第2の保護膜(レジスト膜)110を成膜する。そして,この第2の保護膜110を一般的なフォトリソグラフィ法を用いてパターニングする。パターニングされた第2の保護膜110によってロジック回路領域に属するサリサイド化された不純物拡散層130が覆われる。
【0033】
[工程1−8]第2の保護膜110をマスクとして用いて,かつ,第1の酸化シリコン膜106をストッパとして用いて,第2の窒化シリコン膜109を等方性エッチングによって除去する(図4)。
【0034】
[工程1−9]第2の保護膜110を灰化除去した後,全面に第3の窒化シリコン膜(第2の機能膜)111を成膜する。その上に第2の酸化シリコン膜112を成膜する。その後,化学的機械研磨法(CMP法)を用いて第2の酸化シリコン膜112の表面を平坦化する(図5)。
【0035】
[工程1−10]第1の窒化シリコン膜103,サイドウォール(窒化シリコン膜)105,第2の窒化シリコン膜109,および第3の窒化シリコン膜111をストッパとして利用して,トランスファゲート104および素子分離領域102に対して自己整合的にコンタクトホールを形成する(図示せず)。以降,複数の工程を経てDRAMとロジック回路を混載する半導体装置が完成する。
【0036】
以上のように,第1の実施の形態にかかる半導体装置の製造方法によれば,工程1−7における第2の窒化シリコン膜109の成膜中に,サリサイド層108に含まれるコバルトがこの第2の窒化シリコン膜109に混入する可能性があるものの,続く工程1−8において,第2の窒化シリコン膜109はメモリセルアレイ領域からエッチング除去される。したがって,メモリセルアレイ領域にはコバルトを含む第2の窒化シリコン膜109は存在しないことになる。
【0037】
サリサイド層108に含まれるコバルトは,第2の窒化シリコン膜109の成膜開始直後に最も多く第2の窒化シリコン膜109に混入し,第2の窒化シリコン膜109の成長が進むにつれてコバルトの混入量は減少する。そして,第2の窒化シリコン膜109の上面付近,すなわちシリコン基板101から最も離れた領域にはコバルトは存在しないか,あるいは存在してもその量は無視できる程度のものとなる。これは,第2の窒化シリコン膜109の原料ガスとサリサイド膜108との間を,成長する第2の窒化シリコン膜109が遮蔽し,原料ガスに含まれる塩素とサリサイド膜108に含まれるコバルトとの反応が進まなくなるためである。
【0038】
工程1−9において,第3の窒化シリコン膜111の成膜が行われるが,このときサリサイド層108は,第2の窒化シリコン膜109によって完全に覆われているため,第3の窒化シリコン膜111にコバルトが混入することはない。つまり,メモリセルアレイ領域は,コバルトを含まない第3の窒化シリコン膜111によって覆われることになる。
【0039】
以上のように,第3の窒化シリコン膜111の膜中にはコバルトが存在しないため,工程1−10以降,メモリセルアレイ領域においてコバルトが不純物拡散層130に侵入することはない。したがって,不純物拡散層130へのコバルトの侵入に起因するポーズリフレッシュ時間特性の劣化も防止される。
【0040】
なお,第1の保護膜107と第2の保護膜110について,それぞれ工程1−4および工程1−7において次のようにパターニングすることが半導体装置の製造工程を簡素化する上で好ましい。
【0041】
例えば,第1の保護膜107をポジティブ型のレジストによって形成し,第2の保護膜110をネガティブ型のレジストによって形成する。そして,同一のフォトマスクを用いてそれぞれを露光しパターニングする。この方法によれば,2種類のフォトマスクを用意することなく,サリサイド化しない領域を覆う第1の保護膜107(図2)と,サリサイド化する領域を覆う第2の保護膜110(図4)を形成することが可能となる。
【0042】
また,第1の保護膜107および第2の保護膜110を同一型のレジストによって形成する場合には,相互に逆パターンを有するフォトマスクを2種類用意し,それぞれを用いて第1の保護膜107,第2の保護膜110を露光する。この場合,一方のフォトマスクのパターン設計に基づいて他のフォトマスクのパターンを設計することが可能となり,設計コストの低減が実現する。
【0043】
[第2の実施の形態]
本発明の第2の実施の形態にかかる半導体装置の製造方法を図6〜図10を用いて説明する。
【0044】
[工程2−1]シリコン基板201に対してNウェル221,Pウェル222,Nウェル223を形成し,さらにNウェル223の内側にセルPウェル224を形成する。なお,Nウェル221およびPウェル222が形成されるサイドは最終的にロジック回路領域となり,Nウェル223が形成されるサイドは最終的にメモリセルアレイ領域となる。
【0045】
[工程2−2]複数の素子分離領域202,複数のトランスファゲート204,および不純物拡散層230を形成する。各トランスファゲート204は,上部にオフセット窒化シリコン膜(第1の窒化シリコン膜)203を備えている。さらに,全面に第1の酸化シリコン膜205および第2の窒化シリコン膜(第1の機能膜)206を順次堆積させる(図6)。
【0046】
[工程2−3]第1の保護膜(レジスト膜)207を成膜した後,この第1の保護膜207を一般的なフォトリソグラフィ法を用いてパターニングする。パターニングされた第1の保護膜207によってサリサイド化しない領域(メモリセルアレイ領域)に属する不純物拡散層(第1の不純物拡散層)230が覆われる。
【0047】
[工程2−4]第1の保護膜207をマスクとして用いて,第2の窒化シリコン膜206と第1の酸化シリコン膜205を異方的にエッチングする。これによって,各トランスファゲート204の側部にサイドウォール208が形成される(図7)。
【0048】
[工程2−5]第1の保護膜207を灰化除去する。前工程において第2の窒化シリコン膜206と第1の酸化シリコン膜205が取り除かれた範囲(ロジック回路領域)に属する不純物拡散層(第2の不純物拡散層)230をサリサイド化する。これによって,サリサイド層209が形成される(図8)。
【0049】
[工程2−6]全面に第3の窒化シリコン膜(第2の機能膜)210を成膜し,その上に第2の保護膜(レジスト膜)211を成膜する。そして,この第2の保護膜211を一般的なフォトリソグラフィ法を用いてパターニングする。パターニングされた第2の保護膜211によってロジック回路領域に属するサリサイド化された不純物拡散層230が覆われる。
【0050】
[工程2−7]第2の保護膜211をマスクとして用いて,かつ,第1の酸化シリコン膜205をストッパとして用いて,第3の窒化シリコン膜210および第2の窒化シリコン膜206を等方性エッチングによってメモリセルアレイ領域から完全に除去する(図9)。
【0051】
[工程2−8]第2の保護膜211を灰化除去した後,全面に第4の窒化シリコン膜(第3の機能膜)212を成膜する。その上に第2の酸化シリコン膜213を成膜する。その後,化学的機械研磨法(CMP法)を用いて第2の酸化シリコン膜213の表面を平坦化する(図10)。
【0052】
[工程2−9]第1の窒化シリコン膜203,サイドウォール(第2の窒化シリコン膜206)208,第3の窒化シリコン膜210,および第4の窒化シリコン膜212をストッパとして利用して,トランスファゲート204および素子分離領域202に対して自己整合的にコンタクトホールを形成する(図示せず)。以降,複数の工程を経てDRAMとロジック回路を混載する半導体装置が完成する。
【0053】
以上のように,第2の実施の形態にかかる半導体装置の製造方法によれば,工程2−6における第3の窒化シリコン膜210の成膜中に,サリサイド層209に含まれるコバルトがこの第3の窒化シリコン膜210に混入する可能性があるものの,続く工程2−7において,第3の窒化シリコン膜210はメモリセルアレイ領域からエッチング除去される。したがって,メモリセルアレイ領域にはコバルトを含む第3の窒化シリコン膜210は存在しないことになる。
【0054】
さらに,工程2−8において,第4の窒化シリコン膜212の成膜が行われるが,このときサリサイド層209は,第3の窒化シリコン膜210によって完全に覆われているため,第4の窒化シリコン膜212にコバルトが混入することはない。つまり,メモリセルアレイ領域は,コバルトを含まない第4の窒化シリコン膜212によって覆われることになる。
【0055】
以上のように,第4の窒化シリコン膜212の膜中にはコバルトが存在しないため,工程2−9以降,メモリセルアレイ領域においてコバルトが不純物拡散層230に侵入することはない。したがって,不純物拡散層230へのコバルトの侵入に起因するポーズリフレッシュ時間特性の劣化も防止される。
【0056】
なお,第1の保護膜207と第2の保護膜211については,それぞれ工程2−3および工程2−6において次のようにパターニングすることが半導体装置の製造工程を簡素化する上で好ましい。
【0057】
例えば,第1の保護膜207をポジティブ型のレジストによって形成し,第2の保護膜211をネガティブ型のレジストによって形成する。そして,同一のフォトマスクを用いてそれぞれを露光しパターニングする。この方法によれば,2種類のフォトマスクを用意することなく,サリサイド化しない領域を覆う第1の保護膜207(図7)と,サリサイド化する領域を覆う第2の保護膜211(図9)を形成することが可能となる。
【0058】
また,第1の保護膜207および第2の保護膜211を同一型のレジストによって形成する場合には,相互に逆パターンを有するフォトマスクを2種類用意し,それぞれを用いて第1の保護膜207,第2の保護膜211を露光する。この場合,一方のフォトマスクのパターン設計に基づいて他のフォトマスクのパターンを設計することが可能となり,設計コストの低減が実現する。
【0059】
ところで,第2の実施の形態にかかる半導体装置の製造方法によれば,第3の窒化シリコン膜210および第2の窒化シリコン膜206は,工程2−7において,等方性エッチングによってメモリセルアレイ領域から完全に除去される。この他,工程2−7において,メモリセルアレイ領域から第3の窒化シリコン膜210を完全に除去し,第2の窒化シリコン膜206を第1の酸化シリコン膜205上に所定の膜厚分残すようにしてもよい。ここで残る第2の窒化シリコン膜206の膜厚は,後の工程でコンタクトホールを形成する際に第2の窒化シリコン膜206がエッチングストッパとして機能するように調整される。
【0060】
上述のように,工程2−8において成膜される第4の窒化シリコン膜212は,メモリセルアレイ領域にコンタクトホールを形成する際のエッチングストッパとして利用されるものである。この点,工程2−7において第2の窒化シリコン膜206を所定膜厚分残すようにすれば,工程2−8において第4の窒化シリコン膜212を成膜する必要がなくなり,結果として製造工程の簡素化が実現する。
【0061】
添付図面を参照しながら本発明の好適な実施の形態について説明したが,本発明はかかる実施の形態に限定されない。当業者であれば,特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり,それらについても当然に本発明の技術的範囲に属するものと了解される。
【0062】
【発明の効果】
以上説明したように,本発明によれば,サリサイド化された第2の不純物拡散層に含まれる金属が,第1の領域に属する第1の不純物拡散層に侵入することは無くなる。したがって,良好な特性を有する半導体装置を製造することが可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態にかかる半導体装置の製造工程(1)を説明する半導体装置の断面図である。
【図2】本発明の第1の実施の形態にかかる半導体装置の製造工程(2)を説明する半導体装置の断面図である。
【図3】本発明の第1の実施の形態にかかる半導体装置の製造工程(3)を説明する半導体装置の断面図である。
【図4】本発明の第1の実施の形態にかかる半導体装置の製造工程(4)を説明する半導体装置の断面図である。
【図5】本発明の第1の実施の形態にかかる半導体装置の製造工程(5)を説明する半導体装置の断面図である。
【図6】本発明の第2の実施の形態にかかる半導体装置の製造工程(1)を説明する半導体装置の断面図である。
【図7】本発明の第2の実施の形態にかかる半導体装置の製造工程(2)を説明する半導体装置の断面図である。
【図8】本発明の第2の実施の形態にかかる半導体装置の製造工程(3)を説明する半導体装置の断面図である。
【図9】本発明の第2の実施の形態にかかる半導体装置の製造工程(4)を説明する半導体装置の断面図である。
【図10】本発明の第2の実施の形態にかかる半導体装置の製造工程(5)を説明する半導体装置の断面図である。
【図11】従来の半導体装置の製造工程(1)を説明する半導体装置の断面図である。
【図12】従来の半導体装置の製造工程(2)を説明する半導体装置の断面図である。
【図13】従来の半導体装置の製造工程(3)を説明する半導体装置の断面図である。
【図14】従来の半導体装置の製造工程(4)を説明する半導体装置の断面図である。
【符号の説明】
101:シリコン基板
102:素子分離領域
103:オフセット窒化シリコン膜
104:トランスファゲート
105:サイドウォール
106:第1の酸化シリコン膜
107:第1の保護膜
108:サリサイド層
109:第2の窒化シリコン膜
110:第2の保護膜
111:第3の窒化シリコン膜
112:第2の酸化シリコン膜
121:Nウェル
122:Pウェル
123:Nウェル
124:セルPウェル
130:不純物拡散層
201:シリコン基板
202:素子分離領域
203:オフセット窒化シリコン膜
204:トランスファゲート
205:第1の酸化シリコン膜
206:第2の窒化シリコン膜
207:第1の保護膜
208:サイドウォール
209:サリサイド層
210:第3の窒化シリコン膜
211:第2の保護膜
212:第4の窒化シリコン膜
213:第2の酸化シリコン膜
221:Nウェル
222:Pウェル
223:Nウェル
224:セルPウェル
230:不純物拡散層
Claims (8)
- メモリセルアレイ領域となる第1の領域に第1の不純物拡散層を形成し,ロジック回路領域となる第2の領域に第2の不純物拡散層を形成する第1の工程と,
前記第2の不純物拡散層を選択的にコバルトと反応させサリサイド化する第2の工程と,
前記第1の領域および前記第2の領域を覆う窒化シリコンからなる第1の機能膜を、塩素を用いた原料ガスで形成する第3の工程と,
前記第1の機能膜について,前記第1の領域を覆う部分を除去する第4の工程と,
前記第1の領域および前記第2の領域を覆う窒化シリコンからなる第2の機能膜を形成する第5の工程と,
を含み、
前記第1の領域はサリサイド化しないことを特徴とする,半導体装置の製造方法。 - 前記第2の工程において,前記第2の不純物拡散層は,前記第1の領域が第1の保護膜に覆われることによって選択的にサリサイド化され,
前記第4の工程において,前記第1の機能膜は,前記第2の領域を覆う第2の保護膜をマスクとして用いられて除去されることを特徴とする,請求項1に記載の半導体装置の製造方法。 - 前記第2の保護膜は,前記第1の保護膜のパターン形状を反転させて得られるパターン形状を有することを特徴とする,請求項2に記載の半導体装置の製造方法。
- メモリセルアレイ領域となる第1の領域に第1の不純物拡散層を形成し,ロジック回路領域となる第2の領域に第2の不純物拡散層を形成する第1の工程と,
前記第1の領域および前記第2の領域に第1の機能膜を形成する第2の工程と,
前記第2の領域において,前記第2の不純物拡散層の表面の少なくとも一部が露出するように前記第1の機能膜を除去する第3の工程と,
前記第2の不純物拡散層を選択的にコバルトと反応させサリサイド化する第4の工程と,
前記第1の領域および前記第2の領域を覆う窒化シリコンからなる第2の機能膜を、塩素を用いた原料ガスで形成する第5の工程と,
前記第2の機能膜について,前記第1の領域を覆う部分を除去する第6の工程と,
を含み、
前記第1の領域はサリサイド化しないことを特徴とする,半導体装置の製造方法。 - 前記第4の工程において,前記第1の機能膜は,前記第1の保護膜をマスクとして用いられて除去され,
前記第6の工程において,前記第2の機能膜は,前記第2の領域を覆う第2の保護膜をマスクとして用いられて除去されることを特徴とする,請求項4に記載の半導体装置の製造方法。 - さらに,前記第6の工程の後,前記第1の機能膜について,前記第1の領域を覆う部分を除去する第7の工程と,
前記第1の領域および前記第2の領域を覆う第3の機能膜を形成する第8の工程と,
を含むことを特徴とする,請求項4に記載の半導体装置の製造方法。 - 前記第4の工程において,前記第1の機能膜は,前記第1の保護膜をマスクとして用いられて除去され,
前記第6の工程において,前記第2の機能膜は,前記第2の領域を覆う第2の保護膜をマスクとして用いられて除去され,
前記第7の工程において,前記第1の機能膜は,前記第2の保護膜をマスクとして用いられて除去されることを特徴とする,請求項6に記載の半導体装置の製造方法。 - 前記第2の保護膜は,前記第1の保護膜のパターン形状を反転させて得られるパターン形状を有することを特徴とする,請求項5または7に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001203332A JP4974423B2 (ja) | 2001-07-04 | 2001-07-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001203332A JP4974423B2 (ja) | 2001-07-04 | 2001-07-04 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003017439A JP2003017439A (ja) | 2003-01-17 |
JP4974423B2 true JP4974423B2 (ja) | 2012-07-11 |
Family
ID=19039990
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001203332A Expired - Fee Related JP4974423B2 (ja) | 2001-07-04 | 2001-07-04 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4974423B2 (ja) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000269458A (ja) * | 1999-03-17 | 2000-09-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2001085532A (ja) * | 1999-09-17 | 2001-03-30 | Sanyo Electric Co Ltd | 半導体装置 |
JP2002231822A (ja) * | 2001-01-31 | 2002-08-16 | Mitsubishi Electric Corp | 半導体装置の製造方法および半導体装置 |
JP2002231908A (ja) * | 2001-02-06 | 2002-08-16 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
2001
- 2001-07-04 JP JP2001203332A patent/JP4974423B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003017439A (ja) | 2003-01-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20080081472A1 (en) | Manufacturing method of semiconductor device | |
US6033962A (en) | Method of fabricating sidewall spacers for a self-aligned contact hole | |
JP3380086B2 (ja) | 半導体装置の製造方法 | |
JP2000216270A (ja) | 半導体記憶装置の製造方法 | |
US6265296B1 (en) | Method for forming self-aligned contacts using a hard mask | |
JP2007027348A (ja) | 半導体装置及びその製造方法 | |
KR100263905B1 (ko) | 식각 장벽막 패턴을 이용한 콘택홀의 제조방법 | |
JP4974423B2 (ja) | 半導体装置の製造方法 | |
US7514314B2 (en) | Method of manufacturing semiconductor device and semiconductor memory device | |
JP4981288B2 (ja) | 半導体装置のシリサイド膜の形成方法 | |
US20080113515A1 (en) | Methods of Forming Semiconductor Devices | |
US6410422B1 (en) | Method of forming a local interconnect contact opening | |
KR100327428B1 (ko) | 반도체 소자의 제조 방법 | |
JP2003179224A (ja) | 半導体装置およびその製造方法 | |
US20010012691A1 (en) | Method for forming an integrated circuit interconnect using a dual poly process | |
KR20010107707A (ko) | Sti 구조를 갖는 반도체 장치를 제조하기 위한 방법 | |
US7494864B2 (en) | Method for production of semiconductor device | |
JPH06216006A (ja) | 半導体装置の製造方法 | |
KR100591181B1 (ko) | 반도체 소자 및 그 제조방법 | |
JPH0964294A (ja) | 半導体装置の製造方法 | |
JP2005012074A (ja) | 半導体装置の製造方法 | |
KR100628221B1 (ko) | 반도체 소자의 제조방법 | |
JPH08316434A (ja) | 半導体メモリ装置およびその製造方法 | |
JPH1167933A (ja) | 半導体装置の製造方法 | |
JPH05335515A (ja) | 半導体記憶装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080303 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20081126 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20090203 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100917 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110906 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111107 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120313 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120410 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150420 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |