JP2001085532A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】ロジック領域の高速性能を落とすことなくメモ
リセル領域の集積度を向上させることが可能な半導体装
置を提供する。 【解決手段】この半導体装置では、ロジック領域のゲー
ト電極（４ａ，４ｂ）とソース／ドレイン領域（１０
ａ）とが、サリサイド構造のシリサイド膜（１１）を含
み、メモリセル領域のゲート電極が、サリサイド構造以
外のポリシリコン膜（４ａ）およびＷＳｉ膜（６）から
なる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置に関
し、特に、電界効果型トランジスタを有する半導体装置
に関する。

【０００２】

【従来の技術】近年、画像処理や携帯型情報機器の分野
では、高性能化（高速化）および小型化・低消費電力化
が強く求められている。たとえば、高速画像処理の分野
では、３次元グラフィクス処理に１Ｇバイト／秒以上の
高速転送が必要である。この場合、ＤＲＡＭ（Dynamic
Random Access Memory）を外付けしたシステムでは、バ
ス幅を広くすることが困難であるため、高速転送が困難
である。また、携帯情報機器においては低消費電力化が
課題である。このような状況から、ＤＲＡＭとロジック
回路間のバス幅を広くでき、さらに、パッケージのピン
容量の削減によって消費電力を低減することが可能なロ
ジック混載ＤＲＡＭの要望が高まっている。

【０００３】ところで、従来、ＤＲＡＭとロジック回路
とでは、各々の開発に対する考え方の違いにより、プロ
セス及びデバイス特性が異なっている。例えば、ロジッ
ク回路ではスピードが要求されるために、トランジスタ
の高性能化（高速化）が図られている。その一方、ＤＲ
ＡＭではリフレッシュ特性を維持しつつ集積度を向上さ
せることに主眼が置かれており、トランジスタの性能は
それほど要求されない。

【０００４】ＤＲＡＭとロジック回路を混載する場合
に、ロジック回路の高速性能を落とさないためには、サ
リサイド(SALICIDE:Self-Alighned Silicide）プロセス
の導入は必須である。ここで、サリサイドプロセスと
は、ゲートポリシリコンとソース／ドレイン上に自己整
合的に金属シリサイドを形成するプロセスである。この
サリサイドプロセスを用いれば、ゲート電極とソース／
ドレイン領域とを低抵抗化することができるので、トラ
ンジスタの高速化を図ることができる。このように、Ｄ
ＲＡＭとロジック回路を混載する場合に、サリサイドプ
ロセスを用いると、ロジック領域のトランジスタとＤＲ
ＡＭのメモリセル領域のトランジスタとの両方がサリサ
イド構造を有することになる。

【０００５】図１４は、従来のロジック領域のトランジ
スタとＤＲＡＭのメモリセル領域のトランジスタとをサ
リサイドプロセスで形成した場合の断面図である。図１
４を参照して、この従来の構造では、Ｐ型シリコン基板
１０１の表面の所定領域に、素子分離１０２が形成され
ている。ロジック領域およびメモリセル領域において、
素子分離１０２によって囲まれた素子形成領域には、チ
ャネル領域を挟むように所定の間隔を隔てて、１対のソ
ース／ドレイン領域１１０ａおよび１対のソース／ドレ
イン領域１１０ｂが形成されている。チャネル領域上に
は、ゲート酸化膜１０３を介してポリシリコン膜からな
るゲート電極１０４が形成されている。

【０００６】ゲート電極１０４の側壁には、シリコン酸
化膜からなるサイドウォール絶縁膜１０９が形成されて
いる。ゲート電極１０４とソース／ドレイン領域１１０
ａおよび１１０ｂとの上面上には、ＴｉＳｉ_２またはＣ
ｏＳｉ_２からなるシリサイド膜１１１がサリサイドプロ
セスを用いて形成されている。また、全面を覆うように
層間絶縁膜１１３が形成されている。その層間絶縁膜１
１３のメモリセル領域のストレージノード用コンタクト
ホールを介して、ストレージノード（キャパシタ下部電
極）１１４が一方のソース／ドレイン領域１１０ｂに電
気的に接続されている。ストレージノード１１４を覆う
ようにキャパシタ絶縁膜１１５を介してセルプレート
（キャパシタ上部電極）１１６が形成されている。スト
レージノード１１４、キャパシタ絶縁膜１１５およびセ
ルプレート１１６によって、ＤＲＡＭのメモリセルのキ
ャパシタが構成されている。

【０００７】層間絶縁膜１１３およびセルプレート１１
６を覆うように、層間絶縁膜１１７が形成されている。
層間絶縁膜１１７および１１３のメモリセル領域のビッ
トライン用コンタクトホールを介して、ビットライン１
１８が他方のソース／ドレイン領域１１０ｂに電気的に
接続されている。ビットライン１１８および層間絶縁膜
１１７を覆うように層間絶縁膜１１９が形成されてい
る。ＤＲＡＭのメモリセル領域とロジック領域との層間
絶縁膜１１９上に延びるとともに、ロジック領域のソー
ス／ドレイン領域１１０ａに接続するようにメタル配線
１２０が形成されている。

【０００８】従来のロジック領域のトランジスタとＤＲ
ＡＭのメモリセル領域のトランジスタとをサリサイドプ
ロセスで形成した構造は上記のように構成されていた。

【０００９】また、ＤＲＡＭのメモリセル領域の集積度
を落とさないためには、ストレージノード用コンタクト
ホールとビットライン用コンタクトホールとを自己整合
的（セルフアライン）に形成する必要がある。

【００１０】図１５は、従来のストレージノード用コン
タクトホールとビットライン用コンタクトホールとをセ
ルフアラインで形成した場合の断面図である。図１５を
参照して、この従来の構造では、ロジック領域とメモリ
セル領域とのトランジスタのゲート電極をＷＳｉ膜２０
６とポリシリコン膜２０４ａとの積層構造（ポリサイド
構造）により形成している。ＷＳｉ膜２０６の上面上に
はシリコン窒化膜２０７が形成されており、ゲート電極
およびシリコン窒化膜２０７の側壁にはシリコン窒化膜
からなるサイドウォール絶縁膜２１２が形成されてい
る。

【００１１】また、全面を覆うように層間絶縁膜２１３
が形成されている。その層間絶縁膜２１３のメモリセル
領域には、シリコン窒化膜２０７およびサイドウォール
絶縁膜２１２をエッチングストッパーとするエッチング
によって、ストレージノード用コンタクトホールが自己
整合的（セルフアライン）に形成されている。このスト
レージノード用コンタクトホールを介して、ストレージ
ノード２１４がメモリセル領域の一方のソース／ドレイ
ン領域１１０ｂに電気的に接続されている。ストレージ
ノード２１４を覆うようにキャパシタ絶縁膜２１５を介
してセルプレート２１６が形成されている。

【００１２】層間絶縁膜１１３およびセルプレート２１
６を覆うように、層間絶縁膜２１７が形成されている。
層間絶縁膜２１７および２１３のメモリセル領域には、
シリコン窒化膜２０７およびサイドウォール絶縁膜２１
２をエッチングストッパーとするエッチングによって、
ビットライン用コンタクトホールが自己整合的（セルフ
アライン）に形成されている。このビットライン用コン
タクトホールを介して、ビットライン２１８がメモリセ
ル領域のソース／ドレイン領域１１０ｂに接続されてい
る。ビットライン２１８および層間絶縁膜２１７を覆う
ように層間絶縁膜２１９が形成されている。ＤＲＡＭの
メモリセル領域とロジック領域との層間絶縁膜２１９上
に延びるとともに、ロジック領域のソース／ドレイン領
域１１０ａに接続するようにメタル配線２２０が形成さ
れている。

【００１３】従来のストレージノード用コンタクトホー
ルとビットライン用コンタクトホールとをセルフアライ
ンで形成した場合の構造は、上記のように構成されてい
た。

【００１４】

【発明が解決しようとする課題】図１４に示した従来の
構造のように、ロジック領域とメモリセル領域のトラン
ジスタを高速性能化のためにサリサイドプロセスで形成
する場合には、ポリシリコン膜からなるゲート電極１０
４の側壁に酸化膜からなるサイドウォール絶縁膜１０９
を形成した後、ゲート電極１０４の上面上にＴｉＳｉ_２
またはＣｏＳｉ_２からなるシリサイド膜１１１を自己整
合的に形成する必要がある。この場合、酸化膜からなる
サイドウォール絶縁膜１０９およびシリサイド膜１１１
の形成後にゲート電極の上面上および側壁にのみエッチ
ングストッパーとなるシリコン窒化膜を形成するのは、
製造プロセス上困難である。

【００１５】ゲート電極の上面上および側壁にシリコン
窒化膜がないと、セルフアラインでコンタクトホールを
形成する場合、コンタクトホールがゲート電極の上面や
側面に達する場合があり、この場合には、ゲート電極１
０４と、ストレージノード１１４またはビツトライン１
１８とがショートするという不都合が生じる。このた
め、ゲート電極の上面上および側壁にシリコン窒化膜が
ない場合には、セルフアラインでコンタクトホールを形
成するのは困難である。

【００１６】ロジック領域とメモリセル領域のトランジ
スタをサリサイド構造で形成する場合には、上記のよう
に、ゲート電極の上面上および側壁にのみエッチングス
トッパーとなるシリコン窒化膜を形成するのは困難であ
るので、メモリセル領域のストレージノード用コンタク
トホールとビットライン用コンタクトホールとをセルフ
アラインで形成するのは困難である。その結果、ＤＲＡ
Ｍのメモリセル領域の集積度を向上させるのは困難であ
った。つまり、図１４に示した従来の構造では、ロジッ
ク領域のトランジスタの高速化を図ることはできるが、
メモリセル領域の集積度を向上させるのは困難であると
いう問題点があった。

【００１７】その一方、図１５に示す従来の構造のよう
に、ＷＳｉ膜２０６とポリシリコン膜２０４とを積層し
たゲート電極をロジック領域とＤＲＡＭのメモリセル領
域に形成した場合、ゲート電極の上面および側壁にのみ
エッチングストッパーとなるシリコン窒化膜２０７およ
びサイドウォール絶縁膜２１２を形成することは製造プ
ロセス上可能である。それにより、メモリセル領域のコ
ンタクトホールの形成にセルフアラインを用いることが
でき、その結果、メモリセル領域の集積度を向上させる
ことができる。

【００１８】しかし、この図１５に示した従来の構造で
は、ＷＳｉ膜２０６とポリシリコン膜２０４とを積層し
たゲート電極のシート抵抗は１５〜２０Ω／□であり、
サリサイドプロセスで形成したＴｉＳｉ_２またはＣｏＳ
ｉ_２からなるシリサイド膜を含むゲート電極のシート抵
抗（約２Ω／□）と比較すると、約１桁大きい。従っ
て、ロジック領域にＷＳｉ膜２０６とポリシリコン膜２
０４とを積層したゲート電極を用いると、ロジック領域
のトランジスタのスピードの低下を招き、その結果、ロ
ジック領域の高速性能が低下してしまう。つまり、図１
５に示した従来の構造では、メモリセル領域の集積度を
向上させることはできるが、ロジック領域の高速性能が
低下してしまうという問題点があった。

【００１９】上記のように、従来では、メモリセル領域
の集積度の向上と、ロジック領域の高速性能との両方の
要求を満足する半導体装置を得るのは困難であった。

【００２０】この発明は、上記のような課題を解決する
ためになされたものであり、この発明の１つの目的は、
ロジック領域の高速性能を落とさずにメモリセル領域の
集積度を向上させることが可能な半導体装置を提供する
ことである。

【００２１】この発明のもう一つの目的は、メモリセル
領域のストレージノード用コンタクトホールとビットラ
イン用コンタクトホールとをセルフアラインで形成する
ことができるとともに、ロジック領域のトランジスタの
低抵抗化を図ることが可能な半導体装置を提供すること
である。

【００２２】

【課題を解決するための手段】請求項１における半導体
装置は、主表面を有する半導体層と、第１の電界効果型
トランジスタと、第２の電界効果型トランジスタとを備
えている。第１の電界効果型トランジスタは、半導体層
の主表面に形成され、第１のソース／ドレイン領域と第
１のゲート電極とを有する。第２の電界効果型トランジ
スタは、半導体層の主表面に形成され、第２のソース／
ドレイン領域と第２のゲート電極とを有する。また、第
１の電界効果型トランジスタの第１のソース／ドレイン
領域と第１のゲート電極とは、サリサイド構造を含み、
第２の電界効果型トランジスタの第２のソース／ドレイ
ン領域と第２のゲート電極とは、サリサイド構造以外の
構造を含む。

【００２３】なお、本発明のサリサイド構造とは、ソー
ス／ドレイン領域およびゲート電極の上にサリサイドプ
ロセスによって自己整合的に形成されたシリサイド膜を
有する構造を意味する。したがって、たとえば、ゲート
電極上にサリサイドプロセス以外のプロセスで形成され
たシリサイド膜を含む構造は、サリサイド構造ではな
い。また、本発明の半導体層は、半導体基板のみなら
ず、ウェル領域や絶縁基板上に形成される半導体薄膜な
どを含む概念である。また、本発明の半導体装置は、通
常の半導体基板上に形成される半導体素子のみならず、
絶縁基板上に形成される薄膜トランジスタ（ＴＦＴ）な
ども含む概念である。

【００２４】請求項１では、上記のように、第１のゲー
ト電極と第１のソース／ドレイン領域とをサリサイド構
造を含むように構成することにより、第１の電界効果型
トランジスタを低抵抗化することができ、これにより、
第１の電界効果型トランジスタの高速性能を落とさずに
維持することができる。また、第２のゲート電極をサリ
サイド構造以外の構造を含むように構成することによっ
て、第２のゲート電極の上面上および側壁にエッチング
ストッパー膜を形成することが可能となり、それによ
り、第２のソース／ドレイン領域に達するコンタクトホ
ールを自己整合的に形成することができる。その結果、
第２の電界効果型トランジスタが形成される領域の集積
度を向上させることができる。したがって、請求項１で
は、第１の電界効果型トランジスタの高速性能を落とす
ことなく、第２の電界効果型トランジスタが形成される
領域の集積度を向上させることができる。

【００２５】請求項２による半導体装置は、請求項１の
構成において、第１のゲート電極を有する第１の電界効
果型トランジスタは、ロジック回路領域に形成されてお
り、第２のゲート電極を有する第２の電界効果型トラン
ジスタは、メモリセル領域に形成されている。請求項２
では、このように構成することにより、ロジック回路領
域の第１の電界効果型トランジスタの高速性能を落とす
ことなく、メモリセル領域の集積度を向上させることが
できる。このような効果は、たとえば、メモリセル領域
を有するＤＲＡＭとロジック回路とが混載される半導体
装置にとって特に有効な効果である。

【００２６】請求項３は、請求項１または２の構成にお
いて、上部絶縁膜とサイドウォール絶縁膜とをさらに備
える。上部絶縁膜は、第２のゲート電極の上に形成さ
れ、エッチングストッパーとなる。サイドウォール絶縁
膜は、第２のゲート電極および上部絶縁膜の側壁に形成
され、エッチングストッパーとなる。請求項３では、こ
のように、第２のゲート電極を覆うように、エッチング
ストッパーとなる上部絶縁膜とサイドウォール絶縁膜と
を形成することによって、第２のソース／ドレイン領域
に達するコンタクトホールを自己整合的に形成すること
ができ、その結果、集積度を向上させることができる。

【００２７】請求項４は、請求項１〜３のいずれかの構
成において、サリサイド構造を有する第１のゲート電極
と、サリサイド構造を有する第１のソース／ドレイン領
域の配線接続部以外の領域とを覆うように形成された、
水分を遮断するための絶縁膜をさらに備える。請求項４
では、このように構成することにより、上層の酸化膜中
の水分が第１のゲート電極および第１のソース／ドレイ
ン領域に侵入するのを上記絶縁膜によって有効に遮断す
ることができ、その結果、サリサイド構造を有する第１
の電界効果型トランジスタの信頼性を向上させることが
できる。

【００２８】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。

【００２９】図１は、本発明の一実施の形態による半導
体装置を示した断面図である。図１を参照して、以下に
本実施の形態による半導体装置の構造について説明す
る。

【００３０】本実施の形態による半導体装置では、図１
に示すように、Ｐ型シリコン基板１の表面の所定領域に
素子分離２が形成されている。ＤＲＡＭのメモリセル領
域の素子分離２によって囲まれた素子形成領域には、チ
ャネル領域を挟むように所定の間隔を隔てて、１対のソ
ース／ドレイン領域１０ｂが形成されている。チャネル
領域上には、ゲート酸化膜３を介してポリシリコン膜４
ａとＷＳｉ膜６との積層構造（ポリサイド構造）からな
るゲート電極が形成されている。このゲート電極とソー
ス／ドレイン領域１０ｂとにより、メモリセル領域の電
界効果型トランジスタが構成される。なお、このメモリ
セル領域の電界効果型トランジスタが本発明の「第２の
電界効果型トランジスタ」に相当し、ポリシリコン膜４
ａとＷＳｉ膜６とが本発明の「導電層」に相当する。

【００３１】ＷＳｉ膜６の上には、シリコン窒化膜７ａ
および７ｂが形成されている。ゲート電極とシリコン窒
化膜７ａおよび７ｂとの側壁には、シリコン窒化膜から
なるサイドウォール絶縁膜１２が形成されている。この
シリコン窒化膜７ａおよび７ｂと、シリコン窒化膜から
なるサイドウォール絶縁膜１２とが、後述するストレー
ジノード用コンタクトホールおよびビットライン用コン
タクトホールの形成時のエッチングの際に、エッチング
ストッパーとなる。なお、このシリコン窒化膜７ａおよ
び７ｂが本発明の「上部絶縁膜」に相当し、シリコン窒
化膜からなるサイドウォール絶縁膜１２が本発明の「サ
イドウォール絶縁膜」に相当する。

【００３２】その一方、ロジック回路領域における素子
分離２によって囲まれた素子形成領域には、チャネル領
域を挟むように所定の間隔を隔てて、１対のソース／ド
レイン領域１０ａが形成されている。チャネル領域上に
は、ゲート酸化膜３を介してポリシリコン膜４ａおよび
４ｂからなるゲート電極が形成されている。そのゲート
電極の側壁には、酸化膜からなるサイドウォール絶縁膜
９が形成されている。また、ゲート電極を構成するポリ
シリコン膜４ｂの上面上には、ＴｉＳｉ_２またはＣｏＳ
ｉ_２からなるシリサイド膜１１がサリサイドプロセスを
用いて形成されている。

【００３３】また、ロジック領域のソース／ドレイン領
域１０ａの表面上にも、ＴｉＳｉ_２またはＣｏＳｉ_２か
らなるシリサイド膜１１がサリサイドプロセスにより形
成されている。このように、ロジック領域のゲート電極
およびソース／ドレイン領域１０ａはサリサイド構造を
有している。このロジック領域のゲート電極とソース／
ドレイン領域１０ａとにより、ロジック領域の電界効果
型トランジスタが構成される。なお、このロジック領域
の電界効果型トランジスタが本発明の「第１の電界効果
型トランジスタ」に相当する。

【００３４】また、ロジック領域のゲート電極と、ソー
ス／ドレイン領域１０ａの配線接続部以外の領域とを覆
うように、水分を遮断するためのシリコン窒化膜７ｂが
形成されている。このロジック領域のシリコン窒化膜７
ｂが、本発明の「水分を遮断するための絶縁膜」に相当
する。

【００３５】メモリセル領域およびロジック領域の全面
を覆うように、シリコン酸化膜からなる層間絶縁膜１３
が形成されている。メモリセル領域の層間絶縁膜１３に
は、ＤＲＡＭのメモリセル領域のストレージノード用コ
ンタクトホールが自己整合的（セルフアライン）に形成
されている。そのストレージノード用コンタクトホール
を介して、ストレージノード（キャパシタ下部電極）１
４がメモリセル領域の一方のソース／ドレイン領域１０
ｂに電気的に接続されている。ストレージノード１４を
覆うようにキャパシタ用絶縁膜１５を介してセルプレー
ト（キャパシタ上部電極）１６が形成されている。

【００３６】層間絶縁膜１３およびセルプレート１６を
覆うように、シリコン酸化膜からなる層間絶縁膜１７が
形成されている。層間絶縁膜１７および１３には、メモ
リセル領域のビットライン用コンタクトホールが自己整
合的（セルフアライン）に形成されている。このビット
ライン用コンタクトホールを介して、ビットライン１８
がメモリセル領域の他方のソース／ドレイン領域１０ｂ
に接続されている。ビットライン１８および層間絶縁膜
１７を覆うように、シリコン酸化膜からなる層間絶縁膜
１９が形成されている。

【００３７】ＤＲＡＭのメモリセル領域とロジック領域
との層間絶縁膜１９上に延びるとともに、ロジック領域
のソース／ドレイン領域１０ａに接続するようにメタル
配線２０が形成されている。

【００３８】上記のように、本実施の形態による半導体
装置では、ロジック領域のゲート電極とソース／ドレイ
ン領域１０ａとをサリサイド構造を含むように構成する
ことにより、ロジック領域の電界効果型トランジスタを
低抵抗化することができ、これにより、ロジック領域の
電界効果型トランジスタの高速性能を落とさずに維持す
ることができる。

【００３９】また、メモリセル領域のゲート電極をサリ
サイド構造以外のポリシリコン膜４ａとＷＳｉ膜６とか
らなるポリサイド構造のゲート電極で構成することによ
って、メモリセル領域のゲート電極の上面上と側壁と
に、それぞれ、エッチングストッパーとなるシリコン窒
化膜７ａ，７ｂとシリコン窒化膜からなるサイドウォー
ル絶縁膜１２とを形成することが可能となる。それによ
り、メモリセル領域のソース／ドレイン領域１０ｂに達
するストレージノード用コンタクトホールとビットライ
ン用コンタクトホールとを自己整合的に形成することが
できる。その結果、メモリセル領域の集積度を向上させ
ることができる。

【００４０】したがって、本実施形態では、ロジック領
域の電界効果型トランジスタの高速性能を落とすことな
く、メモリセル領域の集積度を向上させることができ
る。このような効果は、メモリセル領域を有するＤＲＡ
Ｍとロジック回路とが混載されるロジック混載ＤＲＡＭ
にとって特に有効な効果である。

【００４１】また、本実施形態では、ロジック領域のゲ
ート電極と、ソース／ドレイン領域１０ａの配線接続部
以外の領域とを覆うようにシリコン窒化膜７ｂを形成す
ることによって、上層の層間絶縁膜１１３，１１７およ
び１１９を構成するシリコン酸化膜中の水分がロジック
領域のゲート電極およびソース／ドレイン領域１０ａに
侵入するのをそのシリコン窒化膜７ｂによって有効に遮
断することができる。その結果、ロジック領域の電界効
果型トランジスタの信頼性を向上させることができる。

【００４２】図２〜図１３は、本発明の一実施の形態に
よる半導体装置の製造プロセスを説明するための断面図
である。図１〜図１３を参照して、以下に本実施の形態
による半導体装置の製造方法について説明する。

【００４３】まず、第２図に示すように、Ｐ型シリコン
基板１に浅い溝を掘った後に、酸化膜を埋め込むことに
より、ＳＴＩ（Shallow Trench Isolation）と呼ばれる
素子分離２を形成する。これによって、Ｐ型シリコン基
板１をアクティブ領域（素子形成領域）とフィールド領
域とに分離する。

【００４４】次に、図３に示すように、Ｐ型シリコン基
板１上に、ゲート酸化膜３を約５ｎｍの厚みで形成し、
その上にＬＰＣＶＤ(Low Pressure Chemical Vapor Dep
osition)法を用いてポリシリコン膜４ａを１００ｎｍ程
度の厚みで堆積する。ポリシリコン膜４ａの表面に自然
酸化膜を形成し、その上にＬＰＣＶＤ法を用いてポリシ
リコン膜４ｂを１００ｎｍ程度の厚みで堆積する。

【００４５】次に、図４に示すように、ロジック領域を
覆うようにレジスト膜５を形成する。このレジスト膜５
をマスクとして、メモリセル領域のポリシリコン膜４ｂ
をエッチングすることにより除去する。このエッチング
の際、自然酸化膜が露出した時点で、エンドポイントモ
ニタによって、正確にエッチングをストツプさせること
ができる。この後、レジスト膜５を除去する。

【００４６】次に、図５に示すように、ＣＶＤ(Chemica
l Vapor Deposition)法を用いて、ＷＳｉ膜６を約１０
０ｎｍの膜厚で堆積する。続いて、ＣＶＤ法を用いてシ
リコン窒化膜７ａを約２０ｎｍの膜厚で堆積する。

【００４７】次に、図６に示すように、メモリセル領域
を覆うようにレジスト膜８を形成する。このレジスト膜
８をマスクとして、ロジック領域のシリコン窒化膜７ａ
とＷＳｉ膜６をエッチングすることにより除去する。そ
の後、ロジック領域のポリシリコン膜４ａおよび４ｂを
ホトリソグラフィー技術とドライエッチング技術とを用
いてパターニングすることにより、図７に示すようなポ
リシリコン膜４ａおよび４ｂからなるゲート電極を形成
する。この後、レジスト膜８を除去する。

【００４８】次に、図８に示すように、ＣＶＤ法を用い
て全面に酸化膜を約２５０ｎｍの厚みで堆積した後、こ
れを異方性ドライエッチングすることにより、ゲート電
極の側壁に酸化膜からなるサイドウォール絶縁膜９を形
成する。この後、ロジック領域のＰ型シリコン基板１の
表面に砒素をイオン注入することにより、ソース／ドレ
イン領域１０ａを形成する。この砒素のイオン注入は、
例えば、注入エネルギーが約３０ｋｅＶ、ドーズ量が２
Ｅ１５ｃｍ‐^２程度の条件下で行う。

【００４９】そして、サリサイド構造を形成するための
金属ＴｉまたはＣｏをスパッタ法により、約３０ｎｍの
厚みで堆積し、続いて、約７００℃のＲＴＡ（Rapid Th
ermal Annealing）処理を行い、ロジック領域のゲート
電極とソース／ドレイン領域１０ａにＴｉＳｉ_２または
ＣｏＳｉ_２を形成する。その後、ＮＨ_４ＯＨ＋Ｈ_２０ _２
＋Ｈ_２０の混合液で絶縁膜上の未反応のＴｉまたはＣｏ
を除去することにより、ゲート電極とソース／ドレイン
領域１０ａ上にのみシリサイド膜１１を残す。

【００５０】次に、図９に示すように、全面にシリコン
窒化膜７ｂを約２０ｎｍの厚みで堆積する。その後、ホ
トリソグラフィー技術とドライエッチング技術とを用い
て、メモリセル領域のゲート電極をパターニングする。

【００５１】次に、図１０に示すように、ＣＶＤ法によ
り全面にシリコン窒化膜を約２５０ｎｍの厚みで堆積さ
せた後、これを異方性ドライエッチングすることによ
り、メモリセル領域のゲート電極の側壁にシリコン窒化
膜からなるサイドウォ一ル絶縁膜１２を形成する。この
後、メモリセル領域のＰ型シリコン基板１の表面にリン
をイオン注入することによって、ソース／ドレイン領域
１０ｂを形成する。このリンのイオン注入は、注入エネ
ルギーが約２０ｋｅＶ、ドーズ量が５Ｅ１５ｃｍ‐^２程
度の条件下で行う。

【００５２】次に、図１１に示すように、シリコン酸化
膜からなる層間絶縁膜１３を堆積した後、メモリセル領
域に、ホトリソグラフィー技術とドライエッチング技術
とを用いてストレージノード用コンタクトホールを形成
する。ここで、ストレージノード用コンタクトホールを
形成するためのエッチングの際には、シリコン窒化膜７
ａおよび７ｂと、シリコン窒化膜からなるサイドウォ一
ル絶縁膜１２とがエッチングストッパーになるので、ス
トレージノード用コンタクトホールを自己整合的（セル
フアライン）に容易に形成することができる。

【００５３】この後、ストレージノード用ポリシリコン
膜をＬＰＣＶＤ法により、約３００ｎｍの厚みで堆積す
る。その後、ホトリソグラフィー技術とドライエッチン
グ技術とを用いて、ストレージノード１４を所望の形状
にパターンニングした後、キャパシタ用絶縁膜１５を堆
積する。このキャパシタ用絶縁膜１５としては、例え
ば、シリコン窒化膜を、酸化膜に換算して約５ｎｍの厚
みで堆積する。そして、セルプレート用ポリシリコン膜
を約１５０ｎｍの厚みで堆積し、ホトリソグラフィー技
術とドライエッチング技術とを用いて、所望の形状にパ
ターンニングすることにより、セルプレート１６を形成
する。

【００５４】次に、図１２に示すように、シリコン酸化
膜からなる層間絶縁膜１７を堆積した後、ホトリソグラ
フィー技術とドライエッチング技術とを用いて、メモリ
セル領域に、ビットライン用コンタクトホールを形成す
る。ここで、ビットライン用コンタクトホールを形成す
るためのエッチングの際には、上記したストレージノー
ド用コンタクトホールの場合と同様、シリコン窒化膜７
ａおよび７ｂと、シリコン窒化膜からなるサイドウォ一
ル絶縁膜１２とがエッチングストッパーになるので、ビ
ットライン用コンタクトホールを容易に自己整合的（セ
ルフアライン）に形成することができる。その後、ビッ
トライン用材料を堆積後、ビットライン１８を形成す
る。ビットライン用材料としては、例えば、ポリシリコ
ン膜（約１００ｎｍ）とＷＳｉ膜（約２５０ｎｍ）との
積層構造をしたものを用いる。

【００５５】次に、図１３に示すように、シリコン酸化
膜からなる層間絶縁膜１９を堆積後、ホトリソグラフィ
ー技術とドライエッチング技術とを用いて、ロジック回
路領域にメタル配線用のコンタクトホール３０を形成す
る。

【００５６】最後に、図１に示したように、メタル配線
材料を堆積した後、ホトリソグラフィー技術とドライエ
ッチング技術とを用いて、メタル配線２０を所望の形状
にパターンニングする。このようにして、本実施の形態
による半導体装置が完成される。

【００５７】なお、今回開示された実施の形態は、すべ
ての点で例示であって制限的なものではないと考えられ
るべきである。本発明の範囲は、上記した実施の形態の
説明ではなく特許請求の範囲によって示され、さらに特
許請求の範囲と均等の意味および範囲内でのすべての変
更が含まれる。

【００５８】（１）たとえば、上記実施の形態では、シ
リコン酸化膜からなる層間絶縁膜にストレージノード用
コンタクトホールおよびビットライン用コンタクトホー
ルを自己整合的に形成する際のエッチングストッパー膜
として、シリコン窒化膜７ａ、７ｂと、シリコン窒化膜
からなるサイドウォール絶縁膜１２を用いたが、本発明
はこれに限らず、層間絶縁膜を構成する材料（シリコン
酸化膜）との選択比がある程度以上ある材料であれば、
シリコン窒化膜以外の材料を用いても良い。

【００５９】（２）また、上記実施の形態では、メモリ
セル領域のゲート電極を、ポリシリコン膜４ａとＷＳｉ
膜６との積層構造（ポリサイド構造）としたが、本発明
はこれに限らず、サリサイドプロセスを用いないで形成
したゲート電極であれば、他の構造のゲート電極であっ
ても良い。たとえば、ポリシリコン膜と、ＭｏＳｉ_２ま
たはＴｉＳｉ_２などの他のシリサイド膜との積層構造か
らなるポリサイド構造であってもよく、また、ポリシリ
コン膜のみからなるゲート電極やポリシリコン膜と高融
点金属膜との積層構造からなるゲート電極であっても同
様の効果を得ることができる。

【００６０】（３）また、上記実施の形態では、ロジッ
ク領域のゲート電極と、ソース／ドレイン領域１０ａの
配線接続部以外の領域とを覆うように水分を遮断するた
めのシリコン窒化膜７ｂを形成したが、本発明はこれに
限らず、水分を遮断することが可能な絶縁膜であれば、
シリコン窒化膜以外の材料からなる絶縁膜であってもよ
い。

【００６１】（４）また、上記実施の形態では、Ｐ型シ
リコン基板１上に形成された電界効果型トランジスタに
ついての適用例を示したが、本発明はこれに限らず、絶
縁基板上に形成される薄膜トランジスタ（ＴＦＴ）など
に適用しても同様の効果を得ることができる。

【００６２】

【発明の効果】以上のように、本発明によれば、第１の
電界効果型トランジスタの高速性能を落とすことなく、
第２の電界効果型トランジスタが形成される領域の集積
度を向上させることができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態による半導体装置を示し
た断面図である。

【図２】図１に示した一実施の形態による半導体装置の
製造プロセスを説明するための断面図である。

【図３】図１に示した一実施の形態による半導体装置の
製造プロセスを説明するための断面図である。

【図４】図１に示した一実施の形態による半導体装置の
製造プロセスを説明するための断面図である。

【図５】図１に示した一実施の形態による半導体装置の
製造プロセスを説明するための断面図である。

【図６】図１に示した一実施の形態による半導体装置の
製造プロセスを説明するための断面図である。

【図７】図１に示した一実施の形態による半導体装置の
製造プロセスを説明するための断面図である。

【図８】図１に示した一実施の形態による半導体装置の
製造プロセスを説明するための断面図である。

【図９】図１に示した一実施の形態による半導体装置の
製造プロセスを説明するための断面図である。

【図１０】図１に示した一実施の形態による半導体装置
の製造プロセスを説明するための断面図である。

【図１１】図１に示した一実施の形態による半導体装置
の製造プロセスを説明するための断面図である。

【図１２】図１に示した一実施の形態による半導体装置
の製造プロセスを説明するための断面図である。

【図１３】図１に示した一実施の形態による半導体装置
の製造プロセスを説明するための断面図である。

【図１４】従来のロジック領域のトランジスタとＤＲＡ
Ｍのメモリセル領域のトランジスタとをサリサイドプロ
セスで形成した場合の構造を示した断面図である。

【図１５】従来のストレージノード用コンタクトホール
とビットライン用コンタクトホールとをセルフアライン
で形成した場合の構造を示した断面図である。

【符号の説明】

１ Ｐ型シリコン基板 ４ａ，４ｂ ポリシリコン膜 ６ ＷＳｉ膜 ７ａ，７ｂ シリコン窒化膜 １０ａ，１０ｂ ソース／ドレイン領域 １１ シリサイド膜（サリサイド構造） １２ サイドウォール絶縁膜（シリコン窒化膜）

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB20 BB25 BB28 CC01 DD02 DD08 DD43 DD84 EE03 EE06 EE12 EE17 FF14 GG09 GG14 HH14 5F048 AA01 AA07 AB01 AB03 AC10 BA01 BA16 BB00 BB05 BB08 BB10 BC18 BF06 BF11 BG12 DA25 DA27 5F083 AD14 AD31 GA09 JA32 JA35 JA53 MA03 MA17 PR06 PR29 PR44 PR54 ZA05 ZA12

Claims (4)

【特許請求の範囲】
1. 【請求項１】 主表面を有する半導体層と、 前記半導体層の主表面に形成され、第１のソース／ドレ
   イン領域と第１のゲート電極とを有する第１の電界効果
   型トランジスタと、 前記半導体層の主表面に形成され、第２のソース／ドレ
   イン領域と第２のゲート電極とを有する第２の電界効果
   型トランジスタとを備え、 前記第１の電界効果型トランジスタの前記第１のソース
   ／ドレイン領域と前記第１のゲート電極とは、サリサイ
   ド構造を含み、 前記第２の電界効果型トランジスタの前記第２のソース
   ／ドレイン領域と前記第２のゲート電極とは、前記サリ
   サイド構造以外の構造を含む、半導体装置。
2. 【請求項２】 前記第１のゲート電極を有する第１の電
   界効果型トランジスタは、ロジック回路領域に形成され
   ており、 前記第２のゲート電極を有する第２の電界効果型トラン
   ジスタは、メモリセル領域に形成されている、請求項１
   に記載の半導体装置。
3. 【請求項３】 前記第２のゲート電極の上に形成され、
   エッチングストッパーとなる上部絶縁膜と、 前記第２のゲート電極および前記上部絶縁膜の側壁に形
   成され、エッチングストッパーとなるサイドウォール絶
   縁膜とをさらに備える、請求項１または２に記載の半導
   体装置。
4. 【請求項４】 前記サリサイド構造を有する前記第１の
   ゲート電極と、前記サリサイド構造を有する前記第１の
   ソース／ドレイン領域の配線接続部以外の領域とを覆う
   ように形成された、水分を遮断するための絶縁膜をさら
   に備える、請求項１〜３のいずれかに記載の半導体装
   置。