JP2003017439A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 一の領域に属するサリサイド層に含まれる金
属の他の領域への拡散を阻止することが可能な半導体装
置の製造方法を提供する。 【解決手段】 第２の窒化シリコン膜１０９の成膜中
に，サリサイド層１０８に含まれるコバルトがこの第２
の窒化シリコン膜１０９に混入する可能性があるもの
の，続く工程において，第２の窒化シリコン膜１０９は
メモリセルアレイ領域からエッチング除去される。した
がって，メモリセルアレイ領域にはコバルトを含む第２
の窒化シリコン膜１０９は存在しないことになる。次の
工程では第３の窒化シリコン膜１１１の成膜が行われる
が，このときサリサイド層１０８は，第２の窒化シリコ
ン膜１０９によって完全に覆われているため，第３の窒
化シリコン膜１１１にコバルトが混入することはない。
メモリセルアレイ領域は，コバルトを含まない第３の窒
化シリコン膜１１１によって覆われる。
属の他の領域への拡散を阻止することが可能な半導体装
置の製造方法を提供する。 【解決手段】 第２の窒化シリコン膜１０９の成膜中
に，サリサイド層１０８に含まれるコバルトがこの第２
の窒化シリコン膜１０９に混入する可能性があるもの
の，続く工程において，第２の窒化シリコン膜１０９は
メモリセルアレイ領域からエッチング除去される。した
がって，メモリセルアレイ領域にはコバルトを含む第２
の窒化シリコン膜１０９は存在しないことになる。次の
工程では第３の窒化シリコン膜１１１の成膜が行われる
が，このときサリサイド層１０８は，第２の窒化シリコ
ン膜１０９によって完全に覆われているため，第３の窒
化シリコン膜１１１にコバルトが混入することはない。
メモリセルアレイ領域は，コバルトを含まない第３の窒
化シリコン膜１１１によって覆われる。
Description
【０００１】
【発明の属する技術分野】本発明は，半導体装置の製造
方法にかかり，例えばＤＲＡＭ(Dynamic RandomAccess
Memory)とロジック回路を混載する半導体装置の製造方
法に関するものである。
方法にかかり，例えばＤＲＡＭ(Dynamic RandomAccess
Memory)とロジック回路を混載する半導体装置の製造方
法に関するものである。
【０００２】
【従来の技術】ＤＲＡＭとロジック回路を混載する半導
体装置の従来の製造方法を図１１〜図１４を用いて説明
する。
体装置の従来の製造方法を図１１〜図１４を用いて説明
する。
【０００３】まず，シリコン基板３０１に対してＮウェ
ル３２１，Ｐウェル３２２，Ｎウェル３２３を形成し，
さらに，Ｎウェル３２３の内側にセルＰウェル３２４を
形成する。なお，Ｎウェル３２１およびＰウェル３２２
が形成されるサイドは最終的にロジック回路領域とな
り，Ｎウェル３２３が形成されるサイドは最終的にメモ
リセルアレイ領域となる。
ル３２１，Ｐウェル３２２，Ｎウェル３２３を形成し，
さらに，Ｎウェル３２３の内側にセルＰウェル３２４を
形成する。なお，Ｎウェル３２１およびＰウェル３２２
が形成されるサイドは最終的にロジック回路領域とな
り，Ｎウェル３２３が形成されるサイドは最終的にメモ
リセルアレイ領域となる。
【０００４】次に，複数の素子分離領域３０２，複数の
トランスファゲート３０４，および不純物拡散層３３０
を形成する。各トランスファゲート３０４は，上部にオ
フセット窒化シリコン膜（第１の窒化シリコン膜）３０
３を備え，側部にサイドウォール３０５を備えている
（図１１）。
トランスファゲート３０４，および不純物拡散層３３０
を形成する。各トランスファゲート３０４は，上部にオ
フセット窒化シリコン膜（第１の窒化シリコン膜）３０
３を備え，側部にサイドウォール３０５を備えている
（図１１）。
【０００５】全面に第１の酸化シリコン膜３０６を形成
する。
する。
【０００６】保護膜（レジスト膜）３０７を成膜した
後，この保護膜３０７を一般的なフォトリソグラフィ法
を用いてパターニングする。パターニングされた保護膜
３０７によってサリサイド化しない不純物拡散層３３０
が覆われる。
後，この保護膜３０７を一般的なフォトリソグラフィ法
を用いてパターニングする。パターニングされた保護膜
３０７によってサリサイド化しない不純物拡散層３３０
が覆われる。
【０００７】保護膜３０７をマスクとして用いて，第１
の酸化シリコン膜３０６をエッチングする（図１２）。
ここではエッチング液としてフッ化水素水溶液が用いら
れる。
の酸化シリコン膜３０６をエッチングする（図１２）。
ここではエッチング液としてフッ化水素水溶液が用いら
れる。
【０００８】保護膜３０７を灰化除去する。前工程にお
いて第１の酸化シリコン膜３０６が取り除かれた範囲
（ロジック回路領域）に属する不純物拡散層３３０をサ
リサイド化する。これによって，サリサイド層３０８が
形成される（図１３）。なお，サリサイドとは，シリコ
ンを，チタンやコバルトなどの金属を用いて合金化させ
ることであり，不純物拡散層の抵抗値を下げる効果が得
られる。
いて第１の酸化シリコン膜３０６が取り除かれた範囲
（ロジック回路領域）に属する不純物拡散層３３０をサ
リサイド化する。これによって，サリサイド層３０８が
形成される（図１３）。なお，サリサイドとは，シリコ
ンを，チタンやコバルトなどの金属を用いて合金化させ
ることであり，不純物拡散層の抵抗値を下げる効果が得
られる。
【０００９】全面に第２の窒化シリコン膜３０９を成膜
し，その上に第２の酸化シリコン膜３１０を成膜する。
その後，化学的機械研磨法（ＣＭＰ法）を用いて第２の
酸化シリコン膜３１０の表面を平坦化する（図１４）。
し，その上に第２の酸化シリコン膜３１０を成膜する。
その後，化学的機械研磨法（ＣＭＰ法）を用いて第２の
酸化シリコン膜３１０の表面を平坦化する（図１４）。
【００１０】次に，第１の窒化シリコン膜３０３，サイ
ドウォール（窒化シリコン膜）３０５，および第２の窒
化シリコン膜３０９をストッパとして利用して，トラン
スファゲート３０４および素子分離領域３０２に対して
自己整合的にコンタクトホールを形成する（図示せ
ず）。以降，複数の工程を経てＤＲＡＭとロジック回路
を混載する半導体装置が完成する。
ドウォール（窒化シリコン膜）３０５，および第２の窒
化シリコン膜３０９をストッパとして利用して，トラン
スファゲート３０４および素子分離領域３０２に対して
自己整合的にコンタクトホールを形成する（図示せ
ず）。以降，複数の工程を経てＤＲＡＭとロジック回路
を混載する半導体装置が完成する。
【００１１】ところで，第２の窒化シリコン膜３０９の
成膜には，熱化学気相析出法が採用されている。この方
法によれば，狭いトランスファゲート３０４の間にも第
２の窒化シリコン膜３０９を被膜性よく堆積させること
が可能となる。
成膜には，熱化学気相析出法が採用されている。この方
法によれば，狭いトランスファゲート３０４の間にも第
２の窒化シリコン膜３０９を被膜性よく堆積させること
が可能となる。
【００１２】
【発明が解決しようとする課題】しかしながら，不純物
拡散層３３０を，コバルトを用いてサリサイド化した場
合，その後形成される第２の窒化シリコン膜３０９の膜
中にコバルトが混入することが確認されている。ここ
で，第２の窒化シリコン膜３０９に対するコバルトの混
入メカニズムについて説明する。
拡散層３３０を，コバルトを用いてサリサイド化した場
合，その後形成される第２の窒化シリコン膜３０９の膜
中にコバルトが混入することが確認されている。ここ
で，第２の窒化シリコン膜３０９に対するコバルトの混
入メカニズムについて説明する。
【００１３】第２の窒化シリコン膜３０９を成膜する
際，熱励起によってその原料ガス（SiH2Cl2,Si2Cl6等）
から塩素が解離する。
際，熱励起によってその原料ガス（SiH2Cl2,Si2Cl6等）
から塩素が解離する。
【００１４】原料ガスから解離した塩素がサリサイド層
３０８中のコバルトと反応することによって，サリサイ
ド層３０８からコバルトが塩化物として揮発する。この
揮発したコバルト塩化物は，成膜中の第２の窒化シリコ
ン膜３０９の中に取り込まれる。この結果，第２の窒化
シリコン膜３０９中には，密度換算で１×１０１１ｃｍ
−３オーダーのコバルトが存在することになる。
３０８中のコバルトと反応することによって，サリサイ
ド層３０８からコバルトが塩化物として揮発する。この
揮発したコバルト塩化物は，成膜中の第２の窒化シリコ
ン膜３０９の中に取り込まれる。この結果，第２の窒化
シリコン膜３０９中には，密度換算で１×１０１１ｃｍ
−３オーダーのコバルトが存在することになる。
【００１５】第２の窒化シリコン膜３０９は，半導体装
置の全面に堆積するものであり，汚染に対して敏感なメ
モリセルアレイ領域も例外ではない。上述のように，第
２の窒化シリコン膜３０９にコバルトが混入している場
合，メモリセルアレイ領域において，コンタクトホール
の形成処理や不純物拡散のための熱処理が行われると，
コバルトがメモリセルアレイ領域の不純物拡散層３３０
にまで熱拡散するおそれがある。コバルトの不純物拡散
層３３０への侵入は，例えばポーズリフレッシュ時間の
劣化といったメモリの性能上致命的な問題を引き起こす
ことになる。
置の全面に堆積するものであり，汚染に対して敏感なメ
モリセルアレイ領域も例外ではない。上述のように，第
２の窒化シリコン膜３０９にコバルトが混入している場
合，メモリセルアレイ領域において，コンタクトホール
の形成処理や不純物拡散のための熱処理が行われると，
コバルトがメモリセルアレイ領域の不純物拡散層３３０
にまで熱拡散するおそれがある。コバルトの不純物拡散
層３３０への侵入は，例えばポーズリフレッシュ時間の
劣化といったメモリの性能上致命的な問題を引き起こす
ことになる。
【００１６】本発明は，上記のような問題点に鑑みてな
されたものであり，その目的は，一の領域に属するサリ
サイド層に含まれる金属の他の領域への拡散を阻止する
ことが可能な半導体装置の製造方法を提供することにあ
る。
されたものであり，その目的は，一の領域に属するサリ
サイド層に含まれる金属の他の領域への拡散を阻止する
ことが可能な半導体装置の製造方法を提供することにあ
る。
【００１７】
【課題を解決するための手段】上記課題を解決するため
に，本発明の第１の観点によれば，第１の領域に第１の
不純物拡散層を形成し，第２の領域に第２の不純物拡散
層を形成する第１の工程と，第２の不純物拡散層をサリ
サイド化する第２の工程と，第１の領域および第２の領
域を覆う第１の機能膜を形成する第３の工程と，第１の
機能膜について，第１の領域を覆う部分を除去する第４
の工程と，第１の領域および第２の領域を覆う第２の機
能膜を形成する第５の工程とを含むことを特徴とする半
導体装置の製造方法が提供される（請求項１）。この方
法によれば，サリサイド化された第２の不純物拡散層に
含まれる金属が，第３の工程において形成される第１の
機能膜に含まれることとなった場合であっても，この第
１の機能膜のうち第１の領域を覆う部分は第４の工程に
おいて除去される。したがって，後の工程において例え
ば熱処理が施されても，その金属が第１の領域において
拡散することはない。
に，本発明の第１の観点によれば，第１の領域に第１の
不純物拡散層を形成し，第２の領域に第２の不純物拡散
層を形成する第１の工程と，第２の不純物拡散層をサリ
サイド化する第２の工程と，第１の領域および第２の領
域を覆う第１の機能膜を形成する第３の工程と，第１の
機能膜について，第１の領域を覆う部分を除去する第４
の工程と，第１の領域および第２の領域を覆う第２の機
能膜を形成する第５の工程とを含むことを特徴とする半
導体装置の製造方法が提供される（請求項１）。この方
法によれば，サリサイド化された第２の不純物拡散層に
含まれる金属が，第３の工程において形成される第１の
機能膜に含まれることとなった場合であっても，この第
１の機能膜のうち第１の領域を覆う部分は第４の工程に
おいて除去される。したがって，後の工程において例え
ば熱処理が施されても，その金属が第１の領域において
拡散することはない。
【００１８】第２の工程において第１の領域を第１の保
護膜で覆うことによって，第１の不純物拡散層をサリサ
イド化の対象から除外し，第２の不純物拡散層を選択的
にサリサイド化することが可能となる。また，第４の工
程において第２の領域を覆う第２の保護膜をマスクとし
て用いることによって，第１の機能膜の一部を第２の領
域に残しつつ，第１の領域から正確に除去することが可
能となる（請求項２）。
護膜で覆うことによって，第１の不純物拡散層をサリサ
イド化の対象から除外し，第２の不純物拡散層を選択的
にサリサイド化することが可能となる。また，第４の工
程において第２の領域を覆う第２の保護膜をマスクとし
て用いることによって，第１の機能膜の一部を第２の領
域に残しつつ，第１の領域から正確に除去することが可
能となる（請求項２）。
【００１９】本発明の第２の観点によれば，第１の領域
に第１の不純物拡散層を形成し，第２の領域に第２の不
純物拡散層を形成する第１の工程と，第１の領域および
第２の領域に第１の機能膜を形成する第２の工程と，第
２の領域において，第２の不純物拡散層の表面の少なく
とも一部が露出するように第１の機能膜を除去する第３
の工程と，第２の不純物拡散層をサリサイド化する第４
の工程と，第１の領域および第２の領域を覆う第２の機
能膜を形成する第５の工程と，第２の機能膜について，
第１の領域を覆う部分を除去する第６の工程とを含むこ
とを特徴とする半導体装置の製造方法が提供される（請
求項４）。この方法によれば，サリサイド化された第２
の不純物拡散層に含まれる金属が，第５の工程において
形成される第２の機能膜に含まれることとなった場合で
あっても，この第２の機能膜のうち第１の領域を覆う部
分は第６の工程において除去される。したがって，後の
工程において例えば熱処理が施されても，その金属が第
１の領域において拡散することはない。
に第１の不純物拡散層を形成し，第２の領域に第２の不
純物拡散層を形成する第１の工程と，第１の領域および
第２の領域に第１の機能膜を形成する第２の工程と，第
２の領域において，第２の不純物拡散層の表面の少なく
とも一部が露出するように第１の機能膜を除去する第３
の工程と，第２の不純物拡散層をサリサイド化する第４
の工程と，第１の領域および第２の領域を覆う第２の機
能膜を形成する第５の工程と，第２の機能膜について，
第１の領域を覆う部分を除去する第６の工程とを含むこ
とを特徴とする半導体装置の製造方法が提供される（請
求項４）。この方法によれば，サリサイド化された第２
の不純物拡散層に含まれる金属が，第５の工程において
形成される第２の機能膜に含まれることとなった場合で
あっても，この第２の機能膜のうち第１の領域を覆う部
分は第６の工程において除去される。したがって，後の
工程において例えば熱処理が施されても，その金属が第
１の領域において拡散することはない。
【００２０】第４の工程において第１の領域を第１の保
護膜で覆うことによって，第１の不純物拡散層をサリサ
イド化の対象から除外し，第２の不純物拡散層を選択的
にサリサイド化することが可能となる。また，第６の工
程において第２の領域を覆う第２の保護膜をマスクとし
て用いることによって，第２の機能膜の一部を第２の領
域に残しつつ，第１の領域から正確に除去することが可
能となる（請求項５）。
護膜で覆うことによって，第１の不純物拡散層をサリサ
イド化の対象から除外し，第２の不純物拡散層を選択的
にサリサイド化することが可能となる。また，第６の工
程において第２の領域を覆う第２の保護膜をマスクとし
て用いることによって，第２の機能膜の一部を第２の領
域に残しつつ，第１の領域から正確に除去することが可
能となる（請求項５）。
【００２１】第６の工程において第２の機能膜を第１の
領域から除去する際，一緒に第１の機能膜の表面部をも
除去してしまう場合等には，第６の工程の後，第１の機
能膜について第１の領域を覆う部分を除去する第７の工
程と，第１の領域および第２の領域を覆う第３の機能膜
を形成する第８の工程とを加えることが好ましい（請求
項６）。この方法によれば，第１の領域において，第１
の機能膜の代わりとして，膜厚の調整され，成膜状態の
良好な第３の機能膜が形成されることになる。
領域から除去する際，一緒に第１の機能膜の表面部をも
除去してしまう場合等には，第６の工程の後，第１の機
能膜について第１の領域を覆う部分を除去する第７の工
程と，第１の領域および第２の領域を覆う第３の機能膜
を形成する第８の工程とを加えることが好ましい（請求
項６）。この方法によれば，第１の領域において，第１
の機能膜の代わりとして，膜厚の調整され，成膜状態の
良好な第３の機能膜が形成されることになる。
【００２２】第４の工程において第１の領域を第１の保
護膜で覆うことによって，第１の不純物拡散層をサリサ
イド化の対象から除外し，第２の不純物拡散層を選択的
にサリサイド化することが可能となる。また，第６の工
程において第２の領域を覆う第２の保護膜をマスクとし
て用いることによって，第２の機能膜の一部を第２の領
域に残しつつ，第１の領域から正確に除去することが可
能となる。同様に，第７の工程において第２の領域を覆
う第２の保護膜をマスクとして用いることによって，第
１の機能膜の一部を第２の領域に残しつつ，第１の領域
から正確に除去することが可能となる（請求項７）。
護膜で覆うことによって，第１の不純物拡散層をサリサ
イド化の対象から除外し，第２の不純物拡散層を選択的
にサリサイド化することが可能となる。また，第６の工
程において第２の領域を覆う第２の保護膜をマスクとし
て用いることによって，第２の機能膜の一部を第２の領
域に残しつつ，第１の領域から正確に除去することが可
能となる。同様に，第７の工程において第２の領域を覆
う第２の保護膜をマスクとして用いることによって，第
１の機能膜の一部を第２の領域に残しつつ，第１の領域
から正確に除去することが可能となる（請求項７）。
【００２３】第１の保護膜と第２の保護膜は，相互に反
転の関係となるようなパターン形状を有することが好ま
しい（請求項３，８）。第１の保護膜と第２の保護膜を
パターニングするためにフォトリソグラフィ法を用いる
のであれば，それぞれのパターニングに用いるフォトマ
スクの設計が容易となる。また，第１の保護膜と第２の
保護膜がレジスト膜である場合には，それぞれについて
ポジティブ型とネガティブ型を採用することによって，
フォトマスクを共通化することも可能となる。
転の関係となるようなパターン形状を有することが好ま
しい（請求項３，８）。第１の保護膜と第２の保護膜を
パターニングするためにフォトリソグラフィ法を用いる
のであれば，それぞれのパターニングに用いるフォトマ
スクの設計が容易となる。また，第１の保護膜と第２の
保護膜がレジスト膜である場合には，それぞれについて
ポジティブ型とネガティブ型を採用することによって，
フォトマスクを共通化することも可能となる。
【００２４】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかる半導体装置の製造方法の好適な実施の形
態について詳細に説明する。なお，以下の説明および添
付された図面において，略同一の機能および構成を有す
る構成要素については，同一符号を付することによって
重複説明を省略する。
本発明にかかる半導体装置の製造方法の好適な実施の形
態について詳細に説明する。なお，以下の説明および添
付された図面において，略同一の機能および構成を有す
る構成要素については，同一符号を付することによって
重複説明を省略する。
【００２５】［第１の実施の形態］本発明の第１の実施
の形態にかかる半導体装置の製造方法について，図１〜
図５を用いて説明する。
の形態にかかる半導体装置の製造方法について，図１〜
図５を用いて説明する。
【００２６】［工程１−１］シリコン基板１０１に対し
てＮウェル１２１，Ｐウェル１２２，Ｎウェル１２３を
形成し，さらにＮウェル１２３の内側にセルＰウェル１
２４を形成する。なお，Ｎウェル１２１およびＰウェル
１２２が形成されるサイドは最終的にロジック回路領域
（第２の領域）となり，Ｎウェル１２３が形成されるサ
イドは最終的にメモリセルアレイ領域（第１の領域）と
なる。
てＮウェル１２１，Ｐウェル１２２，Ｎウェル１２３を
形成し，さらにＮウェル１２３の内側にセルＰウェル１
２４を形成する。なお，Ｎウェル１２１およびＰウェル
１２２が形成されるサイドは最終的にロジック回路領域
（第２の領域）となり，Ｎウェル１２３が形成されるサ
イドは最終的にメモリセルアレイ領域（第１の領域）と
なる。
【００２７】［工程１−２］複数の素子分離領域１０
２，複数のトランスファゲート１０４，および不純物拡
散層１３０を形成する。各トランスファゲート１０４
は，上部にオフセット窒化シリコン膜（第１の窒化シリ
コン膜）１０３を備え，側部にサイドウォール１０５を
備えている（図１）。
２，複数のトランスファゲート１０４，および不純物拡
散層１３０を形成する。各トランスファゲート１０４
は，上部にオフセット窒化シリコン膜（第１の窒化シリ
コン膜）１０３を備え，側部にサイドウォール１０５を
備えている（図１）。
【００２８】［工程１−３］全面に第１の酸化シリコン
膜１０６を形成する。
膜１０６を形成する。
【００２９】［工程１−４］第１の保護膜（レジスト
膜）１０７を成膜した後，この第１の保護膜１０７を一
般的なフォトリソグラフィ法を用いてパターニングす
る。パターニングされた第１の保護膜１０７によってサ
リサイド化しない領域（メモリセルアレイ領域）に属す
る不純物拡散層（第１の不純物拡散層）１３０が覆われ
る。
膜）１０７を成膜した後，この第１の保護膜１０７を一
般的なフォトリソグラフィ法を用いてパターニングす
る。パターニングされた第１の保護膜１０７によってサ
リサイド化しない領域（メモリセルアレイ領域）に属す
る不純物拡散層（第１の不純物拡散層）１３０が覆われ
る。
【００３０】［工程１−５］第１の保護膜１０７をマス
クとして用いて，第１の酸化シリコン膜１０６をエッチ
ングする（図２）。ここではエッチング液としてフッ化
水素水溶液が用いられる。
クとして用いて，第１の酸化シリコン膜１０６をエッチ
ングする（図２）。ここではエッチング液としてフッ化
水素水溶液が用いられる。
【００３１】［工程１−６］第１の保護膜１０７を灰化
除去する。前工程において第１の酸化シリコン膜１０６
が取り除かれた範囲（ロジック回路領域）に属する不純
物拡散層（第２の不純物拡散層）１３０をサリサイド化
する。これによって，サリサイド層１０８が形成される
（図３）。
除去する。前工程において第１の酸化シリコン膜１０６
が取り除かれた範囲（ロジック回路領域）に属する不純
物拡散層（第２の不純物拡散層）１３０をサリサイド化
する。これによって，サリサイド層１０８が形成される
（図３）。
【００３２】［工程１−７］全面に第２の窒化シリコン
膜（第１の機能膜）１０９を成膜し，その上に第２の保
護膜（レジスト膜）１１０を成膜する。そして，この第
２の保護膜１１０を一般的なフォトリソグラフィ法を用
いてパターニングする。パターニングされた第２の保護
膜１１０によってロジック回路領域に属するサリサイド
化された不純物拡散層１３０が覆われる。
膜（第１の機能膜）１０９を成膜し，その上に第２の保
護膜（レジスト膜）１１０を成膜する。そして，この第
２の保護膜１１０を一般的なフォトリソグラフィ法を用
いてパターニングする。パターニングされた第２の保護
膜１１０によってロジック回路領域に属するサリサイド
化された不純物拡散層１３０が覆われる。
【００３３】［工程１−８］第２の保護膜１１０をマス
クとして用いて，かつ，第１の酸化シリコン膜１０６を
ストッパとして用いて，第２の窒化シリコン膜１０９を
等方性エッチングによって除去する（図４）。
クとして用いて，かつ，第１の酸化シリコン膜１０６を
ストッパとして用いて，第２の窒化シリコン膜１０９を
等方性エッチングによって除去する（図４）。
【００３４】［工程１−９］第２の保護膜１１０を灰化
除去した後，全面に第３の窒化シリコン膜（第２の機能
膜）１１１を成膜する。その上に第２の酸化シリコン膜
１１２を成膜する。その後，化学的機械研磨法（ＣＭＰ
法）を用いて第２の酸化シリコン膜１１２の表面を平坦
化する（図５）。
除去した後，全面に第３の窒化シリコン膜（第２の機能
膜）１１１を成膜する。その上に第２の酸化シリコン膜
１１２を成膜する。その後，化学的機械研磨法（ＣＭＰ
法）を用いて第２の酸化シリコン膜１１２の表面を平坦
化する（図５）。
【００３５】［工程１−１０］第１の窒化シリコン膜１
０３，サイドウォール（窒化シリコン膜）１０５，第２
の窒化シリコン膜１０９，および第３の窒化シリコン膜
１１１をストッパとして利用して，トランスファゲート
１０４および素子分離領域１０２に対して自己整合的に
コンタクトホールを形成する（図示せず）。以降，複数
の工程を経てＤＲＡＭとロジック回路を混載する半導体
装置が完成する。
０３，サイドウォール（窒化シリコン膜）１０５，第２
の窒化シリコン膜１０９，および第３の窒化シリコン膜
１１１をストッパとして利用して，トランスファゲート
１０４および素子分離領域１０２に対して自己整合的に
コンタクトホールを形成する（図示せず）。以降，複数
の工程を経てＤＲＡＭとロジック回路を混載する半導体
装置が完成する。
【００３６】以上のように，第１の実施の形態にかかる
半導体装置の製造方法によれば，工程１−７における第
２の窒化シリコン膜１０９の成膜中に，サリサイド層１
０８に含まれるコバルトがこの第２の窒化シリコン膜１
０９に混入する可能性があるものの，続く工程１−８に
おいて，第２の窒化シリコン膜１０９はメモリセルアレ
イ領域からエッチング除去される。したがって，メモリ
セルアレイ領域にはコバルトを含む第２の窒化シリコン
膜１０９は存在しないことになる。
半導体装置の製造方法によれば，工程１−７における第
２の窒化シリコン膜１０９の成膜中に，サリサイド層１
０８に含まれるコバルトがこの第２の窒化シリコン膜１
０９に混入する可能性があるものの，続く工程１−８に
おいて，第２の窒化シリコン膜１０９はメモリセルアレ
イ領域からエッチング除去される。したがって，メモリ
セルアレイ領域にはコバルトを含む第２の窒化シリコン
膜１０９は存在しないことになる。
【００３７】サリサイド層１０８に含まれるコバルト
は，第２の窒化シリコン膜１０９の成膜開始直後に最も
多く第２の窒化シリコン膜１０９に混入し，第２の窒化
シリコン膜１０９の成長が進むにつれてコバルトの混入
量は減少する。そして，第２の窒化シリコン膜１０９の
上面付近，すなわちシリコン基板１０１から最も離れた
領域にはコバルトは存在しないか，あるいは存在しても
その量は無視できる程度のものとなる。これは，第２の
窒化シリコン膜１０９の原料ガスとサリサイド膜１０８
との間を，成長する第２の窒化シリコン膜１０９が遮蔽
し，原料ガスに含まれる塩素とサリサイド膜１０８に含
まれるコバルトとの反応が進まなくなるためである。
は，第２の窒化シリコン膜１０９の成膜開始直後に最も
多く第２の窒化シリコン膜１０９に混入し，第２の窒化
シリコン膜１０９の成長が進むにつれてコバルトの混入
量は減少する。そして，第２の窒化シリコン膜１０９の
上面付近，すなわちシリコン基板１０１から最も離れた
領域にはコバルトは存在しないか，あるいは存在しても
その量は無視できる程度のものとなる。これは，第２の
窒化シリコン膜１０９の原料ガスとサリサイド膜１０８
との間を，成長する第２の窒化シリコン膜１０９が遮蔽
し，原料ガスに含まれる塩素とサリサイド膜１０８に含
まれるコバルトとの反応が進まなくなるためである。
【００３８】工程１−９において，第３の窒化シリコン
膜１１１の成膜が行われるが，このときサリサイド層１
０８は，第２の窒化シリコン膜１０９によって完全に覆
われているため，第３の窒化シリコン膜１１１にコバル
トが混入することはない。つまり，メモリセルアレイ領
域は，コバルトを含まない第３の窒化シリコン膜１１１
によって覆われることになる。
膜１１１の成膜が行われるが，このときサリサイド層１
０８は，第２の窒化シリコン膜１０９によって完全に覆
われているため，第３の窒化シリコン膜１１１にコバル
トが混入することはない。つまり，メモリセルアレイ領
域は，コバルトを含まない第３の窒化シリコン膜１１１
によって覆われることになる。
【００３９】以上のように，第３の窒化シリコン膜１１
１の膜中にはコバルトが存在しないため，工程１−１０
以降，メモリセルアレイ領域においてコバルトが不純物
拡散層１３０に侵入することはない。したがって，不純
物拡散層１３０へのコバルトの侵入に起因するポーズリ
フレッシュ時間特性の劣化も防止される。
１の膜中にはコバルトが存在しないため，工程１−１０
以降，メモリセルアレイ領域においてコバルトが不純物
拡散層１３０に侵入することはない。したがって，不純
物拡散層１３０へのコバルトの侵入に起因するポーズリ
フレッシュ時間特性の劣化も防止される。
【００４０】なお，第１の保護膜１０７と第２の保護膜
１１０について，それぞれ工程１−４および工程１−７
において次のようにパターニングすることが半導体装置
の製造工程を簡素化する上で好ましい。
１１０について，それぞれ工程１−４および工程１−７
において次のようにパターニングすることが半導体装置
の製造工程を簡素化する上で好ましい。
【００４１】例えば，第１の保護膜１０７をポジティブ
型のレジストによって形成し，第２の保護膜１１０をネ
ガティブ型のレジストによって形成する。そして，同一
のフォトマスクを用いてそれぞれを露光しパターニング
する。この方法によれば，２種類のフォトマスクを用意
することなく，サリサイド化しない領域を覆う第１の保
護膜１０７（図２）と，サリサイド化する領域を覆う第
２の保護膜１１０（図４）を形成することが可能とな
る。
型のレジストによって形成し，第２の保護膜１１０をネ
ガティブ型のレジストによって形成する。そして，同一
のフォトマスクを用いてそれぞれを露光しパターニング
する。この方法によれば，２種類のフォトマスクを用意
することなく，サリサイド化しない領域を覆う第１の保
護膜１０７（図２）と，サリサイド化する領域を覆う第
２の保護膜１１０（図４）を形成することが可能とな
る。
【００４２】また，第１の保護膜１０７および第２の保
護膜１１０を同一型のレジストによって形成する場合に
は，相互に逆パターンを有するフォトマスクを２種類用
意し，それぞれを用いて第１の保護膜１０７，第２の保
護膜１１０を露光する。この場合，一方のフォトマスク
のパターン設計に基づいて他のフォトマスクのパターン
を設計することが可能となり，設計コストの低減が実現
する。
護膜１１０を同一型のレジストによって形成する場合に
は，相互に逆パターンを有するフォトマスクを２種類用
意し，それぞれを用いて第１の保護膜１０７，第２の保
護膜１１０を露光する。この場合，一方のフォトマスク
のパターン設計に基づいて他のフォトマスクのパターン
を設計することが可能となり，設計コストの低減が実現
する。
【００４３】［第２の実施の形態］本発明の第２の実施
の形態にかかる半導体装置の製造方法を図６〜図１０を
用いて説明する。
の形態にかかる半導体装置の製造方法を図６〜図１０を
用いて説明する。
【００４４】［工程２−１］シリコン基板２０１に対し
てＮウェル２２１，Ｐウェル２２２，Ｎウェル２２３を
形成し，さらにＮウェル２２３の内側にセルＰウェル２
２４を形成する。なお，Ｎウェル２２１およびＰウェル
２２２が形成されるサイドは最終的にロジック回路領域
となり，Ｎウェル２２３が形成されるサイドは最終的に
メモリセルアレイ領域となる。
てＮウェル２２１，Ｐウェル２２２，Ｎウェル２２３を
形成し，さらにＮウェル２２３の内側にセルＰウェル２
２４を形成する。なお，Ｎウェル２２１およびＰウェル
２２２が形成されるサイドは最終的にロジック回路領域
となり，Ｎウェル２２３が形成されるサイドは最終的に
メモリセルアレイ領域となる。
【００４５】［工程２−２］複数の素子分離領域２０
２，複数のトランスファゲート２０４，および不純物拡
散層２３０を形成する。各トランスファゲート２０４
は，上部にオフセット窒化シリコン膜（第１の窒化シリ
コン膜）２０３を備えている。さらに，全面に第１の酸
化シリコン膜２０５および第２の窒化シリコン膜（第１
の機能膜）２０６を順次堆積させる（図６）。
２，複数のトランスファゲート２０４，および不純物拡
散層２３０を形成する。各トランスファゲート２０４
は，上部にオフセット窒化シリコン膜（第１の窒化シリ
コン膜）２０３を備えている。さらに，全面に第１の酸
化シリコン膜２０５および第２の窒化シリコン膜（第１
の機能膜）２０６を順次堆積させる（図６）。
【００４６】［工程２−３］第１の保護膜（レジスト
膜）２０７を成膜した後，この第１の保護膜２０７を一
般的なフォトリソグラフィ法を用いてパターニングす
る。パターニングされた第１の保護膜２０７によってサ
リサイド化しない領域（メモリセルアレイ領域）に属す
る不純物拡散層（第１の不純物拡散層）２３０が覆われ
る。
膜）２０７を成膜した後，この第１の保護膜２０７を一
般的なフォトリソグラフィ法を用いてパターニングす
る。パターニングされた第１の保護膜２０７によってサ
リサイド化しない領域（メモリセルアレイ領域）に属す
る不純物拡散層（第１の不純物拡散層）２３０が覆われ
る。
【００４７】［工程２−４］第１の保護膜２０７をマス
クとして用いて，第２の窒化シリコン膜２０６と第１の
酸化シリコン膜２０５を異方的にエッチングする。これ
によって，各トランスファゲート２０４の側部にサイド
ウォール２０８が形成される（図７）。
クとして用いて，第２の窒化シリコン膜２０６と第１の
酸化シリコン膜２０５を異方的にエッチングする。これ
によって，各トランスファゲート２０４の側部にサイド
ウォール２０８が形成される（図７）。
【００４８】［工程２−５］第１の保護膜２０７を灰化
除去する。前工程において第２の窒化シリコン膜２０６
と第１の酸化シリコン膜２０５が取り除かれた範囲（ロ
ジック回路領域）に属する不純物拡散層（第２の不純物
拡散層）２３０をサリサイド化する。これによって，サ
リサイド層２０９が形成される（図８）。
除去する。前工程において第２の窒化シリコン膜２０６
と第１の酸化シリコン膜２０５が取り除かれた範囲（ロ
ジック回路領域）に属する不純物拡散層（第２の不純物
拡散層）２３０をサリサイド化する。これによって，サ
リサイド層２０９が形成される（図８）。
【００４９】［工程２−６］全面に第３の窒化シリコン
膜（第２の機能膜）２１０を成膜し，その上に第２の保
護膜（レジスト膜）２１１を成膜する。そして，この第
２の保護膜２１１を一般的なフォトリソグラフィ法を用
いてパターニングする。パターニングされた第２の保護
膜２１１によってロジック回路領域に属するサリサイド
化された不純物拡散層２３０が覆われる。
膜（第２の機能膜）２１０を成膜し，その上に第２の保
護膜（レジスト膜）２１１を成膜する。そして，この第
２の保護膜２１１を一般的なフォトリソグラフィ法を用
いてパターニングする。パターニングされた第２の保護
膜２１１によってロジック回路領域に属するサリサイド
化された不純物拡散層２３０が覆われる。
【００５０】［工程２−７］第２の保護膜２１１をマス
クとして用いて，かつ，第１の酸化シリコン膜２０５を
ストッパとして用いて，第３の窒化シリコン膜２１０お
よび第２の窒化シリコン膜２０６を等方性エッチングに
よってメモリセルアレイ領域から完全に除去する（図
９）。
クとして用いて，かつ，第１の酸化シリコン膜２０５を
ストッパとして用いて，第３の窒化シリコン膜２１０お
よび第２の窒化シリコン膜２０６を等方性エッチングに
よってメモリセルアレイ領域から完全に除去する（図
９）。
【００５１】［工程２−８］第２の保護膜２１１を灰化
除去した後，全面に第４の窒化シリコン膜（第３の機能
膜）２１２を成膜する。その上に第２の酸化シリコン膜
２１３を成膜する。その後，化学的機械研磨法（ＣＭＰ
法）を用いて第２の酸化シリコン膜２１３の表面を平坦
化する（図１０）。
除去した後，全面に第４の窒化シリコン膜（第３の機能
膜）２１２を成膜する。その上に第２の酸化シリコン膜
２１３を成膜する。その後，化学的機械研磨法（ＣＭＰ
法）を用いて第２の酸化シリコン膜２１３の表面を平坦
化する（図１０）。
【００５２】［工程２−９］第１の窒化シリコン膜２０
３，サイドウォール（第２の窒化シリコン膜２０６）２
０８，第３の窒化シリコン膜２１０，および第４の窒化
シリコン膜２１２をストッパとして利用して，トランス
ファゲート２０４および素子分離領域２０２に対して自
己整合的にコンタクトホールを形成する（図示せず）。
以降，複数の工程を経てＤＲＡＭとロジック回路を混載
する半導体装置が完成する。
３，サイドウォール（第２の窒化シリコン膜２０６）２
０８，第３の窒化シリコン膜２１０，および第４の窒化
シリコン膜２１２をストッパとして利用して，トランス
ファゲート２０４および素子分離領域２０２に対して自
己整合的にコンタクトホールを形成する（図示せず）。
以降，複数の工程を経てＤＲＡＭとロジック回路を混載
する半導体装置が完成する。
【００５３】以上のように，第２の実施の形態にかかる
半導体装置の製造方法によれば，工程２−６における第
３の窒化シリコン膜２１０の成膜中に，サリサイド層２
０９に含まれるコバルトがこの第３の窒化シリコン膜２
１０に混入する可能性があるものの，続く工程２−７に
おいて，第３の窒化シリコン膜２１０はメモリセルアレ
イ領域からエッチング除去される。したがって，メモリ
セルアレイ領域にはコバルトを含む第３の窒化シリコン
膜２１０は存在しないことになる。
半導体装置の製造方法によれば，工程２−６における第
３の窒化シリコン膜２１０の成膜中に，サリサイド層２
０９に含まれるコバルトがこの第３の窒化シリコン膜２
１０に混入する可能性があるものの，続く工程２−７に
おいて，第３の窒化シリコン膜２１０はメモリセルアレ
イ領域からエッチング除去される。したがって，メモリ
セルアレイ領域にはコバルトを含む第３の窒化シリコン
膜２１０は存在しないことになる。
【００５４】さらに，工程２−８において，第４の窒化
シリコン膜２１２の成膜が行われるが，このときサリサ
イド層２０９は，第３の窒化シリコン膜２１０によって
完全に覆われているため，第４の窒化シリコン膜２１２
にコバルトが混入することはない。つまり，メモリセル
アレイ領域は，コバルトを含まない第４の窒化シリコン
膜２１２によって覆われることになる。
シリコン膜２１２の成膜が行われるが，このときサリサ
イド層２０９は，第３の窒化シリコン膜２１０によって
完全に覆われているため，第４の窒化シリコン膜２１２
にコバルトが混入することはない。つまり，メモリセル
アレイ領域は，コバルトを含まない第４の窒化シリコン
膜２１２によって覆われることになる。
【００５５】以上のように，第４の窒化シリコン膜２１
２の膜中にはコバルトが存在しないため，工程２−９以
降，メモリセルアレイ領域においてコバルトが不純物拡
散層２３０に侵入することはない。したがって，不純物
拡散層２３０へのコバルトの侵入に起因するポーズリフ
レッシュ時間特性の劣化も防止される。
２の膜中にはコバルトが存在しないため，工程２−９以
降，メモリセルアレイ領域においてコバルトが不純物拡
散層２３０に侵入することはない。したがって，不純物
拡散層２３０へのコバルトの侵入に起因するポーズリフ
レッシュ時間特性の劣化も防止される。
【００５６】なお，第１の保護膜２０７と第２の保護膜
２１１については，それぞれ工程２−３および工程２−
６において次のようにパターニングすることが半導体装
置の製造工程を簡素化する上で好ましい。
２１１については，それぞれ工程２−３および工程２−
６において次のようにパターニングすることが半導体装
置の製造工程を簡素化する上で好ましい。
【００５７】例えば，第１の保護膜２０７をポジティブ
型のレジストによって形成し，第２の保護膜２１１をネ
ガティブ型のレジストによって形成する。そして，同一
のフォトマスクを用いてそれぞれを露光しパターニング
する。この方法によれば，２種類のフォトマスクを用意
することなく，サリサイド化しない領域を覆う第１の保
護膜２０７（図７）と，サリサイド化する領域を覆う第
２の保護膜２１１（図９）を形成することが可能とな
る。
型のレジストによって形成し，第２の保護膜２１１をネ
ガティブ型のレジストによって形成する。そして，同一
のフォトマスクを用いてそれぞれを露光しパターニング
する。この方法によれば，２種類のフォトマスクを用意
することなく，サリサイド化しない領域を覆う第１の保
護膜２０７（図７）と，サリサイド化する領域を覆う第
２の保護膜２１１（図９）を形成することが可能とな
る。
【００５８】また，第１の保護膜２０７および第２の保
護膜２１１を同一型のレジストによって形成する場合に
は，相互に逆パターンを有するフォトマスクを２種類用
意し，それぞれを用いて第１の保護膜２０７，第２の保
護膜２１１を露光する。この場合，一方のフォトマスク
のパターン設計に基づいて他のフォトマスクのパターン
を設計することが可能となり，設計コストの低減が実現
する。
護膜２１１を同一型のレジストによって形成する場合に
は，相互に逆パターンを有するフォトマスクを２種類用
意し，それぞれを用いて第１の保護膜２０７，第２の保
護膜２１１を露光する。この場合，一方のフォトマスク
のパターン設計に基づいて他のフォトマスクのパターン
を設計することが可能となり，設計コストの低減が実現
する。
【００５９】ところで，第２の実施の形態にかかる半導
体装置の製造方法によれば，第３の窒化シリコン膜２１
０および第２の窒化シリコン膜２０６は，工程２−７に
おいて，等方性エッチングによってメモリセルアレイ領
域から完全に除去される。この他，工程２−７におい
て，メモリセルアレイ領域から第３の窒化シリコン膜２
１０を完全に除去し，第２の窒化シリコン膜２０６を第
１の酸化シリコン膜２０５上に所定の膜厚分残すように
してもよい。ここで残る第２の窒化シリコン膜２０６の
膜厚は，後の工程でコンタクトホールを形成する際に第
２の窒化シリコン膜２０６がエッチングストッパとして
機能するように調整される。
体装置の製造方法によれば，第３の窒化シリコン膜２１
０および第２の窒化シリコン膜２０６は，工程２−７に
おいて，等方性エッチングによってメモリセルアレイ領
域から完全に除去される。この他，工程２−７におい
て，メモリセルアレイ領域から第３の窒化シリコン膜２
１０を完全に除去し，第２の窒化シリコン膜２０６を第
１の酸化シリコン膜２０５上に所定の膜厚分残すように
してもよい。ここで残る第２の窒化シリコン膜２０６の
膜厚は，後の工程でコンタクトホールを形成する際に第
２の窒化シリコン膜２０６がエッチングストッパとして
機能するように調整される。
【００６０】上述のように，工程２−８において成膜さ
れる第４の窒化シリコン膜２１２は，メモリセルアレイ
領域にコンタクトホールを形成する際のエッチングスト
ッパとして利用されるものである。この点，工程２−７
において第２の窒化シリコン膜２０６を所定膜厚分残す
ようにすれば，工程２−８において第４の窒化シリコン
膜２１２を成膜する必要がなくなり，結果として製造工
程の簡素化が実現する。
れる第４の窒化シリコン膜２１２は，メモリセルアレイ
領域にコンタクトホールを形成する際のエッチングスト
ッパとして利用されるものである。この点，工程２−７
において第２の窒化シリコン膜２０６を所定膜厚分残す
ようにすれば，工程２−８において第４の窒化シリコン
膜２１２を成膜する必要がなくなり，結果として製造工
程の簡素化が実現する。
【００６１】添付図面を参照しながら本発明の好適な実
施の形態について説明したが，本発明はかかる実施の形
態に限定されない。当業者であれば，特許請求の範囲に
記載された技術的思想の範疇内において各種の変更例ま
たは修正例に想到し得ることは明らかであり，それらに
ついても当然に本発明の技術的範囲に属するものと了解
される。
施の形態について説明したが，本発明はかかる実施の形
態に限定されない。当業者であれば，特許請求の範囲に
記載された技術的思想の範疇内において各種の変更例ま
たは修正例に想到し得ることは明らかであり，それらに
ついても当然に本発明の技術的範囲に属するものと了解
される。
【００６２】
【発明の効果】以上説明したように，本発明によれば，
サリサイド化された第２の不純物拡散層に含まれる金属
が，第１の領域に属する第１の不純物拡散層に侵入する
ことは無くなる。したがって，良好な特性を有する半導
体装置を製造することが可能となる。
サリサイド化された第２の不純物拡散層に含まれる金属
が，第１の領域に属する第１の不純物拡散層に侵入する
ことは無くなる。したがって，良好な特性を有する半導
体装置を製造することが可能となる。
【図１】本発明の第１の実施の形態にかかる半導体装置
の製造工程（１）を説明する半導体装置の断面図であ
る。
の製造工程（１）を説明する半導体装置の断面図であ
る。
【図２】本発明の第１の実施の形態にかかる半導体装置
の製造工程（２）を説明する半導体装置の断面図であ
る。
の製造工程（２）を説明する半導体装置の断面図であ
る。
【図３】本発明の第１の実施の形態にかかる半導体装置
の製造工程（３）を説明する半導体装置の断面図であ
る。
の製造工程（３）を説明する半導体装置の断面図であ
る。
【図４】本発明の第１の実施の形態にかかる半導体装置
の製造工程（４）を説明する半導体装置の断面図であ
る。
の製造工程（４）を説明する半導体装置の断面図であ
る。
【図５】本発明の第１の実施の形態にかかる半導体装置
の製造工程（５）を説明する半導体装置の断面図であ
る。
の製造工程（５）を説明する半導体装置の断面図であ
る。
【図６】本発明の第２の実施の形態にかかる半導体装置
の製造工程（１）を説明する半導体装置の断面図であ
る。
の製造工程（１）を説明する半導体装置の断面図であ
る。
【図７】本発明の第２の実施の形態にかかる半導体装置
の製造工程（２）を説明する半導体装置の断面図であ
る。
の製造工程（２）を説明する半導体装置の断面図であ
る。
【図８】本発明の第２の実施の形態にかかる半導体装置
の製造工程（３）を説明する半導体装置の断面図であ
る。
の製造工程（３）を説明する半導体装置の断面図であ
る。
【図９】本発明の第２の実施の形態にかかる半導体装置
の製造工程（４）を説明する半導体装置の断面図であ
る。
の製造工程（４）を説明する半導体装置の断面図であ
る。
【図１０】本発明の第２の実施の形態にかかる半導体装
置の製造工程（５）を説明する半導体装置の断面図であ
る。
置の製造工程（５）を説明する半導体装置の断面図であ
る。
【図１１】従来の半導体装置の製造工程（１）を説明す
る半導体装置の断面図である。
る半導体装置の断面図である。
【図１２】従来の半導体装置の製造工程（２）を説明す
る半導体装置の断面図である。
る半導体装置の断面図である。
【図１３】従来の半導体装置の製造工程（３）を説明す
る半導体装置の断面図である。
る半導体装置の断面図である。
【図１４】従来の半導体装置の製造工程（４）を説明す
る半導体装置の断面図である。
る半導体装置の断面図である。
１０１：シリコン基板
１０２：素子分離領域
１０３：オフセット窒化シリコン膜
１０４：トランスファゲート
１０５：サイドウォール
１０６：第１の酸化シリコン膜
１０７：第１の保護膜
１０８：サリサイド層
１０９：第２の窒化シリコン膜
１１０：第２の保護膜
１１１：第３の窒化シリコン膜
１１２：第２の酸化シリコン膜
１２１：Ｎウェル
１２２：Ｐウェル
１２３：Ｎウェル
１２４：セルＰウェル
１３０：不純物拡散層
２０１：シリコン基板
２０２：素子分離領域
２０３：オフセット窒化シリコン膜
２０４：トランスファゲート
２０５：第１の酸化シリコン膜
２０６：第２の窒化シリコン膜
２０７：第１の保護膜
２０８：サイドウォール
２０９：サリサイド層
２１０：第３の窒化シリコン膜
２１１：第２の保護膜
２１２：第４の窒化シリコン膜
２１３：第２の酸化シリコン膜
２２１：Ｎウェル
２２２：Ｐウェル
２２３：Ｎウェル
２２４：セルＰウェル
２３０：不純物拡散層
─────────────────────────────────────────────────────
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(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/43 Ｈ０１Ｌ 29/46 Ｓ
Ｆターム(参考） 4M104 AA01 BB20 BB25 CC01 DD02
DD04 DD16 DD17 DD84 EE08
EE12 EE17 FF40 GG16 HH05
HH12 HH16 HH20
5F033 KK25 KK27 NN40 QQ09 QQ18
QQ19 QQ25 QQ37 QQ48 RR04
RR06 SS11 TT08 VV16 XX00
XX01 XX10 XX15 XX28 XX33
XX34
5F083 AD01 GA06 JA19 JA35 JA53
PR05 PR21 PR42 PR52 ZA12
Claims (8)
- 【請求項１】 第１の領域に第１の不純物拡散層を形成
し，第２の領域に第２の不純物拡散層を形成する第１の
工程と，前記第２の不純物拡散層をサリサイド化する第
２の工程と，前記第１の領域および前記第２の領域を覆
う第１の機能膜を形成する第３の工程と，前記第１の機
能膜について，前記第１の領域を覆う部分を除去する第
４の工程と，前記第１の領域および前記第２の領域を覆
う第２の機能膜を形成する第５の工程と，を含むことを
特徴とする，半導体装置の製造方法。 - 【請求項２】 前記第２の工程において，前記第２の不
純物拡散層は，前記第１の領域が第１の保護膜に覆われ
ることによって選択的にサリサイド化され，前記第４の
工程において，前記第１の機能膜は，前記第２の領域を
覆う第２の保護膜をマスクとして用いられて除去される
ことを特徴とする，請求項１に記載の半導体装置の製造
方法。 - 【請求項３】 前記第２の保護膜は，前記第１の保護膜
のパターン形状を反転させて得られるパターン形状を有
することを特徴とする，請求項２に記載の半導体装置の
製造方法。 - 【請求項４】 第１の領域に第１の不純物拡散層を形成
し，第２の領域に第２の不純物拡散層を形成する第１の
工程と，前記第１の領域および前記第２の領域に第１の
機能膜を形成する第２の工程と，前記第２の領域におい
て，前記第２の不純物拡散層の表面の少なくとも一部が
露出するように前記第１の機能膜を除去する第３の工程
と，前記第２の不純物拡散層をサリサイド化する第４の
工程と，前記第１の領域および前記第２の領域を覆う第
２の機能膜を形成する第５の工程と，前記第２の機能膜
について，前記第１の領域を覆う部分を除去する第６の
工程と，を含むことを特徴とする，半導体装置の製造方
法。 - 【請求項５】 前記第４の工程において，前記第２の不
純物拡散層は，前記第１の領域が第１の保護膜に覆われ
ることによって選択的にサリサイド化され，前記第６の
工程において，前記第２の機能膜は，前記第２の領域を
覆う第２の保護膜をマスクとして用いられて除去される
ことを特徴とする，請求項４に記載の半導体装置の製造
方法。 - 【請求項６】 さらに，前記第６の工程の後，前記第１
の機能膜について，前記第１の領域を覆う部分を除去す
る第７の工程と，前記第１の領域および前記第２の領域
を覆う第３の機能膜を形成する第８の工程と，を含むこ
とを特徴とする，請求項４に記載の半導体装置の製造方
法。 - 【請求項７】 前記第４の工程において，前記第２の不
純物拡散層は，前記第１の領域が第１の保護膜に覆われ
ることによって選択的にサリサイド化され，前記第６の
工程において，前記第２の機能膜は，前記第２の領域を
覆う第２の保護膜をマスクとして用いられて除去され，
前記第７の工程において，前記第１の機能膜は，前記第
２の保護膜をマスクとして用いられて除去されることを
特徴とする，請求項６に記載の半導体装置の製造方法。 - 【請求項８】 前記第２の保護膜は，前記第１の保護膜
のパターン形状を反転させて得られるパターン形状を有
することを特徴とする，請求項５または７に記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001203332A JP4974423B2 (ja) | 2001-07-04 | 2001-07-04 | 半導体装置の製造方法 |
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| JP2003017439A true JP2003017439A (ja) | 2003-01-17 |
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| JP2001203332A Expired - Fee Related JP4974423B2 (ja) | 2001-07-04 | 2001-07-04 | 半導体装置の製造方法 |
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| JP (1) | JP4974423B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000269458A (ja) * | 1999-03-17 | 2000-09-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2001085532A (ja) * | 1999-09-17 | 2001-03-30 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2002231908A (ja) * | 2001-02-06 | 2002-08-16 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2002231822A (ja) * | 2001-01-31 | 2002-08-16 | Mitsubishi Electric Corp | 半導体装置の製造方法および半導体装置 |
-
2001
- 2001-07-04 JP JP2001203332A patent/JP4974423B2/ja not_active Expired - Fee Related
Patent Citations (4)
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| JP2000269458A (ja) * | 1999-03-17 | 2000-09-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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