JP4945731B2 - マトリクス表示装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、画像素子の行を選択するための選択電極と、データを供給するための列電極との交差部に画像素子のマトリクスを有し、駆動手段を更に有し、この駆動手段を介して前記画像素子に選択信号及びデータ信号が供給され、マルチビットデジタルデータ信号を変換する電荷再分配デジタル−アナログ変換手段を有し、この電荷再分配デジタル−アナログ変換手段が少なくとも１つの変換スイッチを有するマトリクス表示装置に関する。
【０００２】
【従来の技術】
上述した種類のマトリクス表示装置、より具体的には液晶マトリクス表示装置は、米国特許第５，４４８，２５８号公報に記載されている。この公報の開示内容は、参照することによって本明細書に組み込まれたものとする。上記表示装置は、列駆動回路により列アドレス導体を介して画像素子に供給されるデータ信号がアナログ電圧信号を有している従来のマトリクス表示装置よりも優れた幾つかの利点を有しており、これは、特に、ディスプレイに供給されるビデオ信号がデジタル信号である場合の利点である。列アドレス導体に加える前にデジタル画像情報信号をアナログ（振幅変調する）信号に変換する必要がなくなる。上記列駆動回路は、単にデジタル回路を用いることにより容易に実現されることが可能であり、これにより、当該回路は、かなり高速で動作することができるようになると共に、薄膜トランジスタ（ＴＦＴ）を用いた表示パネルの基板上に便利に集積されることが可能になる。上記画像素子のスイッチングトランジスタは、一方導電型のＴＦＴを有しており、駆動回路に用いられるＴＦＴと同じ種類のものであり、それらと同時に製造され得る。
【０００３】
【発明が解決しようとする課題】
電荷再分配デジタル−アナログ変換は、上記画像素子のキャパシタ素子を用いて直列形式で行われる。キャパシタ素子は、一例では、表示素子を２つのディスクリート部品に分割することにより得られるサブ素子によって構成される。この電荷再分配素子は、関連する列導体に存在する直列マルチビットデータ信号の第１のビットに従うキャパシタ素子の第１のものを充電するように、スイッチング信号により２つのＴＦＴのうち第１のＴＦＴをオンにすることによって、画像素子アドレス期間内に動作する。上記第１のＴＦＴはスイッチング信号を除去することによりオフ状態にされ、他のスイッチング信号により第２のＴＦＴがオン状態にされ、その結果、１つのキャパシタ素子の電荷が、２つのキャパシタ素子の間において共有される。この（第２の）ＴＦＴは、そののちオフ状態にされ、列導体の直列マルチビットデータ信号の第２のビットに従う１つのキャパシタ素子を充電するように、上記第１のＴＦＴが再度オン状態にされ、そののち、２つのキャパシタ素子間の電荷の共有を再度可能にするように、第１のＴＦＴがオフ状態にされ、上記第２のＴＦＴがオン状態にされる。全てのビットに関して同様にこのサイクルが繰り返され、第２のＴＦＴの最後の動作後、マルチビットデータ信号に従うキャパシタ素子に電圧レベルが得られる。ＴＦＴ（スイッチ）は、選択のためとデジタル−アナログ変換をもたらすための両方に用いられる。しかしながら、キャパシタを備えていると、開口率が低くなってしまう。キャパシタが表示素子を２つのサブ素子に分割することにより得られる場合にも、１画像素子に付き２つのＴＦＴが常に必要とされるので、このことは当てはまる。
【０００４】
本発明の目的は、冒頭の段落において説明した種類の改善されたマトリクス表示装置を提供することにある。
【０００５】
本発明の他の目的は、上述した制限及びそれにより生じる問題を、少なくともある程度克服することができる、冒頭の段落において説明した種類の改善されたマトリクス表示装置を提供することにある。
【０００６】
【課題を解決するための手段】
本発明によれば、冒頭の段落において述べた種類のマトリクス表示装置が、デジタル−アナログ変換手段のデジタル−アナログ変換部が少なくとも列電極のキャパシタンスを有することを特徴としている。上記列電極のキャパシタンスは種々の方式で用いられ得る。例えば、上記サブ電極により占有される領域に基づくデジタル−アナログ変換部を得るために、上記列電極がサブ電極に細分され得る。一方、直列の電荷再分配がもたらされ得る。
【０００７】
本発明は、いくつかの利点を提供する。必要な行アドレス導体の数は、画像素子の行当たり１であり、同じままである。画像素子当たり２つのＴＦＴではなく、各列電極のための（デジタル−アナログ変換部の種類に依存する、２つ又はそれ以上の）いくつかのＴＦＴを犠牲にしても１つのＴＦＴがより大きな開口率をもたらすのに十分であるので、表示素子当たりのＴＦＴの数が約５０％に減少する。上記デジタル−アナログ変換部は、もはや表示素子の分割されたキャパシタ又はキャパシタンスには依存しないので、設計の大きな自由度が得られる。
【０００８】
本発明の他の利点であり、重要である利点は、本発明は米国特許第５，４４８，２５８号公報の表示装置に関して見出される動作の制限を克服することである。上記既知の装置では、画像素子の各行が２つの行アドレス導体により動作し、各行アドレス導体は画像素子の２つの隣接する行により用いられるので、両方のキャパシタ素子がディスプレイのサブ素子を有するとき、垂直走査方向は、意図されたディスプレイをくずす（corrupt）ことなしには逆になり得ない。画像素子のアレイが上部から下部にではなく、下部から上部に駆動されるべきである場合、ある行の画像素子がアドレスされる際に当該行は終了しているので、上記行の画像素子の変換回路の入力ＴＦＴは、変換プロセス後にオン状態にされ、蓄積された電圧が変化する。一方、本発明の表示装置では、画像素子の各行が、対応する行アドレス導体を介して駆動され、垂直走査方向が容易に逆になる。この特性は、幾らかのアプリケーションに有効である。例えば、床に設置することも、向きを反転させて天井に設置することもできるように設計されているマトリクス表示装置を用いる投影表示システムが、知られている。垂直走査が容易に反転し得るので、上記表示装置は、このようなアプリケーションに用いて好適である。同様の要求は、ディスプレイがダッシュボードの上側又は下側に取り付けられる必要のあるカーナビゲーションシステムにおいても見出される。
【０００９】
好ましい態様では、各列電極が、変換スイッチにより相互接続可能である少なくとも２つのサブ電極を有している。例えば、各列電極が、変換スイッチによって互いに相互接続可能な幾つかの部分に分割され、各部分は、（例えば、４：２：１の比の）独自の容量値を持っている。列電極の一端にバイナリデータを順次供給することにより、グレー値を表すある量の電荷がもたらされる一方で、他端は固定された電圧値を持つ。実際のグレー値は、データビット数及び互いに相互接続された電極の部分の数に依存する。列電極のキャパシタ素子を用いて直列方式で電荷再分配デジタル−アナログ変換が行われた後、対応するグレー値を画像素子に転送するために、行電極が活性化される。
【００１０】
直列デジタル−アナログ変換に基づく他の態様は、少なくとも２つの列電極が変換スイッチにより相互接続可能である一方で、分離したサブ行電極が、各列電極に関連する画像素子を選択する。
【００１１】
更に他の態様では、デジタル−アナログ変換手段のデジタル−アナログ変換が、行の選択の間に活性化される変換スイッチの数により決定される。上記デジタル−アナログ変換手段は、変換スイッチにより共通の場所に相互接続可能な複数のキャパシタを有している。上記共通の場所と列電極との間に選択スイッチが存在する一方で、他のスイッチ素子が上記共通の場所を基準電極に接続する。各キャパシタの比が、デジタル−アナログ変換を規定する。
【００１２】
一方、異なる幅の列サブ電極がデジタル−アナログ変換を決定することも可能である。この場合、変換スイッチは各サブ電極と共通の場所との間に存在する一方で、他のスイッチ素子が共通の場所を基準電位に接続する。
【００１３】
本発明に係るマトリクス表示装置の実施態様を、添付の図面を参照して、例として説明する。
【００１４】
【発明の実施の形態】
図１を参照すると、マトリクス表示装置は、表示パネル１０に形成された画像素子１２の行及び列のアレイを有する液晶表示装置を備えている。画像素子１２は、第１及び第２の（ガラス）基板１，２の対向面にそれぞれ保持され、離間している電極により形成された液晶表示素子を有している（図２参照）。上記第１の基板と第２の基板との間には、ねじれネマティック液晶材料３を伴っている。上記第１の基板上の画像素子電極は、アレイの全ての表示素子に共通の電極層４のそれぞれの部分を有しており、上記表示素子の他の電極は、第２の基板２にアドレス回路と共に保持された（図２には図示しない）個々の電極層を有している。画像素子１２はスイッチングＴＦＴ１６を有しており、このスイッチングＴＦＴは、（１行ないしｒ行の）行導体１８のセットと、行駆動回路２１及び列駆動回路２５を有する周辺駆動装置から画像素子を駆動する駆動信号が供給される、上記第２の基板に保持された（１列ないしｃ列の）列導体１９とに接続されている。上記行駆動回路２１及び列駆動回路２５は、共に、デジタル駆動回路を有しており、表示パネル１０上に集積されている。行駆動回路は、スイッチング波形信号を各行導体に供給することにより、行導体を介して各フィールドにおいて画像素子の各行を順次走査するように動作可能である。この動作は、連続するフィールドに対して繰り返され、入力信号２４が与えられるタイミング及び制御回路２３から供給されるタイミング信号により制御される。入力信号は、アナログビデオ（画像）信号又はデジタルビデオ（画像）信号、例えば、ＴＶ信号又はコンピュータビデオ信号のいずれか一方であり得る。制御信号及びデータ信号は、制御回路２３と行駆動回路２１及び列駆動回路２５との間において、バス２６，２７を伝わってやりとりされ、他の制御ライン２８，２９は、ＴＦＴトランジスタ３１として実現される伝達ゲート（変換スイッチ）３１を制御する。列駆動回路は、（アナログ入力が使用される場合にはＡＤコンバータを介して）デジタルビデオデータを供給され、各行の走査と同期して行の各画像素子に対して適切に並列に、直列マルチビットデジタルの形式のデータ信号を列導体１９のセットに供給するように動作する。列駆動回路に供給されたデジタル信号は多重分離され、（ビデオ）情報の完全なラインからのサンプルは、画像素子の関連する列に対して適切に、回路２５のラッチ回路に蓄積される。従来のディスプレイにおけるように、ビデオ情報のラインが、列駆動回路２５によりサンプリングされ、選択された行の画像素子１２に列導体を介して順次書込まれて、画像素子への（ビデオ）情報の書込みが１行毎に行われ、選択された行のアイデンティティは、列駆動回路２１により決定される。しかしながら、従来のディスプレイとは異なり、列駆動回路により表示素子のために列導体に供給されるビデオ情報は、アナログ（振幅変調された）形式ではなく、直列マルチビットデジタル形式である。
【００１５】
上記列導体は容量を持っており、この容量は該列導体（列電極１９）の長さに沿って分配される。各列容量は、ディスプレイ内部に、列電極と他の電極との間の容量を有している。図２は、列電極１９のうちの１つが行導体、すなわち行電極１８と交差する場所における上記マトリクスディスプレイの断面を模式的に表すものである。列容量は、誘電体層２０により分離された列電極と行電極との間の容量、列電極とディスプレイの共通電極４との間の容量（この場合、液体層３が誘電体層を形成する。）、薄膜トランジスタのソースのソース−ゲート容量、及び列電極と画像電極との間の容量を含んでいる可能性がある。アクティブマトリクスディスプレイは規則的な構造を有しているので、列容量は列電極に沿って均一に分配される。
【００１６】
本発明の第１の実施態様によれば、図３から分かるように、列電極１９は、（この例では２つの）サブ電極１９ａ，１９ｂを有しており、これらサブ電極は、変換スイッチ（薄膜トランジスタ）３２により相互接続可能である。
【００１７】
各列電極は、この例では２つの部分に分割されている。これらの部分は、ほぼ等しい長さを有しており、その結果、ほぼ等しいキャパシタにより表され得る。列電極の両端には、他の変換スイッチングデバイス３１が設けられている。上記スイッチングデバイスの一方は、（図３では出力増幅器３３により模式的に示されている）列駆動回路２５から列電極の上側半分へのデジタルデータの伝達を可能にするように設けられている。他方のスイッチングデバイス３１は、列電極の下側半分が所定の電位に接続されることを可能にする。変換プロセスは、３つの変換スイッチ信号Ａ，Ｂ，Ｃにより制御され、ある列の２つの画素をアドレスするアドレス信号のシーケンスが図４に示されている。スイッチングデバイスは、当該デバイスのゲート端子に加えられるスイッチング信号がハイの状態である場合にオン状態にされるｎ型ＴＦＴの形態をとっている。代替として、ｐ型トランジスタ又はＣＭＯＳ伝達ゲートが用いられ得る。制御信号は、通常、ディスプレイの全ての列に共通であるが、必ずしも共通であるとは限らない。
【００１８】
図４に示したように、アドレスは、変換されるべきデジタルデータの最下位ビットの状態を表す電圧を列電極に加えることにより列駆動回路２５で始まり、同時に、変換スイッチングデバイス３１Ａ，３１Ｃが、対応するＴＦＴをオンにするためにハイの状態になる。上記デジタルデータの最下位ビットに対応する電荷は、列導体の上側半分に転送され、列導体の下側半分は、当該列電極の下側半分をリセットするために、所定の電圧、例えばアース電位に充電される。そののち、信号Ａ及び信号Ｃにより制御されるＴＦＴはオフ状態にされ、信号Ｂにより制御されるＴＦＴがオン状態にされる。列容量の上側半分と下側半分との間において、電荷の共有が起こり、各キャパシタの電圧が等しくなる。そののち、制御信号Ｂは、ローレベルに戻って関連するトランジスタをオフし、列駆動回路２５の出力増幅器３３においてデジタルデータの次のビットを表す電圧が生成され、制御信号Ａがハイになって、この第２のビットが列電極の上側半分に転送されることを可能にする。そののち、制御信号Ａはローレベルに戻り、制御信号Ｂがハイになり、列容量の２成分間において電荷の共有が行われることを可能にする。このプロセスは、デジタルデータの各ビットに関して順次繰り返される（この例では４ビットの変換）。最後の変換に関して信号Ｂがハイになると、最後の電荷の共有が終了し、これは、列電極の上側半分と下側半分の両方に存在する変換された電圧をもたらす。この時点において、上記変換された電圧をＴＦＴ１６を介して表示素子に転送するために、適切な行電極が選択電圧レベルになる。
【００１９】
図５は、Ｄ／Ａコンバータに用いられるキャパシタを形成するために列電極１９を分割する他の方法を示している。この分割は、重み付けされたバイナリ値を伴うセットアップキャパシタをもたらす。列電極の区間の長さは、列電極の下方ほど増大するように図示されているが、列駆動回路により供給されるデータのビットの順序が列の区間の順序と一致している限り、この特定の配列である必要はない。この例では、４ビットのデータ変換を与えるために、４つの分離したキャパシタが形成されている。変換スイッチングデバイス３２は、列電極と列駆動回路の出力増幅器３３との間に接続された他の変換スイッチングデバイス３１を有する当該列電極の各部分の間に位置している（上記変換スイッチングデバイスは、ここでもまたｎ型ＴＦＴである。）。
【００２０】
データ変換を行うために、当初、制御信号の全てがハイであり、スイッチの全てが閉じている。デジタルデータの最上位ビットを表すデータが、列駆動回路により列電極に加えられ、これが、列電極の最も下部の区間に転送される。そののち、信号Ｄにより制御されるスイッチが開放され、デジタルデータの次の最上位ビットを表す電圧が、列駆動回路により列電極の上部に加えられる。そののち、信号Ｃにより制御されるスイッチが開放され、デジタルデータの次の最上位ビットを表す電圧が、列電極の残りの区間に加えられる。このプロセスは、列電極の区間の全てがデジタルデータの各ビットの状態に対応する電圧レベルに充電されるまで繰り返される。この時点において、信号Ｂ，Ｃ，Ｄにより制御されるトランジスタはオン状態にされ、列電極の各区間の間で電荷の共有が起こり、全ての区間の必要な変換電圧をもたらす。そののち、ディスプレイの適切な行が選択され、上記変換電圧が表示素子に転送される。
【００２１】
図７の例では、２つ（又は必要であればそれ以上）の列が、単一の出力増幅器３３を介してデジタルデータのビットを表す電圧を供給される。各列電極は、ほぼ等しい長さを有しており、その結果、ほぼ等しいキャパシタにより表され得る。列電極の両端には、変換スイッチングデバイス３１Ａ，３１Ｃが設けられている。上記スイッチングデバイスの一方３１Ａは、（図７では出力増幅器３３により模式的に示されている）列駆動回路２５から列電極の１つへのデジタルデータの伝達を可能にするように設けられている。他方のスイッチングデバイス３１Ｃは、列電極の下側半分が所定の電位に接続されることを可能にする。上記変換プロセスは、他の変換スイッチ信号３１Ｂにより制御され、図３及び図４の実施態様に関して説明したプロセスと同様に説明することができ、２つの列に関するスイッチＣは同時にスイッチングされる。しかしながら、ここでは、最後の電荷の共有が終了すると、これが、列電極の１つのみにしか存在しない変換電圧をもたらす。そののち、ディスプレイの適切なサブ行電極１８ａが選択され、変換された電圧が当該行の表示素子の（この例では）半分に転送される。上記行における画素の他の半分に関して、変換プロセスが繰り返され、そののち、ディスプレイのサブ行電極１８ｂが選択され、変換された電圧が当該行の表示素子の他の半分に転送される。
【００２２】
図８は、列電極及び列駆動回路の一部を用いることにより、どのようにして電荷の共有が得られるかを示すものである。この変換回路は、変換スイッチ３１Ｂを介して共通の接続部（node）３２に相互接続された４つのキャパシタを有している。これら４つのキャパシタのそれぞれは、（例えば８Ｃ：４Ｃ：２Ｃ：１Ｃの比の）独自の容量値を持っている。上記キャパシタは、最初に、スイッチ３１Ｃを閉じることにより放電される（この例では並列であるが、スイッチを直列に動作させることも可能である。）。バイナリデータを供給することによりグレー値を表すある電荷量がもたらされ、これが、変換スイッチ３１Ｂの（オン又はオフの）状態を決定する。実際のグレー値は、データビット数及びオン状態になっている変換スイッチ３１Ｂの数に依存し、これが、接続点３２における（零とＶ_ｒｅｆとの間の）電圧、Ｃの容量比及び列電圧を決定する。スイッチ３１Ａを閉じることによりキャパシタンス３３が充電された後、スイッチ３１Ｂを閉じることによるキャパシタ３３と列電極のキャパシタ素子との間の電荷の再分配によって、デジタル−アナログ変換が完了する一方で、スイッチ３１Ａ，３１Ｃが開放される。そののち、行電極が活性化され、対応するグレー値を画素電極（図示せず）に伝達する。接続点３２における電圧Ｖ_ｏｕｔは、１５Ｃ／（１５Ｃ＋Ｃ_ｃｏｌ）倍に減少する。ここで、Ｃ_ｃｏｌは列容量である。Ｖ_ｃｏｌは全変位にわたってあまり変化しないので、これは、一定の電圧減少とみなすことができ、Ｖ_ｒｅｆの値を選択する際に取り入れられ得る。
【００２３】
図９の実施態様では、変換スイッチを介して相互接続されたキャパシタを用いる代わりに、８ｗ：４ｗ：２ｗ：ｗのバイナリ幅の比を持つ列サブ電極１９の列キャパシタンスが用いられている。このサブ電極は、ここでは、図８のキャパシタ３３を参照して説明したのと同様にキャパシタとして作用する。列キャパシタンスをビット値に対応する値まで充電する、又は充電しないように、入力４ビットデータがスイッチ３１Ｂ，３１Ｃを開閉する。スイッチ３１Ｂを閉じることによる列サブ電極１９間の電荷の再分配によって、デジタル−アナログ変換が完了する一方で、スイッチ３１Ａ，３１Ｃが開放される。この例では、接続部３２における電圧減少が存在せず、特別なスイッチ３１′（図８）が不要である。スイッチ３１Ｂを閉じることによる列サブ電極１９間の電荷の再分配によって、デジタル−アナログ変換が完了し、スイッチ３１Ａ，３１Ｃが開放される一方で、電圧値を画像素子１２に伝達するためにＴＦＴスイッチ１６が開放され得る。サブ電極１９は概して画像電極によって覆われるので、本実施態様はサブ電極１９のための余分なスペースが存在する反射型の表示装置に極めて適している。
【００２４】
当業者であれば、他の変形例は明らかであろう。例えば、データ変換が始まる前に列駆動回路がリセット電圧を出力し、変換回路をリセットするために残りの２つのスイッチ３１Ａ，３１Ｂが同時にオン状態にされる場合、図３及び図４の実施態様のスイッチ３１Ｃは取り除かれ得る。
【図面の簡単な説明】
【図１】 本発明に係るマトリクス表示装置の一実施態様の模式的なブロック図である。
【図２】 上記マトリクス表示装置の一部の模式的な断面図である。
【図３】 本発明に係る装置の単一の列の回路構成を模式的に表す図である。
【図４】 ディスプレイの行及び列のアドレス導体並びに変換スイッチに供給される波形の例を示す図である。
【図５】 本発明に係る装置の単一の列の他の回路構成を模式的に表す図である。
【図６】 図５のディスプレイの行及び列のアドレス導体並びに変換スイッチに供給される波形の例を示す図である。
【図７】 本発明の他の実施態様を説明するための図である。
【図８】 本発明の更に他の実施態様を説明するための図である。
【図９】 本発明の更に他の実施態様を説明するための図である。

Claims (8)

1. 画像素子の行を選択するための選択電極と、データを供給するための列電極との交差部に画像素子のマトリクスを有し、
   駆動手段を更に有し、この駆動手段を介して前記画像素子に選択信号及びデータ信号が供給され、
   マルチビットデジタルデータ信号を変換する電荷再分配デジタル−アナログ変換手段を有し、この電荷再分配デジタル−アナログ変換手段が少なくとも１つの変換スイッチを有する
   マトリクス表示装置において、
   各々の前記列電極は、少なくとも２つのサブ電極を有し、
   前記サブ電極は、キャパシタンスを有し、前記変換スイッチにより相互接続可能であり、
   前記電荷再分配デジタル−アナログ変換手段は、前記マルチビットデジタルデータ信号の各々のビットについて、前記変換スイッチを介して前記サブ電極に電荷を再分配する
   ことを特徴とするマトリクス表示装置。
2. 前記駆動手段が、行の選択の前にバイナリデータを列電極に供給する手段を有し、供給後、前記データが関連する変換スイッチを活性化することを特徴とする請求項１記載のマトリクス表示装置。
3. 前記デジタル−アナログ変換手段のデジタル−アナログ変換が、前記行の選択の間に活性化される変換スイッチの数により決定されることを特徴とする請求項１記載のマトリクス表示装置。
4. 前記デジタル−アナログ変換手段が、前記変換スイッチにより共通の場所に相互接続可能なキャパシタンスを有し、前記共通の場所が、選択スイッチを介して前記列電極に相互接続可能であると共に、他のスイッチを介して基準電圧に相互接続可能であることを特徴とする請求項３記載のマトリクス表示装置。
5. 各列電極が少なくとも異なる幅のサブ電極を有し、各サブ電極が前記変換スイッチにより共通の場所に相互接続可能であり、前記共通の場所が他のスイッチを介して基準電圧に相互接続可能であることを特徴とする請求項３記載のマトリクス表示装置。
6. 前記行の選択の間に、バイナリデータを前記変換スイッチに供給し、当該バイナリデータの供給後に前記他のスイッチを活性化する手段と、前記デジタル−アナログ変換手段を放電する手段とを更に有することを特徴とする請求項４又は５記載のマトリクス表示装置。
7. ある行の画像素子に関して、少なくとも２つの列電極が変換スイッチにより相互接続可能であり、各列電極に関する画像素子が、分離しているサブ行電極により選択されることを特徴とする請求項１記載のマトリクス表示装置。
8. 異なるサブ行の選択の間に、再分配信号を前記変換スイッチに供給する手段を有することを特徴とする請求項７記載のマトリクス表示装置。

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