JP4931713B2

JP4931713B2 - 力学量センサ

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Publication number: JP4931713B2
Application number: JP2007181735A
Authority: JP
Inventors: 武内山; 光男鎗田; 明江川
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2006-08-08
Filing date: 2007-07-11
Publication date: 2012-05-16
Anticipated expiration: 2027-07-11
Also published as: JP2008064742A

Description

本発明は、例えば加速度や角速度などの力学量を検出する力学量センサに関し、特に、作用する力学量を静電容量の変化から検出する技術に関する。

ビデオカメラの手ぶれ補正装置や車載用のエアバッグ装置、ロボットの姿勢制御装置など広い分野において、物体に作用する力学量を検出するための力学量センサが用いられている。
力学量センサの１つに、作用する加速度を検出する加速度センサがある。
加速度センサは、例えば、可動体である質量体（マス）に設けられた電極と固定電極との間の静電容量変化から質量体の変位を検出し、この質量体の変位に基づいて作用する加速度を検出する方法を用いている。
そして、電極間における静電容量の変化の検出には、静電容量を対応する電圧に変換するＣ／Ｖ変換回路（静電容量／電圧変換装置）が用いられている。

図８は、従来のキャリア変調によるＣ／Ｖ変換回路の構成を示した図である。
上述した静電容量検出型の加速度センサにおいて用いられる一般的なＣ／Ｖ変換回路として、図８に示されるキャリア変調を用いた変換回路がある。
詳しくは、質量体（マス）に設けられた電極と固定電極から構成される一対の静電容量素子Ｃ１０１とＣ１０２とを直列に接続し、その両端から位相が反転した（１８０°ずれた）周波数の高いキャリア信号をそれぞれ印加する。

そして、キャリア信号の出力をＣ１０１とＣ１０２の接続点から取り出し、増幅器ＩＣ１０１へ入力する。
増幅器ＩＣ１０１へは、Ｃ１０１とＣ１０２の静電容量の差分に対応した振幅の信号が入力され、増幅器ＩＣ１０１の出力端子からは、所定の増幅度で増幅された信号（Ｖｏｕｔ）がＣ１０１及びＣ１０２における静電容量の変化量として出力される。
そして、増幅器ＩＣ１０１の出力、即ち、検出電極（Ｃ１０１、Ｃ１０２）の差動容量に基づいて、質量体の変位を検出する。
なお、Ｃ１０１とＣ１０２は、質量体の姿勢が変化した際の静電容量の変化傾向（増減傾向）が異なる位置に配置されているものとする。

上述したような検出電極の差動容量に基づいて質量体の変位を検出する場合、初期状態（質量体の変位がゼロの状態）においてＣ１０１≠Ｃ１０２となっていると、Ｃ１０１とＣ１０２の差分の絶対値に比例したオフセット電圧（残留偏差電位）が、増幅器ＩＣ１０１の出力に生じる。なお、Ｃ１０１≠Ｃ１０２は、センサの製造時のばらつき等により生じる。
この発生したオフセット電圧は、検出する加速度出力の誤差となるため、正確な加速度検出ができなくなる。
また、増幅器ＩＣ１０１における増幅度（ＣＶ変換ゲイン）が高い場合、このオフセット電圧により信号出力が飽和してしまい、高感度での加速度の検出が困難となる。

そこで従来、このような初期状態に生じるオフセット電圧を抑制する技術が、下記の特許文献に提案されている。
特開平８−１３６５７５号公報

特許文献１には、補正用コンデンサを形成した多層基板をセンサに付加し、容量バランスをとる技術が提案されている。
詳しくは、電極をレーザトリミングの技法を用いてカットすることにより、容量値を調整可能とした補正用コンデンサを多層基板上に形成し、加速度検知部及び回路部（ガラス基板）に対して、さらにこの多層基板を積層する。

しかしながら、特許文献１に記載の技術では、容量バランスをとるための補正用コンデンサを設けるために、即ち、初期状態におけるオフセット電圧をキャンセルするために、センサ構造体と信号処理用ＩＣの他に、別途多層基板が必要となる。
そのため、センササイズが大きくなるだけでなく、多層基板の材料コストがアップしてしまう。

そこで本発明では、センササイズを拡大（増大）させることなく、初期状態におけるオフセット出力のキャンセル補正を行うことができる力学量センサを提供することを目的とする。

（１）前記目的を達成するために、請求項１記載の発明では、中空部を有するフレームと、錘と、前記錘を前記フレームの中空部で支持する梁と、前記錘及び前記梁からなる可動部に対向配置された固定電極と、前記固定電極が設けられた固定基板と、前記可動部と前記固定電極との間に生じる静電容量の変化を検出する検出手段と、前記検出手段の検出結果に基づいて、作用する力学量を出力する出力手段と、前記フレームの中空部及び前記固定基板に配置された、前記検出手段の初期状態におけるオフセット出力のキャンセル補正を行う補正回路と、を備え、前記補正回路は、前記可動部と前記固定電極とからなる静電容量素子に対して並列に接続される補正用コンデンサからなり、前記補正用コンデンサは、複数の静電容量素子を有し、これらの静電容量素子の接続状態を変化させることにより静電容量が変化する可変コンデンサであり、前記可変コンデンサを構成する前記複数の静電容量素子は、誘電体として機能する絶縁層を中間に有する積層基板を加工することにより形成されていることを特徴とする力学量センサを提供する。
（２）請求項２記載の発明では、前記フレーム、前記可動部及び前記複数の静電容量素子は、同一の前記積層基板を加工することにより形成されていることを特徴とする請求項１記載の力学量センサを提供する。
（３）請求項３記載の発明では、前記積層基板は、シリコン基板上の絶縁層上にシリコン層を有するＳＯＩ（シリコン・オン・インシュレータ）基板からなり、前記可変コンデンサを構成する前記複数の静電容量素子は、前記シリコン基板及び前記シリコン層を電極とすることを特徴とする請求項１または請求項２記載の力学量センサを提供する。
（４）請求項７に記載の発明では、中空部を有するフレームと、錘と、前記錘を前記フレームの中空部で支持する梁と、前記錘及び前記梁からなる可動部に対向配置された固定電極と、前記固定電極が設けられた固定基板と、前記可動部と前記固定電極との間に生じる静電容量の変化を検出する検出手段と、前記検出手段の検出結果に基づいて、作用する力学量を出力する出力手段と、前記固定基板に配置された、前記検出手段の初期状態におけるオフセット出力のキャンセル補正を行う補正回路と、を備え、前記補正回路は、前記可動部と前記固定電極とからなる静電容量素子に対して並列に接続される補正用コンデンサからなり、前記補正用コンデンサは、複数の静電容量素子を有し、これらの静電容量素子の接続状態を変化させることにより静電容量が変化する可変コンデンサであり、前記可変コンデンサを構成する前記複数の静電容量素子は、前記固定基板における前記固定電極の配置面の反対面に設けられた補正用電極と、前記固定電極とからなることを特徴とする力学量センサを提供する。

本発明によれば、補正回路をフレームの中空部及び固定基板のうちの少なくとも一方に配置することにより、センササイズを拡大（増大）させることなく、初期状態におけるオフセット出力のキャンセル補正を行うことができる。

以下、本発明の好適な実施の形態について、図１〜図７、及び図９〜図１３を参照して詳細に説明する。
（１）実施形態の概要
物体に働く加速度や角速度などの力学量を、梁１２で支持された錘１３の姿勢変化に基づいて検出する。
梁１２は、容易に変形（撓み・反り・曲がり）が可能な部材により構成される。梁１２は、フレーム１１に固定されており、その中心部に錘１３が固定されている。錘１３に加速度や角速度などの力が作用すると、錘１３の姿勢が変化する。
この錘１３の姿勢変化は、錘１３の上面（可動電極）と対向する固定電極２１、２２との間の静電容量の変化量に基づいて検出する。

可動電極と固定電極２１、２２との間の静電容量の変化は、Ｃ／Ｖ変換回路において、静電容量の変化量に対応（相当）する電圧値に変換される。
Ｃ／Ｖ変換回路では、可動電極と固定電極２１からなる静電容量素子Ｃ１と、可動電極と固定電極２２からなる静電容量素子Ｃ２の差動容量（容量変化量）に基づいて、キャリア信号を振幅変調し、これを復調することによって容量変化を電圧信号として取り出す。
差動容量検出型のＣ／Ｖ変換回路（図４）では、初期状態においては、静電容量素子Ｃ１と静電容量素子Ｃ２との静電容量差、即ち差動容量が存在する場合、Ｃ／Ｖ変換回路に、静電容量差に対応するオフセット電圧（残留偏差電圧）が生じる。
過度の静電容量差（ばらつき）が存在する場合、変換ゲインの値によっては、オフセット電圧によりＣ／Ｖ変換回路の出力が飽和するおそれがある。

そこで、本実施の形態では、差動容量検出型のＣ／Ｖ変換回路の初期状態におけるオフセット電圧（オフセット出力）のレベルを低下（キャンセル）させるための補正回路をセンサ構造体の内部に設ける。
補正回路（補正用の静電容量Ｃ１’、Ｃ２’）は、ＳＯＩ基板の活性層１０１と支持層１０３を電極とする複数のコンデンサ素子から構成される。これらの複数のコンデンサは、ポスト構造（柱構造）の補正用コンデンサ１４１、１４２における活性層１０１を分割することにより形成される。
補正回路は、検出対象容量である静電容量素子Ｃ１、Ｃ２に対して並列に接続されている。
そして、Ｃ／Ｖ変換回路における容量バランスをとる（保つ）ように、静電容量Ｃ１’又は静電容量Ｃ２’を構成する複数のコンデンサ素子の接続配線をレーザビームを用いてカットすることにより、初期状態におけるオフセット電圧のキャンセル化（低減化）を図る。

オフセット電圧のレベルを低下させるための補正回路は、上部ガラス基板２’に設けるようにしてもよい。
この場合、補正回路（静電容量Ｃ１’、Ｃ２’）は、固定電極２１、２２と上部ガラス基板２’の外側面に設けられた複数の電極からなる静電容量素子で構成される。
補正回路は、検出対象容量である静電容量素子Ｃ１、Ｃ２に対して並列に接続されており、補正回路を構成する静電容量素子の接続配線をカットすることにより、初期状態におけるオフセット電圧のキャンセル化を図るようにしてもよい。
また、補正回路を上部ガラス基板２’に設ける場合には、固定電極２１、２２と上部ガラス基板２’の外側面に設けられた複数の電極からなる静電容量素子の接続配線を予め切り離し、補正容量に応じてボンディングワイヤなどで配線を繋ぎオフセット電圧の調整を行うようにしてもよい。

（２）実施形態の詳細
本実施の形態では、力学量センサの一例として静電容量検出型加速度センサ（以下、加速度センサとする）を用いて説明する。
図１は、本実施形態に係る加速度センサの概略構造を示した斜視図である。
なお、図１では、加速度センサの構造をわかりやすく表現するために、各層の構造を離して表現しているが、実際は、各層が積層した状態で構成されている。
図１に示すように、加速度センサ（センサ構造体）は、可動部構造体１が上部ガラス基板２及び下部ガラス基板３によって上下方向から挟み込まれた３層構造となっている。

加速度センサを構成する基板における各層の積層方向と同一方向を上下方向、即ちｚ軸（方向）と定義する。そして、このｚ軸と直交し、かつ互いの軸と直交する軸をｘ軸（方向）及びｙ軸（方向）と定義する。つまり、ｘ軸、ｙ軸、ｚ軸は、それぞれ互いに直交する３軸となる。
本実施の形態に係る加速度センサにおける可動部構造体１は、半導体基板を加工して形成された半導体センサ素子を用いて構成されている。なお、半導体基板の加工は、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いて行うことができる。

図２（ａ）は、可動部構造体１の上面部を示した平面図であり、図２（ｂ）は、上部ガラス基板２の下面部を示した平面図である。
なお、説明の煩雑化を避けるため、図２（ｂ）には、上部ガラス基板２の上面部から見た、上部ガラス基板２の下面部のパターン（電極、配線、パッド等）の透視図（透過図）を示す。
また、図３（ａ）は、図２（ａ）に示すＸ−Ｘ’部における加速度センサの断面を示した図である。

図２（ａ）に示すように、可動部構造体１は、ＳＯＩ（シリコン・オン・インシュレータ）基板にエッチング処理を施すことによって、フレーム１１、梁１２、錘１３及び補正用コンデンサ１４１、１４２が形成されている。
ＳＯＩ基板とは、シリコン基板の中間層に酸化膜を埋め込んだ基板であり、詳しくは、図３（ａ）に示すように、シリコン層からなる支持層１０３、シリコン酸化膜層からなる絶縁層１０２、シリコン層からなる活性層１０１の３層構造を有する基板である。

フレーム１１は、錘１３を囲むように可動部構造体１の周縁部に設けられた固定部であり、可動部構造体１の枠組みを構成する。
また、フレーム１１には、フレーム１１の領域におけるＳＯＩ基板の支持層１０３と活性層１０１とを電気的に接続し、同電位状態とするためのコンタクト１５、即ち電気接点が設けられている。

梁１２は、錘１３の中心からｘ軸方向に沿ってフレーム１１の方向に延びる２つの帯状の薄部材であり、可撓性を有している。
錘１３は、２つの梁１２によってフレーム１１に固定された質量体である。錘１３は、梁１２の作用により、外部より加わる力により振動させたり、捩れる動きが可能となっている。錘１３は、導電性を有し、その側面は可動電極として機能する。また、錘１３及び梁１２は、加速度センサにおける可動部として機能する。
錘１３には、錘１３の領域におけるＳＯＩ基板の支持層１０３と活性層１０１とを電気的に接続し、同電位状態とするためのコンタクト１６、即ち電気接点が錘１３の中心に設けられている。
コンタクト１５、１６は、導通用のピン又はスルーホールによって形成されている。
補正用コンデンサ１４１、１４２は、小さな柱構造を有するポスト部材である。なお、補正用コンデンサ１４１、１４２の詳細については後述する。

図２（ｂ）に示すように、上部ガラス基板２の下面（可動部構造体１との対向面）には、錘１３の中心を基準点（０点）とした場合における、錘１３のｙ軸方向の正の領域（図面上のｘ軸を中心とする右側の領域）と対向する部位に固定電極２１が設けられている。
同様に、錘１３のｙ軸方向の負の領域（図面上のｘ軸を中心とする左側の領域）と対向する部位に固定電極２２が設けられている。
上部ガラス基板２には、これらの固定電極２１、２２の電位を加速度センサの外部に取り出す（引き出す）ための中継部として機能する電極パッド２２１、２２２が設けられている。
上部ガラス基板２の下面（可動部構造体１との対向面）には、可動部構造体１におけるフレーム１１の電位（共通電位）を加速度センサの外部に取り出す（引き出す）ための中継部として機能する電極パッド２２３が設けられている。

上部ガラス基板２の下面（可動部構造体１との対向面）には、補正用コンデンサ１４１、１４２における活性層１０１側の電極と固定電極２１、２２とを電気的に接続するための中継部として機能する電極パッド２３１、２３２が設けられている。
上部ガラス基板２の下面（可動部構造体１との対向面）には、電極パッド２３１と固定電極２１（電極パッド２２１）、電極パッド２３２と固定電極２２（電極パッド２２２）をそれぞれ電気的に接続するための配線２４１、２４２が設けられている。

図１に示すように、上部ガラス基板２の上面（外側面）には、加速度センサの信号を外部へ引き出す（取り出す）ためのビアホール４１、４２、４３が設けられている。
ビアホール４１は、電極パッド２２１を介して、固定電極２１（電極パッド２３１）の電位を加速度センサの外部に取り出す引き出し電極である。
ビアホール４２は、電極パッド２２２を介して、固定電極２２（電極パッド２３２）の電位を加速度センサの外部に取り出す引き出し電極である。
ビアホール４３は、電極パッド２２３を介して、可動部構造体１におけるフレーム１１の電位（共通電位）を加速度センサの外部に取り出す（引き出す）引き出し電極である。

ビアホール４１、４２、４３は、上部ガラス基板２上の電極パッド２２１〜２２３の配設部分に設けられたスルーホール、スルーホールの内壁及び底面に沿って形成された導電膜によって構成されている。
スルーホールは、上部ガラス基板２の外側から内側に向かって、即ち、電極の配置面に向かって開口面積が小径となるテーパー形状の貫通孔である。
また、スルーホール内部に設けられた導電膜は、可動部構造体１及び上部ガラス基板２を接合した際に、確実に電極パッド２２１〜２２３と電気的コンタクト（導通）をとるように構成されている。

図１に示すように、下部ガラス基板３の上面（可動部構造体１との対向面）には、補正用コンデンサ１４１、１４２における支持層１０３側の電極と可動部構造体１におけるフレーム１１とを電気的に接続する（共通電位と同電位状態とする）ための中継部として機能する電極パッド３１、３２が設けられている。

また、図３（ａ）に示すように、可動部の上面、即ち、梁１２及び錘１３の上面（上部ガラス基板２との対向面）と、上部ガラス基板２との間には、錘１３を可動にするための可動隙間１８が形成されている。上部ガラス基板２は、この可動隙間１８を封止するように接合されている。
可動部の下面、即ち、梁１２及び錘１３の下面（下部ガラス基板３との対向面）と下部ガラス基板３との間、さらに錘１３の周部においても、錘１３を可動にするための可動隙間１９が形成されている。下部ガラス基板３は、この可動隙間１９を封止するように接合されている。
なお、可動隙間１８、１９は、より真空に近い状態となっている。このように、センサの内部を真空状態とすることにより、錘１３が動作する際の空気抵抗を低減することができ、加速度センサの検出感度（検出精度）を向上させることができる。

なお、可動部構造体１のフレーム１１、梁１２、錘１３、補正用コンデンサ１４１、１４２を形成する際には、シリコン基板をプラズマによる深いトレンチエッチングを施すＤ−ＲＩＥ（ディープ−リアクティブ・イオン・エッチング）技術を利用して行う。
本実施の形態に係る加速度センサでは、可動部構造体１はＳＯＩ基板を用いて形成されている。
そのため、中間の絶縁層１０２（酸化膜層）を、梁１２、錘１３、補正用コンデンサ１４１、１４２を加工する際のエッチング処理において、エッチング遮断層（ストップ層）として機能させることにより、厚み方向に対する加工精度を向上させることができる。

上部ガラス基板２及び下部ガラス基板３は、可動部構造体１を封止するように接合された固定基板である。上部ガラス基板２及び下部ガラス基板３は、それぞれ、可動部構造体１のフレーム１１において陽極接合によって接合されている。

次に、このように構成される加速度センサの動作について説明する。
本実施の形態に係る加速度センサは、図３（ｂ）に示すように、加速度が作用すると、応力が働き錘１３の姿勢が変化する。即ち、錘１３が図３（ａ）に示す静止状態に対して傾く。
この錘１３の姿勢の変化（傾き、ねじれ量）を検出することによって、作用する加速度の向きや大きさを検出するようになっている。

また、本実施の形態に係る加速度センサは、フレーム１１の内壁面からセンサ（錘１３）の中心方向に延びる梁１２によって錘１３をフレーム１１の中空部に支持する構造となっている。
このように、錘１３をフレーム１１内壁面から、即ち外側から支持することにより、錘１３は、加速度等の外力が作用する際に大きな変位量を得ることができる。

例えば、図３（ｂ）に示すように、ｙ軸方向に加速度が作用し、錘１３の姿勢がｙ軸に対して傾くと、固定電極２１、２２と可動電極（錘１３）との距離が変化する。
詳しくは、固定電極２１と可動電極（錘１３）との間の距離が小さくなり、一方、固定電極２２と可動電極（錘１３）との間の距離が大きくなる。
このような、電極間の距離の変化は、電極間の静電容量の変化として現れ、これらの静電容量の変化に基づいて、錘１３の姿勢変化を検出することができる。

電極間の距離の変化、即ち電極間の静電容量の変化は、図示しない加速度センサの外部に設けられた信号処理部（制御部）におけるＣ／Ｖ（静電容量／電圧）変換回路を用いて電気的に検出される。
本実施の形態に係る加速度センサでは、上述したビアホール４１、４２、４３を介してＣ／Ｖ変換回路に電極間の静電容量の検出信号が入力されるように構成されている。
検出された錘１３の姿勢の変化（傾斜方向、傾斜度合い等）に基づいて、信号処理部において、錘１３の姿勢の変化量を加速度の検出信号である電気信号に変換する。

ここで、本実施の形態におけるＣ／Ｖ変換回路の動作について説明する。
図４は、本実施の形態に係るＣ／Ｖ変換回路の構成を示した図である。
このＣ／Ｖ変換回路は、静電容量素子Ｃ１又は静電容量素子Ｃ２の静電容量の初期状態からの変化量を対応する電圧値に変換しＶｏｕｔ（出力信号）として出力する回路である。
図４に示す静電容量素子Ｃ１は、固定電極２１と可動電極（錘１３）からなり、静電容量素子Ｃ２は、固定電極２２と可動電極（錘１３）からなる。
また、静電容量Ｃ１’は、補正用コンデンサ１４１からなり、静電容量Ｃ２’は、補正用コンデンサ１４２からなる。
静電容量素子Ｃ１、Ｃ２にそれぞれ並列接続された静電容量Ｃ１’、Ｃ２’は、補正回路として機能する。

図４に示すようにＣ／Ｖ変換回路は、同期した高周波信号を発生させる交流電圧源Ｖｓ１、Ｖｓ２を備えている。交流電圧源Ｖｓ１及びＶｓ２の一端は、それぞれ筐体接地、即ちＦＧ（フレームグラウンド）レベルに接続されている。
交流電圧源Ｖｓ１、Ｖｓ２の他端は、それぞれビアホール４１、４２（図１参照）と電気的に接続されている。
交流電圧源Ｖｓ１、Ｖｓ２から供給されるキャリア信号は、ビアホール４１、４２を介して、それぞれ静電容量素子Ｃ１、Ｃ２の一端（固定電極２１、２２）に印加（入力）される。

静電容量素子Ｃ１、Ｃ２の他端同士は、電気的に接続されている。即ち、静電容量素子Ｃ１、Ｃ２は、直列接続されている。
そして、直列接続されている静電容量素子Ｃ１、Ｃ２の接合点が、演算増幅器ＩＣ１の反転入力端子（−）と接続されている。演算増幅器ＩＣ１の非反転入力端子（＋）は接地されている。
演算増幅器ＩＣ１の出力端子と反転入力端子との間に、帰還抵抗として機能する抵抗Ｒｆが接続されている。
演算増幅器ＩＣ１の出力端子から出力される電圧は、Ｃ／Ｖ変換回路の出力電圧Ｖｏｕｔとして扱う。

なお、本実施の形態に係るＣ／Ｖ変換回路で用いられる演算増幅器ＩＣ１は、アナログ集積回路であるオペアンプ（オペレーショナル・アンプリファイア）によって構成されている。
演算増幅器ＩＣ１の反転入力端子（−）は、ここに入力される信号が反転され、出力に増幅されて出てくる端子である。
一方、非反転入力端子（＋）は、ここに入力される信号は反転されずに増幅されて出てくる端子である。
オペアンプの利得は極めて高く、また周波数特性の範囲も直流から数ＭＨｚまでの増幅が可能である。
図示していないが、演算増幅器ＩＣ１には、電源の端子が設けられており、この端子から動作用の電力が供給されるようになっている。
なお、演算増幅器ＩＣ１の出力の最大値は、演算増幅器ＩＣ１に供給される電圧を超えることはない。

次に、図１に示す本実施の形態に係るＣ／Ｖ変換回路の動作について説明する。
ここでは、Ｃ／Ｖ変換回路の主動作について説明するため、はじめは、静電容量Ｃ１’、Ｃ２’がない回路を想定する。
交流電圧源Ｖｓ１から高周波（例えば、１ＭＨｚ）のキャリア信号Ｖｓｉｎ（ωｔ）が静電容量素子Ｃ１に印加される。但し、Ｖは振幅、ωは角周波数、ｔは時間を示す。
すると、Ｉ１＝ｊωＶＣ１ｓｉｎ（ωｔ）で表される電流Ｉ１が静電容量素子Ｃ１に流れる。但し、ｊは虚数、Ｃ１は静電容量素子Ｃ１の静電容量を示す。

交流電圧源Ｖｓ２から交流電圧源Ｖｓ１を反転させた（位相を１８０°ずらした）キャリア信号−Ｖｓｉｎ（ωｔ）が静電容量素子Ｃ２に印加される。
すると、Ｉ２＝−ｊωＶＣ１ｓｉｎ（ωｔ）で表される電流Ｉ２が静電容量素子Ｃ２に流れる。但し、ｊは虚数、Ｃ２は静電容量素子Ｃ２の静電容量を示す。

そして、上述した静電容量素子Ｃ１に流れる電流Ｉ１及び静電容量素子Ｃ２に流れる電流Ｉ２の絶対値の差分の電流Ｉ３が増幅回路に流れる。
演算増幅器ＩＣ１及び抵抗Ｒｆからなる増幅回路における、演算増幅器ＩＣ１の反転入力端子（−）に電流Ｉ３が流れ込む。
反転入力端子（−）から信号が入力されるため、演算増幅器ＩＣ１からは、位相が１８０°ずれ、かつ増幅された電圧（信号）が出力される。
演算増幅器ＩＣ１の反転入力端子（−）には、電流Ｉ３＝Ｉ１＋Ｉ２が流れ込む。
このＩ３は次式で表される。
Ｉ３＝ｊω（ＶＣ１−ＶＣ２）ｓｉｎ（ωｔ） …（１）
また、演算増幅器ＩＣ１の出力電圧Ｖｏｕｔは、次式で表される。
Ｖｏｕｔ＝ｊω（Ｃ１−Ｃ２）ＲｆＶｓｉｎ（ωｔ） …（２）
但し、Ｒｆは帰還抵抗Ｒｆの抵抗値を示す。
式（２）から分かるように、演算増幅器ＩＣ１の出力電圧Ｖｏｕｔとして、静電容量Ｃ１、Ｃ２の差分に比例した値が出力される。

上述したようなＣ／Ｖ変換回路の初期状態における、静電容量素子Ｃ１及び静電容量素子Ｃ２の静電容量値、即ち、固定電極２１、２２と可動電極（錘１３）との間の静電容量は、等しくなるように設計されている。
そして、理想的には、初期状態において、演算増幅器ＩＣ１の出力電圧Ｖｏｕｔが０（ゼロ）となることが望ましい。
つまり、初期状態においては、静電容量素子Ｃ１と静電容量素子Ｃ２との静電容量差、即ち差動容量が存在せず、演算増幅器ＩＣ１の出力電圧Ｖｏｕｔが０となることが望ましい。
即ち、初期状態におけるオフセット電圧が発生しないことが望ましい。
なお、初期状態とは、錘１３に加速度が作用していない状態、即ち、錘１３の姿勢が変化していない状態を示す。

しかしながら、実際に複数の静電容量素子を形成する場合、加工の段階（エッチング処理などの製造過程）において、ばらつき（誤差）が生じてしまい、完全に静電容量の一致する複数の静電容量素子を加工形成することは極めて困難である。
なお、静電容量のばらつきは、静電容量素子の電極間の対向面積、また電極間の対向距離の誤差などによって生じる。
また、電極などの引き出し配線の寄生容量によっても静電容量のばらつきが生じる。

そこで、本実施の形態に係るＣ／Ｖ変換回路では、静電容量素子Ｃ１及び静電容量素子Ｃ２との間に静電容量のばらつき（誤差）が存在する場合であっても、適切に静電容量の変化量を検出し、出力電圧Ｖｏｕｔとして出力することができるように調整（補正）を行う。
詳しくは、図４に示すように、静電容量素子Ｃ１及び静電容量素子Ｃ２の検出用の静電容量素子に、それぞれ補正用の静電容量Ｃ１’、Ｃ２’を並列に接続する。
そして、初期状態において、演算増幅器ＩＣ１の出力電圧Ｖｏｕｔが０となるように、即ち、Ｃ１＋Ｃ１’＝Ｃ２＋Ｃ２’となるように、補正用の静電容量Ｃ１’あるいは静電容量Ｃ２’の値を調整（補正）する。これにより、初期状態におけるオフセット電圧をキャンセルすることができる。

次に、Ｃ／Ｖ変換回路（加速度センサ）の初期状態における静電容量値の補正方法、即ち、オフセット調整方法について説明する。
はじめに、Ｃ１＋Ｃ１’＝Ｃ２＋Ｃ２’とするために、静電容量Ｃ１’あるいは静電容量Ｃ２’どちらの容量を調整するかを特定する。
初期状態において、交流電圧源Ｖｓ１、Ｖｓ２からそれぞれ、キャリア信号Ｖｓｉｎ（ωｔ）及びキャリア信号−Ｖｓｉｎ（ωｔ）を印加する。
そして、その時の演算増幅器ＩＣ１の出力電圧Ｖｏｕｔの位相と、交流電圧源Ｖｓ１から印加されたキャリア信号の位相とを比較する。

図５（ａ）は、交流電圧源Ｖｓ１のキャリア信号の波形を示し、（ｂ）はＣ１＋Ｃ１’＞Ｃ２＋Ｃ２’の場合における出力電圧Ｖｏｕｔ信号の波形を示し、（ｃ）はＣ１＋Ｃ１’＜Ｃ２＋Ｃ２’の場合における出力電圧Ｖｏｕｔ信号の波形を示す。
補正用の静電容量Ｃ１’、Ｃ２’を設けた場合、出力電圧Ｖｏｕｔは、次式で示される。
Ｖｏｕｔ＝ｊω｛（Ｃ１＋Ｃ１’）−（Ｃ２＋Ｃ２’）｝ＲｆＶｓｉｎ（ωｔ）…（３）

従って、図５（ｂ）に示すように、出力電圧Ｖｏｕｔの位相に対し、交流電圧源Ｖｓ１から印加されたキャリア信号Ｖｓｉｎ（ωｔ）の位相が９０°進んでいる場合、（Ｃ１＋Ｃ１’）−（Ｃ２＋Ｃ２’）の値が正となるため、（Ｃ１＋Ｃ１’）＞（Ｃ２＋Ｃ２’）であることが明らかとなる。
（Ｃ１＋Ｃ１’）＞（Ｃ２＋Ｃ２’）の関係が検出された場合には、静電容量Ｃ１’の値を小さくなるように調整（補正）し、（Ｃ１＋Ｃ１’）＝（Ｃ２＋Ｃ２’）とする。

同様に、図５（ｃ）に示すように、出力電圧Ｖｏｕｔの位相に対し、交流電圧源Ｖｓ１から印加されたキャリア信号Ｖｓｉｎ（ωｔ）の位相が９０°遅れている場合、（Ｃ１＋Ｃ１’）−（Ｃ２＋Ｃ２’）の値が負となるため、（Ｃ１＋Ｃ１’）＜（Ｃ２＋Ｃ２’）であることが明らかとなる。
（Ｃ１＋Ｃ１’）＜（Ｃ２＋Ｃ２’）の関係が検出された場合には、静電容量Ｃ２’の値を小さくなるように調整（補正）し、（Ｃ１＋Ｃ１’）＝（Ｃ２＋Ｃ２’）とする。

次に、具体的な補正用の静電容量Ｃ１’、Ｃ２’の回路定数（容量値）の調整方法について説明する。
ここでは、静電容量Ｃ１’、Ｃ２’は、同様の構成を有し、同様の調整方法を用いることができるため、ここでは、静電容量Ｃ１’における調整方法について説明し、静電容量Ｃ２’については説明を省略する。
前述したように、本実施の形態における、補正用の静電容量Ｃ１’は、補正用コンデンサ１４１を用いて構成されている。

図６（ａ）は、静電容量Ｃ１’の概略構成を示した図であり、（ｂ）は、静電容量Ｃ１’の等価回路を示した図である。
なお、図６（ａ）では、説明の煩雑化を避けるため、上部ガラス基板２及び下部ガラス基板３の記載は省略する。
図６（ｂ）に示すように、静電容量Ｃ１’は、固定電極２１と可動電極（錘１３）とにより構成される静電容量素子Ｃ１に対して並列に接続された４つの静電容量素子（Ｃａ〜ｄ）により構成されている。
これら４つの静電容量素子（Ｃａ〜ｄ）は、補正用コンデンサ１４１に同時に作り込まれている、即ち、補正用コンデンサ１４１として一体形成されている。

詳しくは、図６（ａ）に示すように、補正用コンデンサ１４１における支持層１０３から構成される一方の電極５１は、４つの静電容量素子（Ｃａ〜ｄ）間において共通とする。
そして、補正用コンデンサ１４１における活性層１０１の領域を４分割して電極６１ａ〜ｄを形成し、これら電極６１ａ〜ｄによって４つの静電容量素子（Ｃａ〜ｄ）の他方の電極がそれぞれ構成される。
即ち、電極５１と電極６１ａにより静電容量素子Ｃａを構成し、電極５１と電極６１ｂにより静電容量素子Ｃｂを構成する。同様に、電極５１と電極６１ｃにより静電容量素子Ｃｃを構成し、電極５１と電極６１ｄにより静電容量素子Ｃｄを構成する。

シリコン酸化膜層からなる絶縁層１０２は、４つの静電容量素子（Ｃａ〜ｄ）におけるそれぞれの電極間に配設される誘電体として機能する。
なお、電極６１ａ〜ｄは、ＳＯＩ基板にエッチング処理を施して可動部構造体１のフレーム１１、梁１２、錘１３を形成する際に、これらの部位を形成する基板と同一基板を、同時に加工することにより、補正用コンデンサ１４１に作り込む（形成する）。
このように、可動部構造体１の製造工程において、補正用コンデンサ１４１を同時に作り込む（形成する）ことにより、適切に製造工数、製造コストの増大（アップ）を抑制することができる。

また、活性層１０１を分割して形成される電極６１ａ〜ｄのそれぞれの分割幅の比、即ち、電極６１ａ〜ｄの支持層１０３との対向面積の比（電極面積の比）は、次にように構成されている。
Ｃａ：Ｃｂ：Ｃｃ：Ｃｄ＝１：２：４：８
なお、電極間の距離が等しい場合、静電容量は、電極の面積に比例するため、４つの静電容量素子（Ｃａ〜ｄ）の静電容量の関係もこのようになる。
このように、４つの静電容量素子（Ｃａ〜ｄ）の静電容量を、静電容量素子Ｃａを「１」と想定し、デジタル的な４ビット方式に相当するように設定する。
これにより、簡単（シンプル）な構成でありながら、４つの静電容量素子（Ｃａ〜ｄ）の組合せ次第で、適切な容量値へ減らす調整（減らし補正）の細かな設定を容易に行うことができる。

図６（ａ）に示すように、４つの静電容量素子（Ｃａ〜ｄ）に共通する電極５１は、下部ガラス基板３の上面（可動部構造体１との対向面）に設けられた電極パッド３１に電気的に接続されている。
そして、電極５１は、この電極パッド３１を介して可動部構造体１におけるフレーム１１と電気的に接続され、さらに梁１２を介して錘１３（可動電極）、即ち、静電容量素子Ｃ１の一端と電気的に接続される。

一方、電極６１ａ〜ｄは、上部ガラス基板２の下面（可動部構造体１との対向面）に設けられた電極パッド２３１（詳しくは、電極パッド２３１ａ〜ｄ）にそれぞれ電気的に接続されている。電極パッド２３１ａ〜ｄには、配線２４１が接続されている。
そして、電極６１ａ〜ｄは、この配線２４１を介して、固定電極２１、即ち、静電容量素子Ｃ１の他端と電気的に接続される。

図６（ａ）に示すように、固定電極２１と電極６１ａ〜ｄを接続する配線２４１は、主配線２５１と、この主配線２５１から分岐された分岐配線２６１ａ〜ｄから構成されている。
電極６１ａ〜ｄ（電極パッド２３１ａ〜ｄ）は、それぞれ分岐配線２６１ａ〜ｄを介して主配線２５１と接続されている。
本実施の形態では、調整量（減らす容量）、即ち補正量に応じて、図６（ａ）に示すように、分岐配線２６１ａ〜ｄの一部（破線で示すカットポイントａ〜ｄ）を電気的に切断（カット）し、静電容量Ｃ１’の回路定数（容量値）の調整（減らし補正）を行う。
即ち、静電容量Ｃ１’は、４つの静電容量素子（Ｃａ〜ｄ）の接続状態を変化させることにより静電容量の減らし調整（静電容量値が減少する方向への調整）が可能な可変コンデンサ（調整用コンデンサ）として機能する。

なお、分岐配線２６１ａ〜ｄの切断は、レーザビームを用いたレーザトリミング技術を利用して行う。
レーザビームを用いることにより、上部ガラス基板２の外側（外面）からでも、内側（内面）に配設されている分岐配線２６１ａ〜ｄを適切に切断することができる。
従って、可動部構造体１に上部ガラス基板２及び下部ガラス基板３を接合した後に、静電容量Ｃ１’（又はＣ２’）の補正を行うことができる。

上述したように本実施の形態では、補正用コンデンサ１４１、１４２をＳＯＩ基板を加工することにより形成する。
ＳＯＩ基板における絶縁層１０２の厚みは、０．数μｍ〜数μｍと薄い構造となっている。即ち、補正用コンデンサ１４１、１４２における電極間の距離（間隔）は、極めて小さく（μメートルオーダーで）構成されている。
そのため、補正用コンデンサ１４１、１４２を形成する際に必要なＳＯＩ基板の面積（領域）は、固定電極２１、２２（数百μｍ角）と比較して十分に小さい面積で構成することができる。

例えば、上述した静電容量検出型の加速度センサ（力学量センサ）における、可動電極（錘１３）と固定電極２１、２２との間の静電容量（電極容量）は、通常０．数ｐＦ〜数ｐＦであり、そのばらつきは、それより一桁小さく、０．０数ｐＦ〜０．数ｐＦ程度である。
具体的には、上述した補正用コンデンサ１４１、１４２を、１００μｍ角のポスト構造（柱構造）で形成した場合、静電容量は、０．３５ｐＦとなり、１０μｍ角のポスト構造（柱構造）で形成した場合、静電容量は、０．０３５ｐＦとなる。
但し、ＳＯＩ基板における絶縁層１０２の厚みｄを１μｍとし、絶縁層１０２、即ち、ＳｉＯ２（シリコン酸化膜）の比誘電率εｓを３．９とする。
従って、１０μｍ〜１００μｍ角のポスト構造（柱構造）を有する補正用コンデンサ１４１、１４２を設けることで、オフセット調整に十分対応させることができる。

ＭＥＭＳ技術を用いて加工製造されるセンサでは、錘１３と固定電極２１、２２と間隔における、例えば１ｐ（ピコ）ｍの変位量を適切に検出するために、増幅回路のゲイン値（Ｃ／Ｖ変換レート）は、極めて高い値に設定されている。例えば、１００Ｖ／ｐＦ（＝１００ｍＶ／ｆＦ）程度に設定されている。そのため、このような増幅回路のゲイン値の極めて高いセンサでは、高いオフセット電圧の調整精度が要求される。
上述したように本実施の形態によれば、差動容量検出型のＣ／Ｖ変換回路において初期状態におけるオフセット電圧をキャンセルする調整（補正）ができるため、Ｃ／Ｖ変換回路の出力が飽和することを抑制することができる。これにより、正確な（精度の高い・感度の良い）加速度（力学量）の検出が可能となる。
また、本実施の形態によれば、外付け（外部取り付け）コンデンサや調整手段を用いることなくオフセット電圧をキャンセルする調整（補正）ができるため、センサの小型化及びコストダウンを適切に図ることができる。

上述した実施の形態では、補正用コンデンサ１４１、１４２をフレーム１１と錘１３との間のスペース（空間）に配設するように構成されているが、補正用コンデンサ１４１、１４２の配設位置はこれに限定されるものではない。
補正用コンデンサ１４１、１４２は、可動部構造体１におけるフレーム１１の内部の領域であれば、いずれの位置に配置するようにしてもよい。

図７は、補正用コンデンサ１４１、１４２の配設位置の変形例を示した図である。
例えば、図７（ａ）に示すように、錘１３を支持する２つの梁１２’のそれぞれの部位（領域中）に、可動部構造体１を形成するＳＯＩ基板の厚さ方向（ｚ軸方向）に貫通する貫通孔１２１、１２２を形成する。
そして、これらの貫通孔１２１、１２２の内部に、補正用コンデンサ１４１、１４２をそれぞれ遊貫配設するようにしてもよい。
なお、錘１３の姿勢が最大に変化した場合においても、補正用コンデンサ１４１、１４２と、梁１２’とが接触しないように、補正用コンデンサ１４１、１４２は、その外側面（外周部）と貫通孔１２１、１２２の内側面（内側部）との間に、十分な距離の隙間（ギャップ）を介して配設する。

図７（ｂ）に示すように、錘１３’の中央部に、可動部構造体１を形成するＳＯＩ基板の厚さ方向（ｚ軸方向）に貫通する貫通孔１３１、１３２を形成する。
そして、これらの貫通孔１３１、１３２の内部に、補正用コンデンサ１４１、１４２をそれぞれ遊貫配設するようにしてもよい。
なお、錘１３’の姿勢が最大に変化した場合においても、補正用コンデンサ１４１、１４２と、錘１３’とが接触しないように、補正用コンデンサ１４１、１４２は、その外側面（外周部）と貫通孔１３１、１３２の内側面（内側部）との間に、十分な距離の隙間（ギャップ）を介して配設する。

また、図７（ｃ）に示すように、フレーム１１’の内周部（内側部）に可動部構造体１を形成するＳＯＩ基板の厚さ方向（ｚ軸方向）に延びる、コの字（凹型）の切り欠き部１１１、１１２を形成する。即ち、フレーム１１’（囲み枠）の厚みが他の部位より薄い切り欠き部１１１、１１２を形成する。
そして、これらの切り欠き部１１１、１１２の内部に、補正用コンデンサ１４１、１４２を配設する。
なお、補正用コンデンサ１４１、１４２は、その外側面（外周部）と切り欠き部１１１、１１２の内側面（内側部）との間に隙間（ギャップ）を介して配設する。

このように補正用コンデンサ１４１、１４２を、梁１２’や錘１３’、フレーム１１’の内部に配設する場合、これらの部位と補正用コンデンサ１４１、１４２の電極（例えば、活性層１０１に形成される電極６１ａ〜ｄ）との間に寄生容量（目的以外の容量）が生じる。
そのため、生じる寄生容量が、加速度の検知や静電容量素子Ｃ１、Ｃ２の調整において影響しないように、即ち、生じる寄生容量が十分に小さな値となるように、梁１２’や錘１３’、フレーム１１’と、補正用コンデンサ１４１、１４２との間の隙間（ギャップ）を十分に設けるようにする。

上述した実施形態においては、補正用コンデンサ１４１における活性層１０１の領域を４分割して電極６１ａ〜ｄを形成するように構成されているが、補正用コンデンサ１４１に作り込む静電容量素子数は、４つに限定されるものではない。
センサの調整精度に応じて任意に設定することが可能である。補正用コンデンサ１４１における活性層１０１の分割数を増やし、静電容量素子数を増加させることにより、より細かな容量調整が可能となるため、Ｃ／Ｖ変換回路のオフセット電圧の調整（補正）精度を向上させることができる。

また、上述した実施形態では、Ｃ／Ｖ変換回路のオフセット電圧を調整（補正）するための補正回路（補正用コンデンサ１４１、１４２など）を備えた力学量センサとして、加速度センサを用いて説明したが、このような補正回路を有する力学量センサは、加速度センサに限定されるものではない。
上述したような補正回路を有する力学量センサは、例えば、可動電極（錘）と固定電極間の静電容量の変化に基づいて、作用する角速度を検出する静電容量検出型の角速度センサであってもよい。

（第１の変形例）
上述した本実施形態では、ポスト構造（柱構造）の補正用コンデンサ１４１、１４２により補正回路を構成した場合について説明したが、補正回路の構成方法はこれに限定されるものではない。
以下に説明する第１及び第２の変形例では、補正回路（補正用容量素子）を上部ガラス基板２’に設けた加速度センサについて説明する。なお、上述した実施形態における説明と重複する箇所については、同一の符号を付し詳細な説明を省略する。

図９は、第１の変形例に係る加速度センサの概略構造を示した斜視図である。
なお、図９においても加速度センサの構造をわかりやすく表現するために、各層の構造を離して表現しているが、実際は各層が積層した状態で構成されている。
図１０（ａ）は、第１の変形例に係る加速度センサの上部ガラス基板２’の上面部を示した平面図であり、図１０（ｂ）は、上部ガラス基板２’の下面部を示した平面図である。
なお、説明の煩雑化を避けるため、図１０（ｂ）には、上部ガラス基板２’の上面から見た、下面のパターン（電極、配線、パッド等）の透視図（透過図）を示す。
図９に示すように加速度センサ（センサ構造体）は、上述した本実施形態と同様に、可動部構造体１’が上部ガラス基板２’及び下部ガラス基板３’によって上下方向から挟み込まれた３層構造となっている。

第１の変形例に係る加速度センサでは、下部ガラス基板３’に補正用コンデンサ１４１、１４２の配線用の電極パッド３１、３２は設けられていない。
また、第１の変形例に係る加速度センサでは、可動部構造体１’に設けられる錘１３’の形成領域が本実施形態で説明した補正用コンデンサ１４１、１４２により制限されることがない。そのため、より大きな質量を有する錘１３’を形成することができ、センサ感度を向上させることができる。
上部ガラス基板２’の上面（外側面）には、加速度センサの信号を外部へ引き出す（取り出す）ためのビアホール４１、４２、４３が設けられている。
また、上部ガラス基板２’の上面には補正用の静電容量素子を構成するための電極群４３１、４３２が設けられている。電極群４３１、４３２は、それぞれ上部ガラス基板２’の反対側の面に設けられている固定電極２１、２２と対向する領域に配置されている。
電極群４３１は、電極４３１ａ〜ｄからなり、電極群４３２は、電極４３２ａ〜ｄからなる。なお、電極４３１ａ〜ｄ、電極４３２ａ〜ｄは、補正用電極として機能する。

また、上部ガラス基板２’の上面には、電極群４３１、４３２とビアホール４３とを電気的に接続する配線４５０が設けられている。
配線４５０は、ビアホール４３に接続された主配線４６０と、この主配線４６０から分岐する分岐配線４６１ａ〜ｄ、４６２ａ〜ｄから構成されている。
電極４３１ａ〜ｄ、４３２ａ〜ｄは、それぞれ分岐配線４６１ａ〜ｄ、４６２ａ〜ｄを介して主配線４６０と接続されている。
図１０（ｂ）に示すように、上部ガラス基板２’の下面（可動部構造体１との対向面）には、固定電極２１、２２が設けられている。また、上部ガラス基板２’の下面には、固定電極２１、２２の電位、フレーム１１の電位（共通電位）をそれぞれ加速度センサの外部に取り出す（引き出す）ための中継部として機能する電極パッド２２１、２２２、２２３が設けられている。

図１１（ａ）は、第１の変形例に係る加速度センサに係る補正回路（補正用の静電容量Ｃ１’、Ｃ２’）の概略構成を示した図であり、図１１（ｂ）は、第１の変形例に係る補正回路の等価回路を示した図である。なお、図１１（ａ）は、補正用の静電容量Ｃ１’、Ｃ２’を構成する静電容量素子Ｃ１ａ〜ｄ、Ｃ２ａ〜ｄのイメージを表現するため、便宜上、電極４３１ａ〜ｄ、４３２ａ〜ｄの断面積を等しく示す。
第１の変形例に係る加速度センサでは、検出用の静電容量素子（静電容量素子Ｃ１、Ｃ２）に対して並列に接続される補正用の静電容量Ｃ１’、Ｃ２’を上部ガラス基板２’に設ける。

詳しくは、固定電極２１と電極４３１ａからなる静電容量素子Ｃ１ａ、固定電極２１と電極４３１ｂからなる静電容量素子Ｃ１ｂ、固定電極２１と電極４３１ｃからなる静電容量素子Ｃ１ｃ、固定電極２１と電極４３１ｄからなる静電容量素子Ｃ１ｄにより静電容量Ｃ１’を構成する。
同様に、固定電極２２と電極４３２ａからなる静電容量素子Ｃ２ａ、固定電極２２と電極４３２ｂからなる静電容量素子Ｃ２ｂ、固定電極２２と電極４３２ｃからなる静電容量素子Ｃ２ｃ、固定電極２２と電極４３２ｄからなる静電容量素子Ｃ２ｄにより静電容量Ｃ２’を構成する。
そして、第１の変形例に係る加速度センサでは、静電容量の調整量（減らす容量）即ち補正量に応じて、分岐配線４６１ａ〜ｄ、４６２ａ〜ｄの一部（破線で示すカットポイント）を電気的に切断（カット）し、静電容量Ｃ１’又は静電容量Ｃ２’の回路定数（容量値）の調整（減らし補正）を行う。

電極４３１ａ〜ｄのそれぞれの電極面積の比は、次のように構成されている。
４３１ａ：４３１ｂ：４３１ｃ：４３１ｄ＝１：２：４：８
そのため、４つの静電容量素子（Ｃ１ａ〜ｄ）の静電容量の関係もこのようになる。
このように、４つの静電容量素子（Ｃ１ａ〜ｄ）の静電容量を、静電容量素子Ｃ１ａを「１」と想定し、デジタル的な４ビット方式に相当するように設定する。
これにより、簡単（シンプル）な構成でありながら、４つの静電容量素子（Ｃ１ａ〜ｄ）の組合せ次第で、適切な容量値へ減らす調整（減らし補正）の細かな設定を容易に行うことができる。
なお、電極群４３２も同様に構成されている。

分岐配線４６１ａ〜ｄ、４６２ａ〜ｄの切断は、カッターやレーザビームを利用して行う。
第１の変形例に係る加速度センサでは、切断部位が上部ガラス基板２’の上面、即ち、センサの外側面に配置されるように構成されているため、可動部構造体１に上部ガラス基板２’及び下部ガラス基板３’を接合した後に、静電容量Ｃ１’（又はＣ２’）の補正を行うことができる。
第１の変形例に係る加速度センサでは、補正用コンデンサ１４１、１４２を設ける必要がなく、電極を配線パターンを上部ガラス基板２’に形成するだけで容易に補正回路を構成することができる。
また、第１の変形例に係る加速度センサでは、静電容量素子Ｃ１を構成する固定電極２１、及び静電容量素子Ｃ２を構成する固定電極２２を、それぞれ静電容量素子Ｃ１ａ〜ｄを構成する電極、静電容量素子Ｃ２ａ〜ｄを構成する電極と兼用するように構成されている。これにより、センサの構成部材の削減をすることができるだけでなく、センササイズを拡大（増大）させることなく容易に補正回路を設けることができる。

ここで、補正用の静電容量Ｃ１’、Ｃ２’の容量値について説明する。
第１の変形例の補正用の静電容量Ｃ１’、Ｃ２’は、上部ガラス基板２’を誘電体とした静電容量素子（コンデンサ素子）により構成されている。
コンデンサ容量Ｃは、次式で示される。
Ｃ＝ε₀ε_SＳ／ｄ
但し、ε₀は真空の誘電率を示し、ε_Sは絶縁層の比誘電率を示し、Ｓは電極面積を示し、ｄは電極間隔を示す。
第１の変形例に係る加速度センサでは、上部ガラス基板２’が絶縁層として機能する。ガラスの比誘電率は、３．７〜１０であるため、その代表例として、例えばε_S＝５の場合における静電容量について説明する。なお、ｄ（電極間隔）は、上部ガラス基板２’の厚みの代表例として４００μｍを用いる。

第１の変形例に係る加速度センサでは、補正用の静電容量Ｃ１’、Ｃ２’を構成する静電容量素子Ｃ１ａ〜ｄ、Ｃ２ａ〜ｄの電極面積Ｓを例えば、１００μ＊１００μｍ²〜５００μ＊５００μｍ²の範囲に設定する。
上記条件において、電極面積Ｓが５００μ＊５００μｍ²の場合の静電容量は、およそ０．０２８ｐＦとなり、また、電極面積Ｓが１００μ＊１００μｍ²の場合の静電容量は、およそ０．００１１ｐＦとなる。
検出対象容量である静電容量素子Ｃ１、Ｃ２の静電容量のオーダーが０．数ｐＦ（例えば０．３ｐＦ）である場合、１０％程度のばらつき（誤差）まで十分に補正することができる。
なお、固定電極２１の面積は、電極４３１ａ〜ｄの合計より十分に大きく構成されている。そのため、補正用の静電容量Ｃ１’、Ｃ２’を形成する空間をフレーム１１内に別途設ける必要がない。

（第２の変形例）
上述した本実施形態及び第１の変形例では、静電容量素子Ｃ１、Ｃ２に予め並列に接続された静電容量素子の接続を切断し、静電容量Ｃ１’、Ｃ２’回路定数（容量値）を適切な容量値まで減らすことによってオフセット電圧を抑制する方法について説明した。しかしながら、オフセット電圧を抑制する方法は、これに限定されるものではない。
第２の変形例では、予め配列された静電容量素子を静電容量素子Ｃ１又は静電容量素子Ｃ２に並列に接続し、静電容量Ｃ１’、Ｃ２’回路定数（容量値）を適切な容量値まで増やすことによってオフセット電圧を抑制する方法について説明する。
なお、上述した実施形態及び第１の変形例における説明と重複する箇所については、同一の符号を付し詳細な説明を省略する。

図１２（ａ）は、第２の変形例に係る加速度センサの上部ガラス基板２’の上面部を示した平面図であり、図１２（ｂ）は、第２の変形例に係る補正回路の等価回路を示した図である。
第２の変形例に係る補正回路では、ビアホール４３に接続された主配線４６０と、電極４３１ａ〜ｄ、４３２ａ〜ｄとは予め接続されていない。詳しくは、分岐配線４６１ａ〜ｄ、４６２ａ〜ｄの中間部にそれぞれボンディングパッド対４７１ａ〜ｄ、４７２ａ〜ｄが設けられている。
ボンディングパッド対４７１ａ〜ｄ、４７２ａ〜ｄは、電気的に隔離された状態に配置された２つのボンディングパッドからなる。ボンディングパッド対４７１ａ〜ｄ、４７２ａ〜ｄを構成する互いのボンディングパッドを、ワイヤボンディング等により接続することにより主配線４６０と、電極４３１ａ〜ｄ、４３２ａ〜ｄとが電気的に接続されるように構成されている。

そして、第２の変形例に係る加速度センサでは、静電容量の調整量（増やす容量）即ち補正量に応じて、ボンディングパッド対４７１ａ〜ｄ、４７２ａ〜ｄを電気的に接続し、静電容量Ｃ１’又は静電容量Ｃ２’の回路定数（容量値）の調整（増やし補正）を行う。
第２の変形例に係る加速度センサでは、ボンディングパッド対４７１ａ〜ｄ、４７２ａ〜ｄ（配線の接続部位）が上部ガラス基板２’の上面、即ち、センサの外側面に配置されるように構成されているため、可動部構造体１に上部ガラス基板２’及び下部ガラス基板３を接合した後に、静電容量Ｃ１’（又はＣ２’）の補正を容易に行うことができる。
第２の変形例に係る加速度センサでは、ボンディングパッド対４７１ａ〜ｄ、４７２ａ〜ｄの接続線（ワイヤ）を取り除くことにより、調整のやり直しが容易にできる。
第２の変形例に係る加速度センサでは、調整時の容量値を最小にすることができる。

（第３の変形例）
第３の変形例では、上述した第１及び第２の変形例で説明した補正回路を併用した補正回路について説明する。
図１３（ａ）は、第３の変形例に係る加速度センサの上部ガラス基板２’の上面部を示した平面図であり、図１３（ｂ）は、第３の変形例に係る補正回路の等価回路を示した図である。
第３の変形例に係る加速度センサでは、上部ガラス基板２’の上面に電極５３１ａ〜ｈ、５３２ａ〜ｈが配置されている。

電極５３１ａ〜ｄ、５３２ａ〜ｄは、分岐配線４６１ａ〜ｄ、４６２ａ〜ｄを介して主配線４６０に接続されている。
また、電極５３１ｅ〜ｈ、５３２ｅ〜ｈは、ボンディングパッド対４７１ｅ〜ｈ、４７２ｅ〜ｈを介して主配線４６０に接続されている。
なお、電極５３１ａ〜ｄ、５３２ａ〜ｄの面積の総和は、電極５３１ｅ〜ｈ、５３２ｅ〜ｈの面積の総和より大きくなるように構成されている。
第３の変形例に係る加速度センサでは、電極５３１ａ〜ｄ、５３２ａ〜ｄは、粗調整用の静電容量素子の電極として機能し、電極５３１ｅ〜ｈ、５３２ｅ〜ｈは、微調整用の静電容量素子の電極として機能する。

第３の変形例に係る加速度センサでは、はじめに、静電容量の調整量（補正量）に応じて、分岐配線４６１ａ〜ｄ、４６２ａ〜ｄの一部（破線で示すカットポイント）を電気的に切断することによってＣ１’又はＣ２’の回路定数（容量値）の粗調整を行う。その後、ボンディングパッド対４７１ｅ〜ｈ、４７２ｅ〜ｈを電気的に接続することにより、Ｃ１’又はＣ２’の回路定数（容量値）の微調整を行う。
このように、微調整用の静電容量素子を設けることにより、より精度の高い補正を行うことができる。
なお、粗調整用の電極側にボンディングパッド対を設け、一方の微調整用の電極側に分岐配線を設けるようにしてもよい。

上述した第１〜３の変形例では、固定電極２１が配設される固定基板として、上部ガラス基板２’が用いられているが、固定基板の材質はガラスに限定されるものではなく、補正用を形成可能な誘電体で形成されていればよい。
上述した第１、及び第３の変形例では、補正用の静電容量素子として、静電容量素子Ｃ１、Ｃ２にそれぞれ複数の静電容量素子が設けられているが、これらの補正用の静電容量素子のサイズ形状や配置数は要求される補正精度に応じて任意に設定することが可能である。
但し、分岐配線４６１ａ〜ｄに接続されている補正用の静電容量素子と、分岐配線４６２ａ〜ｄに接続されている静電容量素子とはバランスを保つように配置する。詳しくは、電極の面積が等しくなるように、即ち静電容量が等しくなるように配置する。

また、上述した本実施形態で説明したポスト構造（柱構造）の補正用コンデンサ１４１、１４２による補正回路と、第１〜第３の変形例のいずれかで説明した上部ガラス基板２’に形成した静電容量素子による補正回路とを併用するようにしてもよい。
ポスト構造（柱構造）の補正用コンデンサ１４１、１４２は、上部ガラス基板２に形成される静電容量素子より大きな容量を確保することが容易にできる。そこで、例えば、ポスト構造（柱構造）の補正用コンデンサ１４１、１４２を粗調整用の静電容量素子とし、上部ガラス基板２’に形成した静電容量素子を微調整用の静電容量素子として用いるようにしてもよい。

詳しくは、はじめに、静電容量の調整量（補正量）に応じて、補正用コンデンサ１４１、１４２に接続された配線２４１、２４２の一部を電気的に切断することによって静電容量Ｃ１’又はＣ２’の回路定数（容量値）の粗調整を行う。その後、第１〜第３の変形例で説明した補正手法のいずれかを用いて上部ガラス基板２’に設けられた静電容量素子による微調整を行う。
このように、ポスト構造（柱構造）の補正用コンデンサ１４１、１４２による補正回路と、第１〜第３の変形例のいずれかで説明した上部ガラス基板２’に形成した静電容量素子による補正回路とを併用することにより、より精度の高い補正が可能となる。

本実施の形態に係る加速度センサの概略構造を示した斜視図である。（ａ）は可動部構造体の上面部を示した平面図であり、（ｂ）は上部ガラス基板の下面部を示した平面図である。加速度センサの断面を示した図である。本実施の形態に係るＣ／Ｖ変換回路の構成を示した図である。（ａ）は、交流電圧源Ｖｓ１のキャリア信号の波形を示し、（ｂ）はＣ１＋Ｃ１’＞Ｃ２＋Ｃ２’の場合における出力電圧Ｖｏｕｔ信号の波形を示し、（ｃ）はＣ１＋Ｃ１’＜Ｃ２＋Ｃ２’の場合における出力電圧Ｖｏｕｔ信号の波形を示す。（ａ）は静電容量Ｃ１’の概略構成を示した図であり、（ｂ）は静電容量Ｃ１’の等価回路を示した図である。補正用コンデンサの配設位置の変形例を示した図である。従来のキャリア変調によるＣ／Ｖ変換回路の構成を示した図である。第１の変形例に係る加速度センサの概略構造を示した斜視図である。（ａ）は第１の変形例に係る加速度センサの上部ガラス基板の上面部を示した平面図であり、（ｂ）は上部ガラス基板の下面部を示した平面図である。（ａ）は第１の変形例に係る加速度センサに係る補正回路の概略構成を示した図であり、（ｂ）は第１の変形例に係る補正回路の等価回路を示した図である。（ａ）は第２の変形例に係る加速度センサの上部ガラス基板の上面部を示した平面図であり、（ｂ）は第２の変形例に係る補正回路の等価回路を示した図である。（ａ）は第３の変形例に係る加速度センサの上部ガラス基板の上面部を示した平面図であり、（ｂ）は第３の変形例に係る補正回路の等価回路を示した図である。

符号の説明

１可動部構造体
２上部ガラス基板
３下部ガラス基板
１１フレーム
１２梁
１３錘
１５、１６コンタクト
１４１、１４２補正用コンデンサ
２１、２２固定電極
３１、３２電極パッド
４１、４２、４３ビアホール
４３１ａ〜ｈ電極
４３２ａ〜ｈ電極
４７１ａ〜ｈボンディングパッド対

Claims

中空部を有するフレームと、
錘と、
前記錘を前記フレームの中空部で支持する梁と、
前記錘及び前記梁からなる可動部に対向配置された固定電極と、
前記固定電極が設けられた固定基板と、
前記可動部と前記固定電極との間に生じる静電容量の変化を検出する検出手段と、
前記検出手段の検出結果に基づいて、作用する力学量を出力する出力手段と、
前記フレームの中空部及び前記固定基板に配置された、前記検出手段の初期状態におけるオフセット出力のキャンセル補正を行う補正回路と、
を備え、
前記補正回路は、前記可動部と前記固定電極とからなる静電容量素子に対して並列に接続される補正用コンデンサからなり、
前記補正用コンデンサは、複数の静電容量素子を有し、これらの静電容量素子の接続状態を変化させることにより静電容量が変化する可変コンデンサであり、
前記可変コンデンサを構成する前記複数の静電容量素子は、誘電体として機能する絶縁層を中間に有する積層基板を加工することにより形成されていることを特徴とする力学量センサ。
前記フレーム、前記可動部及び前記複数の静電容量素子は、同一の前記積層基板を加工することにより形成されていることを特徴とする請求項１記載の力学量センサ。
前記積層基板は、シリコン基板上の絶縁層上にシリコン層を有するＳＯＩ（シリコン・オン・インシュレータ）基板からなり、
前記可変コンデンサを構成する前記複数の静電容量素子は、前記シリコン基板及び前記シリコン層を電極とすることを特徴とする請求項１または請求項２記載の力学量センサ。
中空部を有するフレームと、
錘と、
前記錘を前記フレームの中空部で支持する梁と、
前記錘及び前記梁からなる可動部に対向配置された固定電極と、
前記固定電極が設けられた固定基板と、
前記可動部と前記固定電極との間に生じる静電容量の変化を検出する検出手段と、
前記検出手段の検出結果に基づいて、作用する力学量を出力する出力手段と、
前記固定基板に配置された、前記検出手段の初期状態におけるオフセット出力のキャンセル補正を行う補正回路と、
を備え、
前記補正回路は、前記可動部と前記固定電極とからなる静電容量素子に対して並列に接続される補正用コンデンサからなり、
前記補正用コンデンサは、複数の静電容量素子を有し、これらの静電容量素子の接続状態を変化させることにより静電容量が変化する可変コンデンサであり、
前記可変コンデンサを構成する前記複数の静電容量素子は、前記固定基板における前記固定電極の配置面の反対面に設けられた補正用電極と、前記固定電極とからなることを特徴とする力学量センサ。