JP4923652B2

JP4923652B2 - 半導体装置

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Publication number: JP4923652B2
Application number: JP2006076882A
Authority: JP
Inventors: 浩関; 弘志常盤井
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2006-03-20
Filing date: 2006-03-20
Publication date: 2012-04-25
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Also published as: JP2007258225A

Description

本発明は、入力端子に印加されたノイズを内部回路に伝播させずに誤動作を防止した半導体装置に関する。

モジュールやシステムの動作中に、静電気等のノイズが入力端子例えばリセット端子に印加されることがある。リセット信号がＨＩＧＨアクティブであって、ノイズが高電圧の場合に、そのノイズが内部に伝播されると、ノイズによってリセットされてしまう。

従来、リレーキャンセラー等により、あるパルス幅以上でないとリセットがかからないようにしていた。

しかし、静電気等のノイズ波形はμｓオーダで比較的時間が長いので、リセットされてしまうおそれがある。また、リレー回路は大規模で面積を要する。

静電気対策としては、入力端子に接続された周知の静電気保護回路が設けられるが、リセットパルスの波高以上のノイズパルスが内部回路に伝播されることまでは防止できない。

ＬＯＷアクティブのリセット信号の場合には、接地電位ＧＮＤよりも低い静電気等のノイズによって、内部回路がリセットされてしまうことがある。この種の現象は、必ずしもリセット端子に限らず、ＨＩＧＨアクティブまたはＬＯＷアクティブの信号端子に共通する問題である。

そこで、本発明は比較的簡単な回路により、ノイズを本来の信号と区別し、ノイズが印加された場合には内部回路に伝播する前に遮断して、内部回路の誤動作などを防止できる半導体装置を提供することにある。

本発明の一態様に係る半導体装置は、アクティブ電位である第１の電源電位と、前記第１の電源電位よりも低い電位であって、ノンアクティブ電位である第２の電源電位とに変化する信号が入力される入力端子と、前記入力端子に入力された電位が遅延素子を介して第１端子に供給され、制御信号が第２端子に入力され、前記制御信号のＨＩＧＨ論理に基づいて、前記第１端子に入力された電位が内部回路へ伝送されることを遮断制御する伝送制御回路と、前記入力端子に入力された電位レベルに基づいて、前記制御信号の論理を制御する制御回路とを有し、前記制御回路は、フローティングＮ型ウェル内に形成された第１のＰ型トランジスタを含み、前記第１のＰ型トランジスタのゲートに前記第１の電源電位が供給され、前記第１のＰ型トランジスタのソースに前記入力端子が接続され、前記第１のＰ型トランジスタのドレインが前記伝送制御回路の前記第２端子に接続されていることを特徴とする。

本発明の一態様によれば、入力端子に前記第１の電源電位より高い電位のノイズが印加されると、フローティングＮ型ウェルによりボディがクランプ電位に設定された第１のＰ型トランジスタがオンされ、伝送制御回路の第２端子にＨＩＧＨが印加される。このため、伝送制御回路は第１端子に入力されるノイズの伝送を遮断する。特に、ノイズが遅延素子にて遅延されるので、ノイズが第１端子に伝播する前に第２端子をＨＩＧＨに設定できる。第１のＰ型トランジスタがオンしても、フローティングＮ型ウェルに形成されているので、漏洩電流は流れない。

本発明の一態様において、前記第１端子に入力される信号がゲートに印加されるＮ型トランジスタを、前記第１のＰ型トランジスタのドレイン及び前記第２端子をつなぐ制御信号線と、グランドとの間に配置することができる。こうすると、ノイズが消滅して第１端子にＬＯＷが入力された後に、制御信号線をＬＯＷ電位に確実に復帰させることができる。

本発明の一態様では、前記制御信号線とグランドとの間に抵抗を接続することができる。この抵抗により、第１のＰ型トランジスタのオンオフ後に所定の時間だけ制御信号線をＨＩＧＨ論理に維持でき、ノイズが消滅するまで伝送制御回路にてノイズの伝播を遮断できる。

本発明の一態様では、前記制御回路は、前記フローティングＮ型ウェル内に形成された第２のＰ型トランジスタを含み、前記第２のＰ型トランジスタのゲートに前記入力端子が接続され、前記第２のＰ型トランジスタのソースに前記第１の電源電位が供給され、前記第２のＰ型トランジスタのドレインに前記フローティングＮ型ウェルを接続することができる。

この第２のＰ型トランジスタは、入力端子への第２の電源電位の入力時にオンして、フローティングＮ型ウェルをほぼ第１の電源電位にクランプできる。

本発明の他の態様にかかる半導体装置は、アクティブ電位である第１の電源電位と、前記第１の電源電位よりも高い電位であって、ノンアクティブ電位である第２の電源電位とに変化する信号が入力される入力端子と、前記入力端子に入力された電位が遅延素子を介して第１端子に供給され、制御信号が第２端子に入力され、前記制御信号のＬＯＷ論理に基づいて、前記第１端子に入力された電位が内部回路へ伝送されることを遮断制御する伝送制御回路と、前記入力端子に入力された電位レベルに基づいて、前記制御信号の論理を制御する制御回路とを有し、前記制御回路は、フローティングＰ型ウェル内に形成された第１のＮ型トランジスタを含み、前記第１のＮ型トランジスタのゲートに前記第１の電源電位が供給され、前記第１のＮ型トランジスタのソースに前記入力端子が接続され、前記第１のＮ型トランジスタのドレインが前記伝送制御回路の前記第２端子に接続されていることを特徴とする。

本発明の一態様によれば、入力端子に前記第１の電源電位より低い電位のノイズが印加されると、フローティングＰ型ウェルによりボディがクランプ電位に設定された第１のＮ型トランジスタがオンされ、伝送制御回路の第２端子にＬＯＷが印加される。このため、伝送制御回路は第１端子に入力されるノイズの伝送を遮断する。特に、ノイズが遅延素子にて遅延されるので、ノイズが第１端子に伝播する前に第２端子をＬＯＷに設定できる。第１のＮ型トランジスタがオンしても、フローティングＰ型ウェルに形成されているので、漏洩電流は流れない。

本発明の他の態様では、前記第１端子に入力される信号がゲートに印加されるＰ型トランジスタが、前記第１のＮ型トランジスタのドレイン及び前記第２端子をつなぐ制御信号線と、前記第２の電源電位の供給線との間に配置されていることができる。こうすると、ノイズが消滅して第１端子にＬＯＷが入力された後に、制御信号線をＨＩＧＨ電位に確実に復帰させることができる。

本発明の他の態様では、前記制御信号線と前記第２の電源電位の供給線の間に抵抗を接続することができる。この抵抗により、第１のＮ型トランジスタのオンオフ後に所定の時間だけ制御信号線をＬＯＷ論理に維持でき、ノイズが消滅するまで伝送制御回路にてノイズの伝播を遮断できる。

本発明の他の態様では、前記制御回路は、前記フローティングＰ型ウェル内に形成された第２のＮ型トランジスタを含み、前記第２のＮ型トランジスタのゲートに前記入力端子が接続され、前記第２のＮ型トランジスタのソースに前記第１の電源電位が供給され、前記第２のＮ型トランジスタのドレインを前記フローティングＰ型ウェルに接続することができる。

この第２のＮ型トランジスタは、入力端子への第２の電源電位の入力時にオンして、フローティングＰ型ウェルをほぼ第１の電源電位にクランプできる。

本発明の一態様及び他の態様では、前記入力端子を、前記アクティブ電位によって前記内部回路をリセットするリセット信号が入力されるリセット端子とすることができる。こうすると、ノイズによってリセットがかかるという重大な誤動作を防止できる。

以下、本発明の好適な実施形態について詳細に説明する。なお、以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

図１は、例えばゲートアレイ等の半導体装置１０を模式的に示す平面図である。半導体装置１０は、周辺セル領域１２と内部セル領域１４とを有する。内部セル領域１４には多数のＭＯＳトランジスタが高集積に搭載されている。これらのＭＯＳトランジスタを配線し、あるいは内部セル領域１４に配置されたマクロセルに配線することで、種々のロジック回路やアナログ回路が半導体装置１０に搭載される。

周辺セル領域１２には、入力端子を介して信号の入出力機能や、電源端子を介して電源電圧の入力機能を果たす領域で、ドライバビリティを考慮して設計されている。周辺セル領域１２は、ワイヤーボンディング等の外部配線の容量に抗するドライバビリティの他に、外部端子からの静電気ための保護機能も有する。

図２は、図１に示す半導体装置１０の周辺セル領域１２の一部を示す回路図である。図２において、入力端子２０は例えばリセット端子である。なお、リセット端子２０の直後には静電気保護回路が接続されているが、図２では省略している。リセット端子２０には、通常動作時には、内部セル領域１４内の回路をリセットさせるアクティブ電位であるＨＶＤＤ電位（広義には第１の電位）と、ノンアクティブ電位である接地電位（広義には第２の電位）とに変化するリセット信号が入力される。なお、リセット端子２０に接続された信号入力線２２は、リセット端子２０の近傍にてプルダウン抵抗Ｒ１を介して接地され、フローティング電位とならない。

リセット端子２０に接続された信号入力線２２には、ＨＶＤＤ電位からＶＤＤ電位にレベル変換して論理反転させるレベルシフタ（インバータ）ＩＮＶ１が設けられている。なお、本実施形態では、高電源電位ＨＶＤＤと低電源電位ＬＶＤＤを用いるため、レベルシフタＩＮＶ１が必要であるが、単一電源電位であればインバータに置き換えられる。従って、図２に示す高電源電位ＨＶＤＤを低電源電位ＬＶＤＤに置き換えても良い。このインバータＩＮＶ１は、広義には遅延素子として機能するものである。

本実施形態では、インバータＩＮＶ１の下流側の信号入力線２２には、ノア回路（広義には伝送制御回路）ＮＯＲ１が設けられている。このノア回路ＮＯＲ１の一方の第１端子ＡにインバータＩＮＶ１の出力が入力され、他方の第２端子Ｂには制御信号ＣＴＲＬが入力される。ノア回路ＮＯＲ１は、制御信号ＣＴＲＬの論理がＨＩＧＨであれば、リセット信号の論理に拘わらず、出力がＬＯＷ固定となり、第１端子Ａに入力されたノイズなどの電位は伝送されない。制御信号ＣＴＲＬの論理がＬＯＷであると、ノア回路ＮＯＲ１にはリセット信号の論理が現れ、リセット信号が伝送されることになる。

このノア回路ＮＯＲ１に入力される制御信号ＣＴＲＬは、制御回路３０にて生成される。この制御回路３０について、図２に加えて、図２中の制御回路３０の断面図である図３を参照して説明する。

制御回路３０は、リセット端子２０に入力される信号の電位レベルに基づいて、制御信号ＣＴＲＬの論理を制御するものである。図３に示すように、本実施形態の半導体装置が形成されるＰ型半導体基板６０には、フローティングＮ型ウェル４０が形成されている。制御回路３０は、フローティングＮ型ウェル４０内に形成された第１のＰ型トランジスタ３２を含んでいる。第１のＰ型トランジスタ３２のゲートにＨＶＤＤ電位が供給され、第１のＰ型トランジスタ３２のソース（Ｐ型不純物層）４２にリセット端子２０が接続され、第１のＰ型トランジスタのドレイン（Ｐ型不純物層）４４は制御信号線７０を介してノア回路ＮＯＲ１のＢ端子に接続されている。

以上の構成により、リセット端子２０に高電源電位ＨＶＤＤより高い静電気等のノイズ電圧が印加されると第１のＰ型トランジスタ３２がオンし、制御信号ＣＴＲＬがＨＩＧＨとなることで、ノア回路ＢＮＯＲ１はリセット端子２０を経由した信号を伝送せずにＬＯＷ固定できることが分かる。つまり、静電気等のノイズ電位が内部セル領域１４側に伝播されて内部セル領域１４内のロジック回路をリセットしてしまうことを防止できることが分かる。

第１のＰ型トランジスタ３２が形成されているフローティングＮ型ウェル４０には、第２のＰ型トランジスタ３４を含むことが好ましい。この第２のＰ型トランジスタ３４は、リセット端子２０がノンアクティブ電位である接地電位になったときに、フローティングＮ型ウェル４０のフローティング電位ＶＦＮをほぼ高電源電位ＨＶＤＤにクランプするためのものである。この動作については後述する。

第２のＰ型トランジスタ３４のソース（Ｐ型不純物層）４６には、ＨＶＤＤ電位線が接続され、ドレイン（Ｐ型不純物層）４８は、Ｎ型不純物層５０を介してフローティングＮ型ウェル４０に接続されている。

この制御回路３０に設けられた第１，第２のＰ型トランジスタ３２，３４以外の他のトランジスタについては、フローティングＮ型ウェル４０内に形成する必要はなく、通常のＮ型ウェルに形成して構わない。

ここで、ノア回路ＮＯＲ１と制御回路３０は、リセット端子２０へのノイズ入力対策として設けられたものである。静電気が静電気保護回路にて除去されるとしても、完全には除去できず、その際のノイズ電圧をＶＥＳとする。第１のＰ型トランジスタ３２のしきい値をＶＴＨＰとすると、第１のＰ型トランジスタ３２がオンするためには、ＶＥＳ−ＶＴＨＰ＞ＨＶＤＤを満たしている必要がある。

すなわち、リセット端子２０へのリセット信号のアクティブ電位ＨＶＤＤ＋しきい値ＶＴＨＰよりも高い静電気等のノイズ電圧ＶＥＳが、図４（Ａ）に示すようにリセット端子２０に印加されたものとする。このとき、第１のＰ型トランジスタ３２がオンされ、制御信号ＣＴＲＬがＨＩＧＨとなる（図４（Ｃ）参照）。従って、ノア回路ＮＯＲ１で内部セル領域１４への静電気等のノイズ電圧の伝播を防止できる。

一方、リセット端子２０からのノイズ電圧はインバータ（レベルシフタ）ＩＮＶ１を介してノア回路ＮＯＲ１のＡ端子に伝送されるが、遅延素子として機能するインバータＩＮＶ１にて遅延されるので、図４（Ｂ）に示すように、図４（Ｃ）に示すＢ端子がＨＩＧＨとなるよりも遅く立ち下がる。よって、ノア回路ＮＯＲ１で内部セル領域１４への静電気等のノイズ電圧の伝播を防止でき（図４（Ｄ）参照）、誤ってリセットされることがない。

また、リセット端子２０へのノイズ電圧の印加が解消されると（図４（Ａ）の電圧立ち下げ）、第１のＰ型トランジスタ３２はオフされるが、制御信号線２２の電位（制御信号ＣＴＲＬの電位）は、抵抗Ｒ２等の存在によりある時定数をもって降下し、一気には降下しない。むしろ、入力信号線２２途中のインバータＩＮＶ１で遅延されたとしても、図４（Ｂ）に示すようにノア回路ＮＯＲ１のＡ端子への入力電位が先に立ち上がるので、ノア回路ＮＯＲ１の出力はＬＯＷ固定される。インバータＩＮＶ１の出力がＨＧＨに立ち上がった後は、Ｂ端子への制御信号をＨＩＧＨに維持する必要もない。

そこで、インバータＩＮＶ１の出力がゲートに印加されるＮ型トランジスタ８０を、制御信号線７０と接地端との間に設けた。このＮ型トランジスタ８０は、インバータＩＮＶ１の出力がＨＩＧＨとなるとオンするので、図４（Ｃ）に示すように、制御信号線７０の電位を元の接地電位に復帰させることができる。

一方、リセット端子２０にリセット信号のアクティブ電位ＨＶＤＤやそれより低いノンアクティブ電位が印加される限り、第１のＰ型トランジスタ３２はオフし続ける。このとき、上述の通り、Ｎ型トランジスタ８０により制御信号ＣＴＲＬの電位は接地電位に設定されるので、ノア回路ＮＯＲ１のＢ端子にはＬＯＷが入力されるので、ノア回路ＮＯＲ１での伝送機能が維持される。

次に、図２に示すフローティング電位ＶＦＮについて、図３及び図５を参照して説明する。図３に示すように、第１，第２のＰ型トランジスタ３２，３４のソース／ドレインとフローティングＮ型ウェル４０との間には、寄生ダイオード９０が存在する。

図５は、第１，第２のＰ型トランジスタ３２，３４を、その寄生ダイオードＤ１〜Ｄ３を含めて示した等価回路図である。第１，第２のＰ型トランジスタ３２，３４の各第２ゲートと寄生ダイオードＤ１〜Ｄ３のカソードとは、フローティングＮ型ウェル４０によって構成され、フローティング電位ＶＦＮを有する。

ここで、フローティングＮ型ウェル４０はフローティングとなっているので、漏洩電流が流れることはない。すなわち、リセット端子２０にリセット信号のアクティブ電位ＨＶＤＤが印加された場合には、寄生ダイオードＤ１によってフローティングＮ型ウェル４０のフローティング電位ＶＦＮがＨＶＤＤ−ＶＤ（ＶＤは寄生ダイオードの順方向降下電圧）まで上がる。この時、他の寄生ダイオードＤ２，Ｄ３は逆バイアスされているので、電流の流れる経路は発生しない。

一方、リセット端子２０にリセット信号のノンアクティブ電位（ＧＮＤ）が印加されると、寄生ダイオードＤ３または第２のＰ型トランジスタ３４のソースからドレインに流れる電流によって、フローティングＮ型ウェル４０のフローティング電位ＶＦＮが高電源電圧ＨＶＤＤ−ＶＤにクランプされる。このとき、他の寄生ダイオードＤ１，Ｄ２は逆バイアスされているので、電流が流れる経路は発生しない。

このように、第２のＰ型トランジスタ３４の存在により、フローティング電位ＶＦＮをほぼＨＶＤＤ電位にクランプできるので、上述した第１のＰ型トランジスタ３２の動作を担保できる。なお、第２のＰ型トランジスタ３４は必須でなく、他の手法によってフローティング電位ＶＦＮをクランプ電位にしても良い。

なお、本発明の実施形態について説明したが、本発明の発明特定事項及び効果から実体的に逸脱しない多くの変形例が可能であることは当業者には容易に理解できる。従って、このような変形例は全て本発明の範囲内に含まれるものである。例えば、本明細書または図面において、少なくとも一度、より広義または同義な用語と共に記載された異なる用語は、本明細書又は図面のいかなる箇所においても、その広義または同義の用語に置き換えることができる。

図６は、リセット端子２０にＬＯＷアクティブのリセット信号が入力された時に、内部セル領域１４内のロジック回路をリセットする場合に好適な例である。なお、図６において、図２と同一符号については詳細な説明は省略する。図６では、図２の制御回路３０に代えて制御回路１００を有する。半導体装置の断面図は省略するが、制御回路１００はフローティングＰ型ウェルに形成された第１，第２のＮ型トランジスタ１０２，１０４を有する。

なお、図６の回路を図３と同じＰ型半導体基板６０に形成するには、Ｐ型半導体基板６０内にＮ型ウェルを形成し、そのＮ型ウェル内にフローティングＰ型ウェルを形成したトリプルウェル構造とすればよい。また、図６でも、図２と同様に静電気保護回路は省略されている。

第１のＮ型ウェル１０２のソースには、リセット端子２０が接続され、そのゲートは接地される。第１のＮ型ウェル１０２のドレインから出力される電圧は、制御信号線１１０を介して、伝送回路であるナンド回路ＮＡＮＤ１のＢ端子に入力される。なお、ナンド回路ＮＡＮＤ１のＡ端子には、信号入力線２２途中に設けられて遅延素子として機能するインバータ（シフトレジスタ）ＩＮＶ１の出力が入力される。

フローティングＰ型ウェル内に形成された第２のＮ型トランジスタ１０４のゲートはリセット端子２０に接続され、ソースは接地され、ドレインはフローティングＰ型ウェルに接続されている。この第２のＮ型トランジスタ１０４は、リセット端子２０がノンアクティブ電位ＨＶＤＤになったときに、フローティングＰ型ウェルのフローティング電位ＶＦＰを電源電圧ＧＮＤ（０Ｖ）にクランプするものである。

次に、図６に示す回路の動作について図７を参照して説明する。ここで、第１のＮ型トランジスタ１０２のしきい値をＶＴＨＮとすると、第１のＮ型トランジスタ１０２がオンするためには、リセット端子２０に印加される負のノイズ電圧ＶＥＳが、ＶＥＳ＋ＶＴＨＮ＜ＧＮＤを満足する必要がある。

すなわち、ＧＮＤ−ＶＴＨＮよりも低いノイズ電圧ＶＥＳが入力されると（図７（Ａ）参照）、第１のＮ型トランジスタ１０２がオンする。このため、制御信号線１１０を介して、ナンド回路ＮＡＮＤ１のＢ端子にＬＯＷが入力され（図７（Ｃ）参照）、ナンド回路ＮＡＮＤ１ではＡ端子の信号伝送は遮断され、内部セル領域１４にノイズが伝送されることが防止され、リセットを防止できる。

リセット端子２０から信号入力線２２を介してインバータＩＮＶ１に入力されるノイズは、インバータＩＮＶ１で遅延されて反転されるので、ナンド回路ＮＡＮＤ１のＡ端子にＨＩＧＨが入力されるタイミングは、Ｂ端子にＬＯＷが入力されるタイミングより遅い（図７（Ｂ）参照）。

リセット端子２０に印加されたノイズが解消されて信号入力線２２の電位が立ち上がると（図７（Ａ）参照）、第１のＮ型トランジスタ１０２はオフするが、制御信号線１１０がＨＩＧＨに復帰するには時定数に従う必要がある。その前に、インバータＩＮＶ１の出力が反転して、ナンド回路ＮＡＮＤ１のＡ端子にＬＯＷが印加される（図７（Ｂ）参照）。そのため、ナンドＮＡＮＤ１の出力はＨＩＧＨを維持する（図７（Ｄ）参照）。

インバータＩＮＶ１の出力がＬＯＷとなると、Ｐ型トランジスタ１３０がオンされ、制御信号線１１０の電位がＨＩＧＨに復帰する（図７（Ｃ）参照）。

図８は、第１，第２のＮ型トランジスタ１０２，１０４を、その寄生ダイオードＤ４〜Ｄ６と共に示した等価回路図である。第１，第２のＮ型トランジスタ１０２，１０４の各第２ゲートと寄生ダイオードＤ４〜Ｄ６のアノードとは、フローティングＰ型ウェル１２０によって形成され、フローティング電位ＶＦＰを有する。

ここで、フローティングＰ型ウェル１２０はフローティングとされているので、漏洩電流は流れない。すなわち、リセット端子２０にノンアクティブ電位ＧＮＤが入力されると、寄生ダイオードＤ４によってフローティングＰ型ウェル１２０のフローティング電位がＧＮＤ＋ＶＤまで下がる（ＶＤは寄生ダイオードの順方向降下電圧）。このとき、他の寄生ダイオードＤ５，Ｄ６は逆バイアスされているので、電流が流れる経路は発生しない。

一方、リセット信号のノンアクティブ電位ＨＶＤＤがリセット端子２０に入力されると、第２のＮ型トランジスタ１０４のソースからドレインに流れる電流によって、フローティングＰ型ウェル１２０のフローティング電位ＶＦＰがほぼ接地電圧ＧＮＤにクランプされる。このとき、他の寄生ダイオードＤ４，Ｄ５は逆バイアスされるので、電流の流れる経路は発生しない。

なお、図２及び図６において、遅延素子は必ずしもインバータに限らず、ナンド等の他の素子を用いても良い。

本発明が適用される半導体装置の平面図である。本発明をリセット端子のノイズ対策に適用した回路の実施形態を示す図である。図２に示す制御回路の断面図である。図２に示す回路の動作タイミングチャートである。図２に示す制御回路の等価回路図である。本発明の他の実施形態に係る回路を示す図である。図６に示す回路の動作タイミングチャートである。図６に示す制御回路の等価回路図である。

符号の説明

１０半導体装置、１２周辺セル領域、１４内部セル領域、２０リセット端子（入力端子）、２２信号入力線、３０制御回路、３２第１のＰ型トランジスタ、３４第２のＰ型トランジスタ、４０フローティングＮ型ウェル、４２ソース、４４ドレイン、４６ドレイン、４８ソース、５０Ｎ型不純物層、６０Ｐ型半導体基板、７０制御信号線、８０Ｎ型トランジスタ、９０寄生ダイオード、１００制御回路、１０２第１のＮ型トランジスタ、１０４第２のＮ型トランジスタ、１１０制御信号線、１２０フローティングＰ型ウェル、１３０Ｐ型トランジスタ、Ａ第１端子、Ｂ第２端子、ＩＮＶ１インバータ（遅延素子）、ＮＯＲ１，ＮＡＮＤ１伝送制御回路

Claims

アクティブ電位である第１の電源電位と、前記第１の電源電位よりも低い電位であって、ノンアクティブ電位である第２の電源電位とに変化する信号が入力される入力端子と、
前記入力端子に入力された電位が遅延素子を介して第１端子に供給され、制御信号が第２端子に入力され、前記制御信号のＨＩＧＨ論理に基づいて、前記第１端子に入力された電位が内部回路へ伝送されることを遮断制御する伝送制御回路と、
前記入力端子に入力された電位レベルに基づいて、前記制御信号の論理を制御する制御回路と、
を有し、
前記制御回路は、フローティングＮ型ウェル内に形成された第１のＰ型トランジスタを含み、前記第１のＰ型トランジスタのゲートに前記第１の電源電位が供給され、前記第１のＰ型トランジスタのソースに前記入力端子が接続され、前記第１のＰ型トランジスタのドレインが前記伝送制御回路の前記第２端子に接続されていることを特徴とする半導体装置。
請求項１において、
前記第１端子に入力される信号がゲートに印加されるＮ型トランジスタが、前記第１のＰ型トランジスタのドレイン及び前記第２端子をつなぐ制御信号線と、グランドとの間に配置されていることを特徴とする半導体装置。
請求項２において、
前記制御信号線とグランドとの間に抵抗が接続されていることを特徴とする半導体装置。
請求項１乃至３のいずれかにおいて、
前記制御回路は、前記フローティングＮ型ウェル内に形成された第２のＰ型トランジスタを含み、前記第２のＰ型トランジスタのゲートに前記入力端子が接続され、前記第２のＰ型トランジスタのソースに前記第１の電源電位が供給され、前記第２のＰ型トランジスタのドレインに前記フローティングＮ型ウェルが接続されていることを特徴とする半導体装置。
アクティブ電位である第１の電源電位と、前記第１の電源電位よりも高い電位であって、ノンアクティブ電位である第２の電源電位とに変化する信号が入力される入力端子と、
前記入力端子に入力された電位が遅延素子を介して第１端子に供給され、制御信号が第２端子に入力され、前記制御信号のＬＯＷ論理に基づいて、前記第１端子に入力された電位が内部回路へ伝送されることを遮断制御する伝送制御回路と、
前記入力端子に入力された電位レベルに基づいて、前記制御信号の論理を制御する制御回路と、
を有し、
前記制御回路は、フローティングＰ型ウェル内に形成された第１のＮ型トランジスタを含み、前記第１のＮ型トランジスタのゲートに前記第１の電源電位が供給され、前記第１のＮ型トランジスタのソースに前記入力端子が接続され、前記第１のＮ型トランジスタのドレインが前記伝送制御回路の前記第２端子に接続されていることを特徴とする半導体装置。
請求項５において、
前記第１端子に入力される信号がゲートに印加されるＰ型トランジスタが、前記第１のＮ型トランジスタのドレイン及び前記第２端子をつなぐ制御信号線と、前記第２の電源電位の供給線との間に配置されていることを特徴とする半導体装置。
請求項６において、
前記制御信号線と前記第２の電源電位の供給線の間に抵抗が接続されていることを特徴とする半導体装置。
請求項５乃至７のいずれかにおいて、
前記制御回路は、前記フローティングＰ型ウェル内に形成された第２のＮ型トランジスタを含み、前記第２のＮ型トランジスタのゲートに前記入力端子が接続され、前記第２のＮ型トランジスタのソースに前記第１の電源電位が供給され、前記第２のＮ型トランジスタのドレインに前記フローティングＰ型ウェルが接続されていることを特徴とする半導体装置。
請求項１乃至８のいずれかにおいて、
前記入力端子は、前記アクティブ電位によって前記内部回路をリセットするリセット信号が入力されるリセット端子であることを特徴とする半導体装置。