JP4886163B2 - Manufacturing method of semiconductor device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体素子の製造方法に係り、特に、自己整列方法でフローティングゲートを形成するフラッシュ素子のフローティングゲート形成方法に関する。
【０００２】
【従来の技術】
最近、デザインルール及び素子サイズが減少することにより、ETOX（EEPROM Tunnel Oxide）セルにおいてフローティングゲート間の間隔及びカップリングに最も大きい影響を及ぼすフィールド酸化膜（Field Oxide; FOX）オーバーラップの調節に困っている。一般にSTI工程を用いてフラッシュメモリーセルを実現しているが、フローティングゲートのアイソレーションを行う際にマスクを用いたパターニング工程の作業は、マスク臨界寸法（Critical Dimension; CD）の変化によるウェーハの均一化が容易でないため、素子間のカップリング比が均一ではないという問題点が生じる。また、フラッシュメモリー素子のプログラム及び消去の際に高いバイアス電圧を印加すると、不均一なフローティングゲートによってフラッシュメモリー素子の欠陥が発生する。アイソレーションマスクとポリマスクとの間に整列誤差及びマスク工程の増加は、歩留りの低下とコストアップの原因になっている。
【０００３】
【発明が解決しようとする課題】
そこで本発明は、かかる従来の問題点を解決するためのもので、その目的は、フローティングゲートを形成するためのトンネル酸化膜及び第１ポリシリコン膜膜を蒸着した状態でパターニング工程を行ってSTI構造の素子分離膜を形成し、第１ポリシリコン膜膜上に第２ポリシリコン膜膜を蒸着してフローティングゲートを形成することにより、マスク工程を使用することなく、フローティングゲートを形成することができ、小さなサイズのフローティングゲートを形成することができる半導体素子の製造方法を提供することにある。
【０００４】
【課題を解決するための手段】
上記目的を達成するために、本発明は、半導体基板上にトンネル酸化膜、第１ポリシリコン膜及びパッド窒化膜を順次形成する段階と、パターニング工程によって前記パッド窒化膜、前記第１ポリシリコン膜、前記トンネル酸化膜及び前記半導体基板の一部をエッチングして前記半導体基板内にトレンチを形成する段階と、前記トレンチを含む全体構造上に酸化膜を蒸着した後、前記パッド窒化膜が露出するように前記酸化膜を平坦化する段階と、前記パッド窒化膜をエッチングして酸化膜凸部を形成する段階と、DHFまたはSC-1を利用した第１前処理洗浄工程によって前記酸化膜凸部の一部及び前記第１ポリシリコン膜の一部をエッチングする段階と、全体構造上に第２ポリシリコン膜を蒸着した後、前記酸化膜凸部が露出するように前記第２ポリシリコン膜を平坦化する段階と、カップリング比を改善させるためにHFまたはBOEを利用した第２前処理洗浄工程によって前記露出した酸化膜凸部の一部をエッチングして前記第１及び第２ポリシリコン膜からなるフローティングゲートを形成した後、誘電体膜及びコントロールゲートを形成する段階とを含んでなることを特徴とする。
【０００５】
【発明の実施の形態】
以下、添付図を参照して本発明の実施例をさらに詳しく説明する。ところが、本発明は、下記の実施例に限定されるものではなく、様々な変形実現が可能である。これらの実施例は本発明の開示を完全にし、当技術分野で通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。一方、図面上において、同一の符号は同一の要素を示す。
【０００６】
図１〜図４は本発明に係る半導体素子の製造方法を説明するための断面図である。
【０００７】
図１（ａ）を参照すると、半導体基板１０上に、基板表面の結晶欠陥抑制または表面処理及びイオン注入の際にバッファー層の役割をするスクリーン酸化膜（図示せず）を蒸着した後イオン注入を行ってウェルを形成する。前記スクリーン酸化膜を除去した後、トンネル酸化膜12、第１ポリシリコン膜14及びパッド窒化膜16を蒸着する。
【０００８】
具体的に、前記スクリーン酸化膜の形成の前に、半導体基板10の洗浄のために、50:1のH2OとHFとの混合比率を有するDHF（Dilute HF）、NH4OH、H2O2及びH2OからなるSC-1（Standard Cleaning-1）とを用いて、或いは100:1〜300:1のNH4FとHFとの混合比率を有するBOE（Buffered Oxide Etch）とNH4OH、H2O2及びH2OからなるSC-1とを用いて前処理洗浄工程を行う。750〜800℃の温度範囲内でドライまたはウェット酸化を行って厚さ30〜100Åの前記スクリーン酸化膜を形成する。イオン注入の後、50:1のH2OとHFとの混合比率を有するDHF、NH4OH、H2O2及びH2OからなるSC-1とを用いて前記スクリーン酸化膜をエッチングする。トンネル酸化膜12を750〜800℃の温度でウェット酸化方式によって85〜110Åの厚さに形成し、トンネル酸化膜12の蒸着後900〜910℃の温度でN2を用いて20〜30分間熱処理工程を行うことにより、トンネル酸化膜12と半導体基板10間の界面の欠陥密度を最小化する。トンネル酸化膜12上に、530〜680℃の温度と0.1〜3.0torrの圧力下でCVD（Chemical Vapor Deposition）、LPCVD（Low Pressure CVD）、PECVD（Plasma Enhanced CVD）又はAPCVD（Atmospheric Pressure CVD）法で、SiH4またはSi2H6とPH3ガスを用いて厚さ200〜1000Åの第１ポリシリコン膜14を蒸着する。かくして、第１ポリシリコン膜14の粒度が最小化されることにより、電界集中を防止することができる。第１ポリシリコン膜14上にLP-CVD法で厚さ約1300〜3000Åのパッド窒化膜16を形成する。
【０００９】
図１（ｂ）を参照すると、パッド窒化膜16、第１ポリシリコン膜14、トンネル酸化膜12及び半導体基板10をISOマスクパターニング（Isolation mask patterning）によって順次エッチングしてSTI（Shallow Trench Isolation）構造のトレンチ18を形成することで活性領域とフィールド領域を定義する。STI構造のトレンチ18側壁のエッチングダメージを補償するためのドライ酸化工程を行い、急速熱処理工程（Rapid Thermal Process）を行ってトレンチ18のコーナー部分をラウンディングする。全体構造上に高温酸化膜（High Temperature Oxide; HTO）を薄く蒸着して高温で緻密化工程を行い、ライナー酸化膜（図示せず）を形成する。
【００１０】
具体的に、全体構造上に感光膜を塗布した後、感光膜マスクを用いたフォトリソグラフィ工程を行って感光膜パターン（図示せず）を形成する。前記感光膜パターンをエッチングマスクとするエッチング工程を行ってパッド窒化膜16、第１ポリシリコン膜14、トンネル酸化膜12及び半導体基板10をエッチングしてSTI構造のトレンチ18を形成する。前記エッチング工程によるトレンチ18側壁のダメージを補償するために800〜1000℃の温度範囲内でドライ酸化工程を行って側壁酸化膜を50〜150Åの厚さに形成する。水素を用いた急速熱処理工程を行って（すなわち、半導体基板の原子移動性質を利用）トレンチコーナー部分と角が立った部分をラウンディングすることにより、電場集中を抑制して素子の動作特性を向上させる。急速熱処理工程は、高速熱処理（Fast Thermal Process; FTP）型装備で600〜1050℃の温度範囲と300〜380torrの圧力下で100〜2000sccmの水素ガスを流入して５〜15分間行う。
【００１１】
後続工程の酸化膜とトレンチ18との接着特性を向上させるとともにモウト（Moat）の発生を防止するために、DCS（Dichloro Silane; SiH2Cl2）ガスを用いて形成されたHTOを50〜150Åの厚さに蒸着した後、1000〜1100℃の温度でN2を用いて20〜30分間高温緻密化工程を行い、ライナー酸化膜（図示せず）を形成する。高温緻密化工程によりライナー酸化膜の組職が緻密になってエッチング抵抗性を増加させ、STIの実現の際にモウト形成を抑制し、しかも漏洩電流を防止する役割を果たす。
【００１２】
図２（ａ）を参照すると、全体構造上に高密度プラズマ（High Density Plasma; HDP）酸化膜20を蒸着してトレンチ１８の内部を埋め込む。パッド窒化膜16を停止層とする平坦化工程を行う。パッド窒化膜16をエッチング停止層として、パッド窒化膜16上のHDP酸化膜20及びライナー酸化膜を除去するための平坦化工程を行う。
【００１３】
具体的に、トレンチ18の空白を満たすために厚さ5000〜10000Åの範囲でHDP（High Density Plasma）酸化膜20を形成する。この際、トレンチ18内部に空間が形成されないように前記HDP酸化膜20を蒸着する。CMPを用いた平坦化工程を行った後、パッド窒化膜16上に残存する可能性のある酸化膜を除去するために、BOEまたはHFを用いたポスト洗浄工程を行う。この際、オーバーエッチングに起因する前記HDP酸化膜20の高さの減少を最大限抑制する必要がある。
【００１４】
図２（ｂ）を参照すると、パッド窒化膜16をリン酸ディップアウト（H3PO4 dip out）を用いた窒化膜ストリップ工程を行うことにより、HDP酸化膜凸部22を形成する。パッド窒化膜16のストリップの際、HDP酸化膜凸部22は第１ポリシリコン膜14から700〜2500Åの高さにとなるようにする。この際、第１ポリシリコン膜14とフィールド酸化膜の段差は、後続工程で形成される第２ポリシリコン膜の厚さ程度に200〜300Å程度の小さい厚さを持つように残す。
【００１５】
図３（ａ）を参照すると、第１前処理洗浄工程を行った後、全体構造上に第２ポリシリコン膜24を蒸着する。平坦化工程を行ってHDP酸化膜凸部22上に形成された第２ポリシリコン膜24を除去することにより、フローティングゲート電極26を形成する。具体的に、DHFとSC-1を用いた前処理ウェット洗浄工程を行い、フィールド酸化膜とポリシリコン膜とのオーバーラップを形成する。この時、ウェット洗浄時間を調節してセル地域のモウト形状及び第１ポリシリコン膜14下部のトンネル酸化膜12の損失を防止する。また、ウェット洗浄工程によってHDP酸化膜凸部22に対向する第１ポリシリコン膜14の厚さの２／３程度（100〜700Å）が開放されるように、ウェット洗浄工程を制御する。第１ポリシリコン膜14と同一の材質の第２ポリシリコン膜24を800〜2500Åの厚さに蒸着してHDP酸化膜凸部22を埋め込む。PE-CVD法を用いて、PE-TEOS（Plasma Enhansed Tetra Ethyle Ortho Silicate）、PE-Nitride、PSG（Phosphorus Silicate Glass）及びBPSG（Boron Phosphorus Silicate Glass）のようなバッファー層（図示せず）を形成し、CMPを用いた平坦化工程で発生するおそれのあるバラツキを防止する。前記バッファー層は100〜1000Åの厚さに蒸着する。
【００１６】
化学的機械的研磨によってHDP酸化膜凸部22上のバッファー層と第２ポリシリコン膜24を除去して第２ポリシリコン膜24を孤立させることにより、第１及び第２ポリシリコン膜14、24からなるフローティングゲート電極26を形成する。また、化学的機械的研磨によってフローティングゲート電極（第１及び第２ポリシリコン膜の全厚）を厚さ1000〜2500Åの範囲で均一に残留させる。
【００１７】
図３（ｂ）を参照すると、CMP工程後の第２前処理洗浄工程でHFまたはBOEを用いて、露出したHDP酸化膜凸部22を厚さ500〜2000Åだけ除去する。これにより、既存のマスキング方式によって実現する時より小さなフローティングゲート電極26の幅と表面積を形成してカップリング比を大きくすることができる。
【００１８】
図４を参照すると、誘電体膜28を全体構造の段差に沿って形成した後、コントロールゲートを形成するための第３ポリシリコン膜30とタングステンシリサイド（WSi）膜32を順次蒸着する。具体的に、半導体素子に使われる多様な形態の誘電体膜を蒸着するが、本実施例ではONO（酸化膜／窒化膜／酸化膜（SiO2-Si3N4-SiO2）またはONON構造の誘電体膜28を蒸着する。ONO構造の誘電体膜28において、ONO構造における酸化膜は、耐圧及びTDDB特性に優れたDCS（SiH2Cl2）とN2Oガスを用いて0.1〜3torrの低圧と810〜850℃程度の温度下で約35〜60Åの厚さにLP-CVD法によって蒸着する。
【００１９】
また、ONO構造における窒化膜は、DCSとNH3ガスを用いて1〜3torrの低圧と650〜800℃程度の温度下で約50〜65Åの厚さにLP-CVD法によって蒸着する。前記ONO工程を行った後、ONO酸化膜の質を向上させるとともに各階間のインタフェースを強化させるために、ウェット酸化方式で約750〜800℃の温度でモニタリングウェーハを基準として約150〜300Åの厚さに酸化するようにスチームアニールを行うことができる。ひいては、前記ONO工程と前記スチームアニールを行う際、各工程間の遅延時間が数時間以内の工程を行って自然酸化膜または不純物による汚染を防止する。
【００２０】
第３ポリシリコン膜30は、タングステンシリサイド膜32を蒸着する際に誘電体膜28に置換固溶されて酸化膜の膜厚を増加させることが可能なフッ酸の拡散を防止するために、ドープされた膜とドープされていない膜（doped and undoped）の２重膜構造で、約510〜550℃の温度と1.0〜3torrの圧力下でLP-CVD法によってアモルファスシリコン膜で蒸着する。この時、ドープされた膜とドープされていない膜との比率を1:2〜6:1とし、フローティングゲート電極26同士の間の空間が十分埋め込まれるように約500〜1000Åの厚さに前記非晶質シリコン膜を形成することにより、後続のタングステンシリサイド膜32の蒸着時に隙間形成を抑制してワードライン抵抗Rsを減少させることができる。前記２重構造の第３ポリシリコン膜層を形成する際、SiH4またはSi2H6とPH3ガスを用いて、ドープされた膜を形成し、その後PH3ガスを遮断して、連続的にドープされていない膜を形成することが望ましい。
【００２１】
タングステンシリサイド膜32は、低いフッ素含有率と低いポストアニールドストレス（post annealed stress）並びに良好な接着強度を有するMS（SiH4）またはDCS（SiH2Cl2）とWF6との反応を用いて、300〜500℃の温度で適切なステップカバレッジ（step coverage）を実現し、ワードライン抵抗Rsを最小化することが可能な化学量論比である2.0〜2.8程度に成長させた方が良い。タングステンシリサイド膜32上にSiOxNyまたはSi3N4を用いてARC層（図示せず）を蒸着し、ゲートマスクとエッチング（Gate mask and etching）工程と、セルフアラインマスクとエッチング（Self aligned mask and etching）工程を行い、コントロールゲート電極を形成する。
【００２２】
【発明の効果】
以上説明したように、本発明は既存のマスクとエッチング工程によってフローティングゲートを形成した代わりに、フィールド酸化膜上に酸化膜凸部を形成し、酸化膜凸部同士の間にフローティングゲートを形成することにより、素子の臨界寸法を最小化し、素子の大きさを容易に調節でき、ウェーハ全体にわたって均一なフローティングゲートを形成することができる。また、均一なフローティングゲートによってセル間のカップリング比の差を減らすことにより、フラッシュメモリー素子の特性を向上させることができ、活性臨界寸法を減らすことにより、カップリング比を極大化することができる。
【００２３】
また、マスキング工程を減らすことにより、マスキング工程から発生するおそれのある問題点を解決することができ、工程の単純化を図ることができ、歩留り向上とコストダウンを実現することができる。また、酸化膜凸部の高さ及び間隔を調節することにより、多様な工程マージンを容易に確保することができる。
【図面の簡単な説明】
【図１】 本発明に係る半導体素子の製造方法を説明するための断面図である。
【図２】 本発明に係る半導体素子の製造方法を説明するための断面図である。
【図３】 本発明に係る半導体素子の製造方法を説明するための断面図である。
【図４】 本発明に係る半導体素子の製造方法を説明するための断面図である。
【符号の説明】
10 …半導体基板
12 …トンネル酸化膜
14 …第１ポリシリコン膜
16 …パッド窒化膜
18 …トレンチ
20 …HDP酸化膜
22 …HDP酸化膜凸部
24 …第２ポリシリコン膜
26 …フローティングゲート電極
28 …誘電体膜
30 …第３ポリシリコン膜
32 …タングステンシリサイド膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a floating gate of a flash device that forms a floating gate by a self-alignment method.
[0002]
[Prior art]
Due to the recent decrease in design rules and device size, it is difficult to adjust the field oxide (FOX) overlap that has the greatest effect on the spacing and coupling between floating gates in ETOX (EEPROM Tunnel Oxide) cells. ing. In general, flash memory cells are realized using the STI process, but the patterning process using a mask when isolating floating gates is performed by changing the critical dimension (CD) of the wafer. Since this is not easy, the problem arises that the coupling ratio between elements is not uniform. Further, when a high bias voltage is applied during programming and erasing of the flash memory device, the flash memory device is defective due to the non-uniform floating gate. An alignment error between the isolation mask and the poly mask and an increase in the mask process cause a decrease in yield and an increase in cost.
[0003]
[Problems to be solved by the invention]
Therefore, the present invention is to solve such a conventional problem, and its purpose is to perform a patterning process in a state where a tunnel oxide film and a first polysilicon film for forming a floating gate are deposited, and to perform STI. A floating gate can be formed without using a mask process by forming an element isolation film having a structure and depositing a second polysilicon film on the first polysilicon film to form a floating gate. Another object of the present invention is to provide a method for manufacturing a semiconductor device capable of forming a floating gate having a small size.
[0004]
[Means for Solving the Problems]
In order to achieve the above object, the present invention provides a step of sequentially forming a tunnel oxide film, a first polysilicon film and a pad nitride film on a semiconductor substrate, and a patterning process to form the pad nitride film and the first polysilicon film. Etching a part of the tunnel oxide film and the semiconductor substrate to form a trench in the semiconductor substrate; and depositing an oxide film on the entire structure including the trench, and then exposing the pad nitride film. Leveling the oxide film, etching the pad nitride film to form an oxide film protrusion, and a first pretreatment cleaning process using DHF or SC-1 to form the oxide film protrusion. Etching a part of the first polysilicon film and a part of the first polysilicon film, and depositing a second polysilicon film on the entire structure, and then exposing the second oxide film so that the oxide film protrusion is exposed. The first and second oxide film protrusions are etched by planarizing the polysilicon film and etching the exposed oxide film protrusions in a second pretreatment cleaning process using HF or BOE to improve the coupling ratio. Forming a dielectric film and a control gate after forming a floating gate made of two polysilicon films.
[0005]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in more detail with reference to the accompanying drawings. However, the present invention is not limited to the following embodiments, and various modifications can be realized. These examples are provided to complete the disclosure of the present invention and to inform those of ordinary skill in the art of the scope of the present invention. On the other hand, the same code | symbol shows the same element on drawing.
[0006]
1 to 4 are cross-sectional views for explaining a method for manufacturing a semiconductor device according to the present invention.
[0007]
Referring to FIG. 1A, after a screen oxide film (not shown) serving as a buffer layer is deposited on a semiconductor substrate 10 to suppress crystal defects on the substrate surface or to perform surface treatment and ion implantation, ion implantation is performed. To form a well. After removing the screen oxide film, a tunnel oxide film 12, a first polysilicon film 14 and a pad nitride film 16 are deposited.
[0008]
Specifically, DHF (Dilute HF), NH 4 OH, H 2 having a mixing ratio of 50: 1 H 2 O and HF is used to clean the semiconductor substrate 10 before the screen oxide film is formed. Using SC-1 (Standard Cleaning-1) consisting of O 2 and H 2 O, or BOE (Buffered Oxide Etch) and NH having a mixing ratio of NH 4 F and HF of 100: 1 to 300: 1 4 A pretreatment cleaning step is performed using SC-1 composed of OH, H 2 O 2 and H 2 O. The screen oxide film having a thickness of 30 to 100 mm is formed by dry or wet oxidation within a temperature range of 750 to 800 ° C. After the ion implantation, the screen oxide film is etched using SC-1 made of DHF, NH 4 OH, H 2 O 2 and H 2 O having a mixing ratio of H 2 O and HF of 50: 1. . Tunnel oxide film 12 is formed to a thickness of 85 to 110 mm by wet oxidation method at a temperature of 750 to 800 ° C., and heat treatment is performed using N 2 at a temperature of 900 to 910 ° C. for 20 to 30 minutes after deposition of tunnel oxide film 12 By performing the process, the defect density at the interface between the tunnel oxide film 12 and the semiconductor substrate 10 is minimized. On the tunnel oxide film 12, CVD (Chemical Vapor Deposition), LPCVD (Low Pressure CVD), PECVD (Plasma Enhanced CVD) or APCVD (Atmospheric Pressure CVD) method at a temperature of 530-680 ° C and a pressure of 0.1-3.0 torr Then, a first polysilicon film 14 having a thickness of 200 to 1000 mm is deposited using SiH 4 or Si 2 H 6 and PH 3 gas. Thus, electric field concentration can be prevented by minimizing the grain size of the first polysilicon film 14. A pad nitride film 16 having a thickness of about 1300 to 3000 mm is formed on the first polysilicon film 14 by LP-CVD.
[0009]
Referring to FIG. 1B, the pad nitride film 16, the first polysilicon film 14, the tunnel oxide film 12, and the semiconductor substrate 10 are sequentially etched by ISO mask patterning to form an STI (Shallow Trench Isolation) structure. The active region and the field region are defined by forming the trench 18. A dry oxidation process is performed to compensate for etching damage on the sidewall of the trench 18 having the STI structure, and a corner portion of the trench 18 is rounded by performing a rapid thermal process. A high-temperature oxide film (High Temperature Oxide; HTO) is thinly deposited on the entire structure and a densification process is performed at a high temperature to form a liner oxide film (not shown).
[0010]
Specifically, after a photosensitive film is applied on the entire structure, a photolithography process using a photosensitive film mask is performed to form a photosensitive film pattern (not shown). The pad nitride film 16, the first polysilicon film 14, the tunnel oxide film 12 and the semiconductor substrate 10 are etched by performing an etching process using the photosensitive film pattern as an etching mask to form a trench 18 having an STI structure. In order to compensate for the damage on the sidewall of the trench 18 due to the etching process, a dry oxidation process is performed in a temperature range of 800 to 1000 ° C. to form a sidewall oxide film having a thickness of 50 to 150 mm. Performs rapid thermal processing using hydrogen (that is, uses the atomic mobility of the semiconductor substrate) and rounds the corners and the corners of the trenches, thereby suppressing the electric field concentration and improving the device operating characteristics. Let The rapid heat treatment process is performed for 5 to 15 minutes by injecting 100 to 2000 sccm of hydrogen gas at a temperature range of 600 to 1050 ° C. and a pressure of 300 to 380 torr with a fast thermal process (FTP) type equipment.
[0011]
In order to improve the adhesion characteristics between the oxide film and the trench 18 in the subsequent process and to prevent the generation of moat, HTO formed using DCS (Dichloro Silane; SiH 2 Cl 2 ) gas is 50 to 150 mm. Then, a high-temperature densification step is performed using N 2 at a temperature of 1000 to 1100 ° C. for 20 to 30 minutes to form a liner oxide film (not shown). The high temperature densification process makes the liner oxide film dense and increases the etching resistance, and suppresses the formation of moat and prevents leakage current when realizing STI.
[0012]
Referring to FIG. 2A, a high density plasma (HDP) oxide film 20 is deposited on the entire structure to fill the trench 18. A planarization process is performed using the pad nitride film 16 as a stop layer. A planarization process for removing the HDP oxide film 20 and the liner oxide film on the pad nitride film 16 is performed using the pad nitride film 16 as an etching stop layer.
[0013]
Specifically, an HDP (High Density Plasma) oxide film 20 is formed in a thickness range of 5000 to 10,000 mm in order to fill the space in the trench 18. At this time, the HDP oxide film 20 is deposited so that no space is formed inside the trench 18. After performing the planarization process using CMP, a post-cleaning process using BOE or HF is performed in order to remove an oxide film that may remain on the pad nitride film 16. At this time, it is necessary to suppress the decrease in the height of the HDP oxide film 20 due to overetching to the maximum.
[0014]
Referring to FIG. 2B, the pad nitride film 16 is subjected to a nitride film strip process using phosphoric acid dip out (H 3 PO 4 dip out), thereby forming an HDP oxide film convex portion 22. When the pad nitride film 16 is stripped, the HDP oxide film protrusion 22 is set to a height of 700 to 2500 mm from the first polysilicon film 14. At this time, the step between the first polysilicon film 14 and the field oxide film is left to have a thickness as small as about 200 to 300 mm as much as the thickness of the second polysilicon film formed in the subsequent process.
[0015]
Referring to FIG. 3A, after the first pretreatment cleaning step, a second polysilicon film 24 is deposited on the entire structure. A floating gate electrode 26 is formed by removing the second polysilicon film 24 formed on the HDP oxide film projection 22 by performing a planarization process. Specifically, a pretreatment wet cleaning process using DHF and SC-1 is performed to form an overlap between the field oxide film and the polysilicon film. At this time, the wet cleaning time is adjusted to prevent the moat shape in the cell region and the loss of the tunnel oxide film 12 below the first polysilicon film 14. Further, the wet cleaning process is controlled so that about 2/3 (100 to 700 mm) of the thickness of the first polysilicon film 14 facing the HDP oxide film convex portion 22 is opened by the wet cleaning process. A second polysilicon film 24 made of the same material as that of the first polysilicon film 14 is deposited to a thickness of 800 to 2500 mm to embed the HDP oxide film projections 22. PE-CVD method is used to form buffer layers (not shown) such as PE-TEOS (Plasma Enhansed Tetra Ethyle Ortho Silicate), PE-Nitride, PSG (Phosphorus Silicate Glass) and BPSG (Boron Phosphorus Silicate Glass) In addition, variation that may occur in the planarization process using CMP is prevented. The buffer layer is deposited to a thickness of 100 to 1000 mm.
[0016]
The first and second polysilicon films 14, 24 are isolated by removing the buffer layer and the second polysilicon film 24 on the HDP oxide film protrusions 22 by chemical mechanical polishing and isolating the second polysilicon film 24. A floating gate electrode 26 made of is formed. Further, the floating gate electrode (total thickness of the first and second polysilicon films) is uniformly left in the range of 1000 to 2500 mm by chemical mechanical polishing.
[0017]
Referring to FIG. 3B, the exposed HDP oxide film protrusion 22 is removed by a thickness of 500 to 2000 mm using HF or BOE in the second pretreatment cleaning process after the CMP process. Thus, the coupling ratio can be increased by forming a smaller width and surface area of the floating gate electrode 26 than when realized by the existing masking method.
[0018]
Referring to FIG. 4, after the dielectric film 28 is formed along the steps of the entire structure, a third polysilicon film 30 and a tungsten silicide (WSi) film 32 for forming a control gate are sequentially deposited. Specifically, various types of dielectric films used for semiconductor elements are deposited. In this embodiment, ONO (oxide film / nitride film / oxide film (SiO 2 —Si 3 N 4 —SiO 2 ) or ONON structure is used. A dielectric film 28 of ONO structure is deposited, and the oxide film in the ONO structure is 0.1 to 3 torr using DCS (SiH 2 Cl 2 ) and N 2 O gas having excellent breakdown voltage and TDDB characteristics. It is deposited by LP-CVD to a thickness of about 35 to 60 mm under a low pressure of 810 to 850 ° C.
[0019]
The nitride film in the ONO structure is deposited by LP-CVD using DCS and NH 3 gas to a thickness of about 50 to 65 mm at a low pressure of 1 to 3 torr and a temperature of about 650 to 800 ° C. After performing the ONO process, in order to improve the quality of the ONO oxide film and strengthen the interface between floors, the thickness of about 150-300mm on the basis of the monitoring wafer at a temperature of about 750-800 ° C by wet oxidation method Steam annealing can be performed so as to oxidize. As a result, when the ONO process and the steam annealing are performed, a process with a delay time of several hours or less is performed to prevent contamination by a natural oxide film or impurities.
[0020]
The third polysilicon film 30 is doped in order to prevent diffusion of hydrofluoric acid, which can be replaced and dissolved in the dielectric film 28 to increase the thickness of the oxide film when the tungsten silicide film 32 is deposited. A double film structure of a doped film and an undoped film is deposited as an amorphous silicon film by LP-CVD under a temperature of about 510 to 550 ° C. and a pressure of 1.0 to 3 torr. At this time, the ratio of the doped film to the undoped film is set to 1: 2 to 6: 1, and the thickness is about 500 to 1000 mm so that the space between the floating gate electrodes 26 is sufficiently embedded. By forming the amorphous silicon film, gap formation can be suppressed during the subsequent deposition of the tungsten silicide film 32, and the word line resistance Rs can be reduced. When forming the third polysilicon film layer having the double structure, a doped film is formed using SiH 4 or Si 2 H 6 and PH 3 gas, and then the PH 3 gas is shut off to continuously form the layer. It is desirable to form an undoped film.
[0021]
The tungsten silicide film 32 is formed using a reaction of WF 6 with MS (SiH 4 ) or DCS (SiH 2 Cl 2 ) having a low fluorine content, a low post annealed stress, and good adhesion strength. It is better to grow to a stoichiometric ratio of about 2.0 to 2.8, which realizes appropriate step coverage at a temperature of 300 to 500 ° C. and can minimize the word line resistance Rs. An ARC layer (not shown) is deposited on the tungsten silicide film 32 using SiOxNy or Si 3 N 4 , a gate mask and etching process, a self-aligned mask and etching (Self aligned mask and etching). ) Process to form a control gate electrode.
[0022]
【Effect of the invention】
As described above, in the present invention, instead of forming a floating gate by an existing mask and etching process, an oxide film convex portion is formed on the field oxide film, and a floating gate is formed between the oxide film convex portions. Thus, the critical dimension of the device can be minimized, the device size can be easily adjusted, and a uniform floating gate can be formed over the entire wafer. In addition, the characteristics of the flash memory device can be improved by reducing the difference in coupling ratio between cells by a uniform floating gate, and the coupling ratio can be maximized by reducing the active critical dimension. .
[0023]
Further, by reducing the masking process, problems that may occur from the masking process can be solved, the process can be simplified, and the yield can be improved and the cost can be reduced. In addition, various process margins can be easily secured by adjusting the height and interval of the oxide film projections.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view for explaining a method for manufacturing a semiconductor device according to the present invention.
FIG. 2 is a cross-sectional view for explaining a method for manufacturing a semiconductor device according to the present invention.
FIG. 3 is a cross-sectional view for explaining a method for manufacturing a semiconductor device according to the present invention.
FIG. 4 is a cross-sectional view for explaining a method for manufacturing a semiconductor device according to the present invention.
[Explanation of symbols]
10 ... Semiconductor substrate
12… Tunnel oxide film
14 ... 1st polysilicon film
16 ... pad nitride film
18… trench
20… HDP oxide film
22… HDP oxide film convex
24 ... Second polysilicon film
26… Floating gate electrode
28… Dielectric film
30 ... Third polysilicon film
32… Tungsten silicide film

Claims (9)

（ａ）半導体基板上にトンネル酸化膜、第１ポリシリコン膜及びパッド窒化膜を順次形成する段階と、
（ｂ）パターニング工程によって前記パッド窒化膜、前記第１ポリシリコン膜、前記トンネル酸化膜及び前記半導体基板の一部をエッチングして前記半導体基板内にトレンチを形成する段階と、
（ｃ）前記トレンチを含む全体構造上に酸化膜を蒸着した後、前記パッド窒化膜が露出するように前記酸化膜を平坦化する段階と、
（ｄ）前記パッド窒化膜をエッチングして酸化膜凸部を形成する段階と、
（ｅ）DHFまたはSC-1を利用した第１前処理洗浄工程によって前記酸化膜凸部の一部をエッチングする段階と、
（ｆ）全体構造上に第２ポリシリコン膜を蒸着した後、前記酸化膜凸部が露出するように前記第２ポリシリコン膜を平坦化する段階と、
（ｇ）カップリング比を改善させるためにHFまたはBOEを利用した第２前処理洗浄工程によって前記露出した酸化膜凸部の一部をエッチングして前記第１及び第２ポリシリコン膜からなるフローティングゲートを形成した後、誘電体膜及びコントロールゲートを形成する段階とを含んでなることを特徴とする半導体素子の製造方法。(A) sequentially forming a tunnel oxide film, a first polysilicon film and a pad nitride film on a semiconductor substrate;
(B) etching the pad nitride film, the first polysilicon film, the tunnel oxide film, and a part of the semiconductor substrate by a patterning process to form a trench in the semiconductor substrate;
(C) after depositing an oxide film on the entire structure including the trench, planarizing the oxide film so that the pad nitride film is exposed;
(D) etching the pad nitride film to form oxide film protrusions;
And etching the part of the oxide film protrusion by the first pre-treatment cleaning process using (e) DHF or SC-1,
(F) After depositing a second polysilicon film on the entire structure, planarizing the second polysilicon film so that the oxide film protrusions are exposed;
(G) Floating made of the first and second polysilicon films by etching part of the exposed oxide film protrusions by a second pretreatment cleaning process using HF or BOE to improve the coupling ratio. And forming a dielectric film and a control gate after forming the gate. 前記第１ポリシリコン膜は、530〜680℃の温度と0.1〜3.0torrの圧力下でCVD、LPCVD、PECVDまたはAPCVD法によってSiH4またはSi2H6とPH3ガスを用いて200〜1000Åの厚さに形成することを特徴とする請求項１記載の半導体素子の製造方法。The first polysilicon film is formed at a temperature of 530 to 680 ° C. and a pressure of 0.1 to 3.0 torr using a SiH 4 or Si 2 H 6 and PH 3 gas by a CVD, LPCVD, PECVD or APCVD method. 2. The method of manufacturing a semiconductor element according to claim 1, wherein the semiconductor element is formed to have a thickness. 前記トンネル酸化膜は、750〜800℃の温度でウェット酸化方式によって85〜110Åの厚さに蒸着され、900〜910℃の温度範囲でN2を用いて20〜30分間アニールを行って形成することを特徴とする請求項１記載の半導体素子の製造方法。The tunnel oxide film is deposited to a thickness of 85 to 110 mm by a wet oxidation method at a temperature of 750 to 800 ° C., and is annealed for 20 to 30 minutes using N 2 at a temperature range of 900 to 910 ° C. The method of manufacturing a semiconductor device according to claim 1. 前記（ａ）段階の前に、イオン注入工程を行って前記半導体基板内にウェルを形成する段階をさらに含むことを特徴とする請求項１記載の半導体素子の製造方法。  2. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of forming a well in the semiconductor substrate by performing an ion implantation process before the step (a). 前記（ｂ）段階と前記（ｃ）段階との間に、前記トレンチ形成の際に発生した前記半導体基板のダメージを補償するための側壁酸化工程を行う段階と、
前記トレンチのコーナー部分をラウンディングするための急速熱処理工程を行う段階と、
全体構造上にその段差に沿って高温酸化膜を蒸着した後、高温で緻密化工程を行う段階とをさらに含むことを特徴とする請求項１記載の半導体素子の製造方法。Performing a sidewall oxidation process for compensating for damage to the semiconductor substrate generated during the trench formation between the step (b) and the step (c);
Performing a rapid thermal process to round the corner of the trench;
2. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of performing a densification step at a high temperature after depositing a high-temperature oxide film along the step on the entire structure. 前記（ｆ）段階は、
全体構造上に前記第２ポリシリコン膜を蒸着する段階後、
前記第２ポリシリコン膜の上部に前記第２ポリシリコン膜の上部表面の段差を減らすためのバッファー層を蒸着する段階と、
CMP工程を行って前記バッファー層を除去し、前記CMP工程を引き続き施して前記第２ポリシリコン膜を平坦化する段階を含むことを特徴とする請求項１記載の半導体素子の製造方法。The step (f) includes:
After depositing the second polysilicon film on the entire structure,
Depositing a buffer layer on the upper surface of the second polysilicon film to reduce a step on the upper surface of the second polysilicon film;
2. The method of manufacturing a semiconductor device according to claim 1, further comprising: performing a CMP process to remove the buffer layer, and subsequently performing the CMP process to planarize the second polysilicon film. 前記バッファー層はPE-CVD法で形成されたPE-TEOS層、PE-Nitride層、PSG層及びBPSG層の少なくとも１つであることを特徴とする請求項６記載の半導体素子の製造方法。  7. The method of manufacturing a semiconductor device according to claim 6, wherein the buffer layer is at least one of a PE-TEOS layer, a PE-Nitride layer, a PSG layer, and a BPSG layer formed by a PE-CVD method. 前記第２ポリシリコン膜は、530〜680℃の温度と0.1〜3.0torrの圧力下でCVD、LPCVD、PECVDまたはAPCVD法によってSiH4またはSi2H6とPH3ガスを用いて800〜2500Åの厚さに形成することを特徴とする請求項１又は６記載の半導体素子の製造方法。The second polysilicon film is formed at a temperature of 530 to 680 ° C. and a pressure of 0.1 to 3.0 torr using a CVD, LPCVD, PECVD or APCVD method using SiH 4 or Si 2 H 6 and PH 3 gas at 800 to 2500 liters. 7. The method of manufacturing a semiconductor element according to claim 1, wherein the semiconductor element is formed to have a thickness. 前記第１洗浄工程によって前記酸化膜凸部に対向する前記第１ポリシリコン膜の厚さの２／３程度が開放されることを特徴とする請求項１記載の半導体素子の製造方法。  2. The method of manufacturing a semiconductor device according to claim 1, wherein about 1/3 of the thickness of the first polysilicon film facing the oxide film convex portion is released by the first cleaning step.
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