JP2874486B2 - Method for forming trench isolation with polishing step and method for manufacturing semiconductor device - Google Patents

Method for forming trench isolation with polishing step and method for manufacturing semiconductor device

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JP2874486B2 JP4285052A JP28505292A JP2874486B2 JP 2874486 B2 JP2874486 B2 JP 2874486B2 JP 4285052 A JP4285052 A JP 4285052A JP 28505292 A JP28505292 A JP 28505292A JP 2874486 B2 JP2874486 B2 JP 2874486B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、ポリッシュ工程を備え
たトレンチアイソレーションの形成方法、及びポリッシ
ュ工程を備えた半導体装置の製造方法に関する。本発明
は、各種電子材料等におけるトレンチアイソレーション
（溝型素子間分離）の形成や、トレンチアイソレーショ
ンを有する各種半導体装置の製造方法、その他凹部埋め
込み工程とその後の平坦化ポリッシュ工程とを有する各
種半導体装置の製造方法として利用することができる。
また、複数の凸部パターンにより形成された（即ち凸部
パターンと凸部パターンとの間に画成された）凹部を埋
め込み材料により埋め込み工程と、凸部パターン上に形
成された埋め込み材料をポリッシュにより平坦化する工
程を含むポリッシュ工程を備えた半導体装置の製造方法
として利用することができる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a trench isolation having a polishing step and a method for manufacturing a semiconductor device having a polishing step. The present invention relates to formation of trench isolation (isolation between trench-type elements) in various electronic materials and the like, a method of manufacturing various semiconductor devices having trench isolation, and various other methods including a recess embedding step and a subsequent planarization polishing step. It can be used as a method for manufacturing a semiconductor device.
A step of embedding recesses formed by a plurality of convex patterns (that is, defined between the convex patterns) with an embedding material, and polishing the embedding material formed on the convex patterns by a polishing method. It can be used as a method for manufacturing a semiconductor device provided with a polishing step including a step of flattening.

【０００２】[0002]

【従来の技術】ポリッシュ技術の適用分野は広く、例え
ば半導体装置の製造の際に、半導体基板などの基体上に
生じた凹凸を平坦化するのに利用することが可能である
（例えば、特開昭６０−３９８３５号参照）。2. Description of the Related Art The application field of the polishing technique is wide, and for example, it can be used for flattening irregularities generated on a substrate such as a semiconductor substrate in the manufacture of a semiconductor device (for example, Japanese Patent Application Laid-Open No. H11-163873). 60-39835).

【０００３】一方半導体装置の分野では、デバイスの大
容量化が進んでおり、チップ面積をできる限り小さくし
て大容量化を図るための各種技術が開発されており、例
えばそのために、多層配線技術が必須のものとなってい
る。この多層配線技術においては、多層配線の断切れを
防止するために、下地の平坦化が非常に重要となる。な
ぜならば、下地に凹凸があると、これによって生じる段
差上で断線（いわゆる断切れ）が発生するからである。
下地の平坦化を良好に行うためには、初期工程からの平
坦化が重要となる。On the other hand, in the field of semiconductor devices, the capacity of devices has been increasing, and various techniques for increasing the capacity by minimizing the chip area have been developed. Is mandatory. In this multilayer wiring technology, the flattening of the base is very important in order to prevent disconnection of the multilayer wiring. This is because if there is unevenness in the base, disconnection (so-called disconnection) occurs on a step caused by the unevenness.
In order to favorably planarize the base, planarization from the initial step is important.

【０００４】このため例えば、平坦なトレンチアイソレ
ーション等が考えられている。トレンチアイソレーショ
ンとは、半導体基板に形成した溝（トレンチ）に絶縁材
を埋め込んで素子間分離を行うための技術であり、溝
（トレンチ）を微細に形成できるので高集積化にとって
有利である。しかし、溝（トレンチ）の埋め込み後は、
溝以外に堆積した埋め込み材料からなる凸状部を除去し
て平坦化する必要がある。溝は、２つの凸部パターンの
間の凹部として形成できるが、この凹部（溝）に埋め込
み材料を埋め込むと、それ以外の凸部パターン上にも埋
め込み材料が堆積して凸状部を形成するので、これを平
坦化しなければならないからである。この平坦なトレン
チアイソレーションを形成する方法として、図１０に示
す方法がある。For this reason, for example, flat trench isolation and the like have been considered. Trench isolation is a technique for separating elements by embedding an insulating material in a groove (trench) formed in a semiconductor substrate, and is advantageous for high integration because the groove (trench) can be finely formed. However, after filling the trench,
It is necessary to remove the convex portions made of the filling material deposited other than the grooves and to planarize them. The groove can be formed as a concave portion between the two convex patterns. When a filling material is buried in the concave portion (groove), the filling material is deposited on other convex patterns to form a convex portion. Therefore, it must be flattened. As a method for forming this flat trench isolation, there is a method shown in FIG.

【０００５】この手法においては、まず図１０（Ａ）に
示したように、シリコンなどからなる半導体基板１上に
薄いシリコン酸化膜２及び薄いシリコンナイトライド膜
３を形成した後、フォトリソグラフィー工程を用いてエ
ッチングにより溝４１，４２，４３を形成し、更に酸化
により酸化シリコン層２である内壁酸化膜を形成した半
導体基板を用意する。In this method, first, as shown in FIG. 10A, a thin silicon oxide film 2 and a thin silicon nitride film 3 are formed on a semiconductor substrate 1 made of silicon or the like, and then a photolithography process is performed. Then, a semiconductor substrate is prepared in which grooves 41, 42, 43 are formed by etching and an inner wall oxide film which is a silicon oxide layer 2 is formed by oxidation.

【０００６】次に、図１０（Ｂ）に示すように溝４１〜
４３に、ＣＶＤ等の堆積手法により埋め込み材料５を堆
積させ、図示の構造とする。このとき溝４２〜４３以外
の部分にも埋め込み材料５が厚く堆積してしまい、凸状
部５１が生じる。Next, as shown in FIG.
An embedding material 5 is deposited on the substrate 43 by a deposition technique such as CVD to obtain the structure shown in the figure. At this time, the embedding material 5 is thickly deposited on portions other than the grooves 42 to 43, and the convex portions 51 are generated.

【０００７】よって、図１０（Ｃ）に示すように、この
凸状部５１をポリッシュにより除去して、平坦化する。
このときのポリッシュのストッパ層としては、埋め込み
材料５がシリコン酸化物であれば、例えばこれよりポリ
ッシュ速度の遅いシリコンナイトライド膜３を用いれば
よい。Therefore, as shown in FIG. 10C, the convex portion 51 is removed by polishing and flattened.
As the polish stopper layer at this time, if the filling material 5 is a silicon oxide, for example, a silicon nitride film 3 having a lower polishing speed may be used.

【０００８】このような手法については、トレンチアイ
ソレーションプロセスの他にも、溝の埋め込みを伴うト
レンチキャパシタの形成、トレンチコンタクト（トレン
チプラグ）の形成、ブランケットＷ−ＣＶＤ法による層
形成等の平坦な層間絶縁膜形成プロセスにも応用されて
いる。[0008] As for such a method, in addition to the trench isolation process, a flat surface such as formation of a trench capacitor with filling of a groove, formation of a trench contact (trench plug), formation of a layer by a blanket W-CVD method, or the like. It is also applied to an interlayer insulating film forming process.

【０００９】[0009]

【発明が解決しようとする課題】ところがこの技術の問
題点は、図１１（Ａ）に示すように広い凹部領域と狭
い凸部領域とが形成されている場合、トレンチ４１〜
４３の埋め込み後、ダイレクトにポリッシュを行うと、
図１１（Ｂ）のように、広い凸部領域上の埋め込み材
料５について、その中央部に、除去しきれない埋め込み
材料５２（ＳｉＯ２等）が残ってしまい、次工程におい
て例えばホットリン酸によりストッパ層２である例えば
Ｓｉ３Ｎ４等を除去する際、埋め込み材料５２であるＳ
ｉＯ２等が浮いてしまい、パーティクルの発生を招く結
果となる。However, the problem with this technique is that, when a wide concave region and a narrow convex region are formed as shown in FIG.
If you polish directly after embedding 43,
As shown in FIG. 11B, the burying material 52 (SiO 2 or the like) that cannot be completely removed remains in the center of the burying material 5 on the wide convex region. When removing the layer 2 such as Si 3 N 4, for example,
As a result, iO 2 or the like floats, resulting in generation of particles.

【００１０】この問題を解決するための対策法として、
例えばＩＢＭでは、１９８９年のＩＥＤＭに次のような
技術を発表している（ＩＥＤＭ８９，ＰＰ６１−６
４）。即ち図１２（ａ）に示されるブロックレジスト３
１を埋め込み材料５であるＣＶＤ−ＳｉＯ２の凹部に形
成し、その上にレジストコーティング膜３を形成し、次
にエッチバックを行う。これにより図１２（ｂ）の構造
を得る。そしてポリッシュにより平坦化を行って、図１
２（ｃ）の平坦化構造とする。ところがこの方法では、
図１３（ｄ）に示すようにブロックレジストのパターニ
ングがずれて符号３１′に示すような凹部から外れたレ
ジストが形成されると、レジストコーティング膜３′を
形成しても十分な平坦性が得られず、図１３（ｅ）に示
すように埋め込み材料５が平坦にならず、結果としてポ
リッシュによる平坦化も難しくなる。[0010] As a countermeasure to solve this problem,
For example, IBM has announced the following technology in IEDM in 1989 (IEDM89, PP61-6).
4). That is, the block resist 3 shown in FIG.
1 is formed in a concave portion of the CVD-SiO 2 which is a filling material 5, a resist coating film 3 is formed thereon, and then etch back is performed. As a result, the structure shown in FIG. Then, flattening is performed by polishing, and FIG.
2 (c). However, with this method,
As shown in FIG. 13D, when the patterning of the block resist is shifted to form a resist that deviates from the concave portion as indicated by reference numeral 31 ', sufficient flatness can be obtained even if the resist coating film 3' is formed. However, as shown in FIG. 13E, the filling material 5 is not flattened, and as a result, it is difficult to flatten by polishing.

【００１１】また、次のような問題もある。即ち、ポリ
ッシュによる平坦化技術は、ポリッシュ（研磨）の度合
いが下地パターンに依存して、不均一になることがある
という問題を有する。図１４を用いてこの問題点を説明
する。There are also the following problems. That is, the polishing flattening technique has a problem that the degree of polishing (polishing) may be non-uniform depending on the underlying pattern. This problem will be described with reference to FIG.

【００１２】図１４において、複数の凸部パターン６１
〜６４の各間の凹部として、溝４１〜４３が構成されて
いる。このこれらの凸部パターン６１〜６４は、ポリッ
シュの際のストッパとして機能する。図１４に示すよう
に、凸部パターン６１が存在する図示Ａの部分は、凸部
パターン６１の密度が小さい。凸部パターン６２〜６４
が存在する図示Ｂの部分は、単位面積中に凸部パターン
の存在する率（凸部パターンの面積が占める割合）が大
きく、凸部パターンの密度は大である。図示例は、凸部
パターン６１〜６４上にポリッシュストッパ層３である
シリコンナイトライド等が形成されているので、図示Ａ
の部分は単位面積中にストッパ層３の占める面積が小さ
く、よってその密度は小となり、一方、図示Ｂの部分は
単位面積中にストッパ層３の占める面積が大きいため、
ポリッシュストッパ層３の密度は大となる。このように
ポリッシュストッパ層３（ここでは凸部パターン６１〜
６４に伴って存在する）の占める率に疎密があると、ポ
リッシュが不均一になる傾向が大きい。Referring to FIG. 14, a plurality of convex patterns 61
Grooves 41 to 43 are configured as recesses between the respective elements No. to No. 64. These convex patterns 61 to 64 function as stoppers during polishing. As shown in FIG. 14, the density of the convex pattern 61 is low in the portion A in the figure where the convex pattern 61 exists. Convex pattern 62-64
In the portion B shown in the figure, the ratio of the convex patterns existing in the unit area (the ratio of the area of the convex patterns) is large, and the density of the convex patterns is large. In the illustrated example, silicon nitride or the like, which is the polish stopper layer 3, is formed on the convex patterns 61 to 64.
In the area of (a), the area occupied by the stopper layer 3 in the unit area is small, and therefore the density is low. On the other hand, in the area (B), the area occupied by the stopper layer 3 in the unit area is large.
The density of the polish stopper layer 3 becomes large. Thus, the polish stopper layer 3 (here, the protrusion patterns 61 to 61)
64 exists), the polish tends to be non-uniform.

【００１３】例えば、周辺回路において、そこに存在す
るポリッシュストッパ層として機能する凸部パターンの
単位面積当たりの面積比が低い場合（例えば、図１４中
の領域Ａのような場合）には、該凸部パターン（ストッ
パ層）にポリッシュ時の研磨圧力が集中するためポリッ
シュレートが速くなり、凸部パターン（ストッパ層）の
選択比だけでは不十分となり、図１４（ｂ）に示すよう
に孤立するパターン６１が削られてしまい、ストッパ層
としての所定の効果を有さなくなる。この結果、図１４
（ｂ）のように領域Ａは凹んだ形になって、均一で良好
な平坦化は達成できない。For example, in the peripheral circuit, when the area ratio per unit area of the convex pattern functioning as a polish stopper layer existing in the peripheral circuit is low (for example, in the case of the region A in FIG. 14), Since the polishing pressure during polishing is concentrated on the convex pattern (stopper layer), the polishing rate is increased, and the selectivity of the convex pattern (stopper layer) alone is insufficient, and the pattern is isolated as shown in FIG. The pattern 61 is scraped off, and has no predetermined effect as a stopper layer. As a result, FIG.
As shown in (b), the region A has a concave shape, and uniform and good flattening cannot be achieved.

【００１４】従って、このようにポリッシュストッパ層
の分布に疎密がある場合（例えば上記のように凸部パタ
ーンに疎密があって、これに伴ってポリッシュストッパ
層の占める率に疎密ができる場合）についても、その面
積比の低い部分、即ちポリッシュストッパの役割を果た
す部分が疎である回路パターン部分においても、良好な
ポリッシュ平坦化が達成できる技術が所望されている。Therefore, the case where the distribution of the polish stopper layer is sparse and dense as described above (for example, the case where the convex pattern is sparse and dense as described above and the proportion occupied by the polish stopper layer can be sparse and dense). However, there is a demand for a technique capable of achieving good polishing flatness even in a portion having a low area ratio, that is, a circuit pattern portion in which a portion serving as a polishing stopper is sparse.

【００１５】[0015]

【発明の目的】本発明は、上述した従来の問題点を解決
して、広い（長い）凸部領域上に埋め込み材料が残るこ
となく平坦化を達成でき、よって平坦性の良好なトレン
チアイソレーションを形成できる手段、及びこのような
トレンチアイソレーションを形成した半導体装置の製造
手段を提供することが目的である。SUMMARY OF THE INVENTION It is an object of the present invention to solve the above-mentioned conventional problems and to achieve flattening without leaving a filling material on a wide (long) convex region, thereby achieving trench isolation with good flatness. It is an object of the present invention to provide means for forming a semiconductor device, and means for manufacturing a semiconductor device having such a trench isolation.

【００１６】また本発明は、埋め込み後平坦化を行うポ
リッシュ工程を備えた半導体装置の製造方法において、
被ポリッシュ部上にポリッシュストッパの作用を示す部
分の分布に疎密がある場合にあっても、単位面積当たり
の該ストッパ層の面積比が低い部分でも良好な平坦化形
状を形成することができる半導体装置の製造方法を提供
することを目的とする。The present invention also relates to a method of manufacturing a semiconductor device having a polishing step of performing planarization after filling.
A semiconductor that can form a good flattened shape even in a portion where the area ratio of the stopper layer per unit area is low, even if the distribution of the portion exhibiting the action of the polish stopper is uneven on the polished portion. An object of the present invention is to provide a method for manufacturing a device.

【００１７】[0017]

【問題を解決するための手段】本出願の請求項１の発明
は、広い凸部領域と狭い凸部狭域とを有する複数の凸部
パターンを有する半導体基板上において、該複数の凸部
パターンにより形成された凹部を埋め込み材料によ り埋
め込む工程と、凸部パターン上に形成された埋め込み材
料をポリッシュにより平坦化する工程を含むポリッシュ
工程を備えた半導体装置の製造方法において、 ポリッシ
ュのストッパ層の密度が疎である部分に、あらかじめポ
リッシュのストッパ層となるパターンでかつ最終的には
除去するものであるパターンを形成する工程と、 ポリッ
シュによる平坦化工程に先立って広い凸部領域上の埋め
込み材料を少なくとも部分的にエッチングする工程とを
備えるとともに、 上記ポリッシュのストッパとなる層が
シリコンナイトライドから成り、ポリッシュによる平坦
化工程に先立って広い凸部領域上の埋め込み材料を少な
くとも部分的に除去する工程が、被エッチング部以外を
レジストでマスクしてエッチングする手段によるであ
り、これによって上述した目的を達成するものである。According to the first aspect of the present invention, there are provided a plurality of convex portions having a wide convex region and a narrow convex region.
On the semiconductor substrate having a pattern, the plurality of projections
I the recess formed by the pattern on the filling material Rheumasearch
Embedding process and embedding material formed on the convex pattern
Polish including a step of polishing the material by polishing
The method of manufacturing a semiconductor device having a step, Porisshi
In the area where the density of the stopper layer is low,
It is a pattern that will serve as a stopper layer for Rich and eventually
Forming a pattern to be removed ;
Fill on wide convex area before planarization process
At least partially etching the embedded material.
Together comprise a layer as a stopper of the polish
Made of silicon nitride, polished flat
Before filling, reduce the amount of filling material on the wide convex area.
The process of at least partially removing the part other than the part to be etched
The etching is performed by masking with a resist, thereby achieving the above-described object.

【００１８】本出願の請求項２の発明は、被エッチング
部以外をレジストでマスクしてエッチングする手段が、
等方エッチング手段である請求項１に記載の半導体装置
の製造方法であり、これによって上述した目的を達成す
るものである。The invention according to claim 2 of the present application is directed to
The means for etching except the part with a resist,
2. The semiconductor device according to claim 1, wherein the semiconductor device is an isotropic etching unit.
A method of manufacturing, thereby is to achieve the object mentioned above.

【００１９】本出願の請求項３の発明は、基板上に複数
の凸部パターンが形成され、これらの間の凹部により構
成される溝に埋め込みを行う場合、ポリッシュのストッ
パ層が形成されている凸部パターンの密度が疎である部
分については、あらかじめポリッシュのストッパ層とな
るパターンを形成して凸部が均一に分布する構造として
ストッパ層の面積の占める率が均等になるようにし、そ
の後埋め込み材料を堆積し、次いで凸部パターン及び前
記あらかじめ形成したパターン上の埋め込み材料をポリ
ッシュで除去して平坦化構造を得る工程を備えた半導体
装置の製造方法であり、これによって上述した目的を達
成するものである。The invention according to claim 3 of the present application is characterized in that a plurality of
Are formed, and the concave portion between them forms a structure.
When filling in the grooves to be formed,
Part where the density of the convex pattern on which the layer is formed is low
For the minute, use a polish stopper layer in advance.
Pattern to form a uniform pattern of protrusions
Make the ratio of the area of the stopper layer even, and
After filling the embedding material, then the convex pattern and the front
Fill the embedded material on the pre-formed pattern
With a process of obtaining a planarized structure by removing with a brush
A method of manufacturing a device , which achieves the above-mentioned object.

【００２０】本出願の請求項４の発明は、複数の凹部が
形成された基板上に堆積手段により凹部埋め込み材料を
形成する埋め込み工程と、ポリッシュにより埋め込み材
料を平坦化するポリッシュ工程とを含む半導体装置の製
造方法において、 基板上に平坦化層を形成する平坦化層
形成工程と、 平坦化層と埋め込み材料とのエッチング速
度が等しい条件でエッチバックするエッチバック工程を
備えることを特徴とする半導体装置の製造方法であり、
これによって上述した目的を達成するものである。According to the invention of claim 4 of the present application, the plurality of concave portions are
The recess filling material is deposited on the formed substrate by deposition means.
The embedding process to form and the embedding material by polishing
Polishing process for flattening material
Forming a planarizing layer on a substrate
Forming process and etching speed of planarization layer and filling material
Etchback process to etch back under the same condition
A method for manufacturing a semiconductor device , comprising:
Thereby, the above-mentioned object is achieved.

【００２１】本出願の請求項５の発明は、複数の凹部が
形成され、ポリッシュのストッパとなる層としてシリコ
ンナイトライド膜が形成された基板上に、バイアスＥＣ
Ｒ−ＣＶＤ法により二酸化シリコンを堆積して凹部埋め
込み材料を形成する埋め込み工程と、 ポリッシュにより
埋め込み材料を平坦化するポリッシュ工程と、 基板上に
レジストまたはＳＯＧにより平坦化層を形成する平坦化
層形成工程と、 平坦化層と埋め込み材料とのエッチング
速度が等しい条件でエッチバックするエッチバック工程
を備えることを特徴とする半導体装置の製造方法であ
り、これによって上述した目的を達成するものである。According to the invention of claim 5 of the present application, a plurality of recesses are provided.
Silicon formed as a polish stopper layer
The bias EC is placed on the substrate on which the nitride film is formed.
Filling recesses by depositing silicon dioxide by R-CVD
Embedding process to form embedded material and polishing
A polishing step of flattening the embedded material, on a substrate
Flattening to form a flattening layer with resist or SOG
Layer formation process and etching of planarization layer and filling material
An etch-back process in which etch-back is performed at the same speed
A method for manufacturing a semiconductor device, comprising the steps of:

【００２２】[0022]

【作用】[Action] 本出願の発明によれば、広く（長い）凸部領域According to the invention of the present application, a wide (long) convex region is provided.
上のポリッシュされるべき被ポリッシュ材料の大部分はMost of the polished material to be polished on
ポリッシュに先立つエッチング工程において除去されてRemoved during the etching process prior to polishing
おり、また、残った被ポリッシュ部分は全て突起形状にAnd the remaining polished parts are all in the form of protrusions
なっているがゆえ平坦面よりポリッシュレートが速く、Polishing rate is faster than flat surface because of
容易に平坦化が行える。これにより平坦なアイソレーシFlattening can be easily performed. This provides a flat isolation
ョン形成が可能となる。Can be formed.

【００２３】本出願の発明によれば、ポリッシュ前にあ
らかじめ、例えば埋め込み材料をＣＶＤ等で堆積させる
前、ポリッシュのストッパとして機能する例えば凸部パ
ター ンが疎である部分について、ポリッシュのストッパ
層となるダミーパターンを形成し、これによってストッ
パ層の機能を被ポリッシュ部全面で均一に近くなるよう
にし、好ましくはストッパ層面積比が一定以上となるよ
うにダミーパターンを形成し、その後、ポリッシュを行
うので、これにより良好な平坦化形状を形成することが
できる。 According to the invention of the present application, before polishing
Preliminarily, for example, a filling material is deposited by CVD or the like.
Before, for example, a convex part that functions as a polish stopper
For part Tar down is sparse, polish of the stopper
A dummy pattern to be a layer is formed.
The function of the layer should be nearly uniform over the entire polished area.
Preferably, the area ratio of the stopper layer is more than a certain value.
After forming a dummy pattern, polish
To form a good flattened shape.
it can.

【００２４】よって、この発明によれば、ポリッシュス
トッパ層の被ポリッシュ部単位面積当たりの面積比が低
い場合においても、良好な平坦化形状を形成することが
可能となる。 Therefore, according to the present invention, the polishing
Low area ratio of topper layer per unit area to be polished
Good flattened shape
It becomes possible.

【００２５】本出願の発明によれば、広い（長い）凸部
領域上のポリッシュされるべき被ポリッシュ材料は、こ
れがポリッシュ後残存していても、レジストパターンを
マスクとした除去工程により容易に除去され、平坦化が
行える。これにより平坦な埋め込みが達成された半導体
装置の製造が可能となる。 According to the invention of the present application, a wide (long) projection is provided.
The material to be polished on the area is
Even if this remains after polishing, the resist pattern
It is easily removed by the removal process using a mask, and flattening
I can do it. Semiconductor that achieved flat filling by this
The device can be manufactured.

【００２６】また、本出願の発明によれば、広い（長
い）凸部領域上のポリッシュされるべき被ポリッシュ材
料は、これがポリッシュ後残存していても、エッチバッ
ク工程により容易に除去され、平坦化が行える。これに
より平坦な埋め込みが達成された半導体装置の製造が可
能となる。 According to the invention of the present application, a wide (long)
I) The material to be polished on the convex area
Even if this remains after polishing,
This is easily removed by the polishing process, and can be planarized. to this
Enables production of semiconductor devices with more flat embedded
It works.

【００２７】この発明によれば、ポリッシュストッパ層
の被ポリッシュ部単位面積当たりの面積比が低い場合に
おいても、良好な平坦化形状を形成することが可能とな
る。 According to the present invention, the polish stopper layer
When the area ratio per unit area of the polished part is low
In this case, a good flattened shape can be formed.
You.

【００２８】[0028]

【実施例】以下、本発明の実施例について図面を参照し
て説明する。但し当然のことではあるが、本発明は以下
の実施例により限定されるものではない。 BRIEF DESCRIPTION OF THE DRAWINGS FIG.
Will be explained. However, as a matter of course, the present invention
However, the present invention is not limited to the embodiment.

【００２９】実施例１ 本実施例は、図１，図２に示したように本出願の請求項
１及び２の発明をトレ ンチアイソレーション形成に応用
したものである。また、余分な埋め込み材料５（酸化シ
リコン膜）の除去方法として、レジストプロセスを用い
てあらかじめ広い凸部領域にある厚い酸化シリコン膜５
１をエッチングにより少なくとも部分的に除去した後、
ダミーパターンを含む広い埋め込み領域の酸化シリコン
膜５２をポリッシュにより除去するものである。具体的
には次のように実施した。 Embodiment 1 As shown in FIGS. 1 and 2, the present embodiment relates to the claims of the present application.
Application 1 and 2 of the present invention to Torre inch isolation formation
It was done. In addition, extra filling material 5 (oxide silicon)
Using a resist process as a method for removing the recon film
Thick silicon oxide film 5 previously in a wide convex region
After at least partially removing 1 by etching,
Wide buried area silicon oxide including dummy pattern
The film 52 is removed by polishing. concrete
Was carried out as follows.

【００３０】（１）図１（ａ）に示されるように、シリ
コン等からなる半導体基板１上に酸化シリコン層２とし
ての熱酸化膜とポリッシュストッパ層３としてのＳｉ ３
Ｎ ４ 層を形成した後、単位面積当たりのストッパ層３面
積比がウェハーの位置によらず一定以上となるようにレ
ジストプロセスを用いたエッチング工程により、実際に
回路パターンとして用いるパターン６１を含む凸部パタ
ーン６１〜６３とダミーパターン７１ａ〜７１ｃ，７２
ａ〜７２ｃを同時に形成する。この時のμ波エッチング
装置を用いたときの条件としては、例えば以下の条件を
用いた。 使用ガス系：Ｃ ２ Ｃｌ ３ Ｆ ３ ／ＳＦ ６ ＝６０／１０（ｓ
ｃｃｍ） μ波パワー：８５０（Ｗ） ＲＦパワー：１５０（Ｗ） 圧力 ：１．３３（Ｐａ） (1) As shown in FIG.
A silicon oxide layer 2 on a semiconductor substrate 1 made of
Thermal oxide film and Si 3 as polish stopper layer 3
After forming the N 4 layer, a stopper layer 3 surface per unit area
The product ratio should be higher than a certain value regardless of the wafer position.
Actually by the etching process using the dist process
Convex pattern including pattern 61 used as circuit pattern
Patterns 61-63 and dummy patterns 71a-71c, 72
a to 72c are formed simultaneously. Microwave etching at this time
As conditions when using the device, for example, the following conditions
Using. Working gas system: C 2 Cl 3 F 3 / SF 6 = 60/10 (s
ccm) μ wave power: 850 (W) RF power: 150 (W) Pressure: 1.33 (Pa)

【００３１】（２）次に、ＣＶＤ法により溝（トレン
チ）を埋め込む。本実施例では埋め込み能力の高くしか
も埋め込み平坦化形状が良好なバイアスＥＣＲ−ＣＶＤ
法により、酸化シリコン膜を用いて埋め込みを行った。
この時のバイアスＥＣＲ−ＣＶＤ条件としては、例えば
以下の条件を用いた。 (2) Next, a trench (Tren
H) Embed. In this embodiment, only the embedding ability is high.
ECR-CVD with good embedded flattened shape
The embedding was performed using a silicon oxide film by the method.
The bias ECR-CVD conditions at this time include, for example,
The following conditions were used.

【００３２】使用ガス系：ＳｉＨ ４ ／Ｎ ２ Ｏ＝２０／３５（ｓｃｃ
ｍ） μ波パワー：１０００（Ｗ） ＲＦパワー：５００（Ｗ） 磁束密度 ：８．７５×１０ −２ （Ｔ） 圧力 ：９．３×１０ −２ （Ｐａ） Gas used: SiH 4 / N 2 O = 20/35 (scc
m) μ wave power: 1000 (W) RF power: 500 (W) Magnetic flux density: 8.75 × 10 −2 (T) Pressure: 9.3 × 10 −2 (Pa)

【００３３】これにより図１（ｂ）の構造を得た。符号
５１により広い凸部領域上の埋め込み材料を示し、５２
により、狭い凸部領域の埋め込み材料を示す。 Thus, the structure shown in FIG. 1B was obtained. Sign
51 shows the filling material on the wide convex region,
Indicates a filling material for the narrow convex region.

【００３４】（３）次に、図２（ｃ）に示したように、
レジスト１０を広い（長い）凸部領域以外の部分にパタ
ーニングして形成する。 (3) Next, as shown in FIG.
Pattern the resist 10 over the area other than the wide (long) convex area.
To form.

【００３５】（４）等方エッチングにて上記広い（長
い）凸部領域上にある余分な埋め込み材料５である酸化
シリコン膜５１を除去する。この時のエッチング条件と
しては、例えば以下に示す条件を用いた。 ＨＦ：Ｈ ２ Ｏ＝１：４０による液体エッチング (4) The above-mentioned wide (long) isotropic etching
I) Oxidation, which is an extra filling material 5 on the convex region
The silicon film 51 is removed. Etching conditions at this time
For example, the following conditions were used. Liquid etching with HF: H 2 O = 1: 40

【００３６】この時のＳｉＯ ２ とＳｉ ３ Ｎ ４ の選択比は
約８：１である。 At this time, the selectivity of SiO 2 to Si 3 N 4 is
It is about 8: 1.

【００３７】また、広い（長い）凸部領域上の余分な酸
化シリコン膜５１は、下地のＳｉ ３ Ｎ ４ 膜３が現れるま
でエッチングを行っても全く問題はない。その後で、レ
ジスト１０を除去する。これにより図２（ｄ）の構造を
得る。 Also, excess acid on the wide (long) convex region
The silicon nitride film 51 is left until the underlying Si 3 N 4 film 3 appears.
There is no problem even if etching is performed at After that,
The dist is removed. Thereby, the structure of FIG.
obtain.

【００３８】（５）上記（４）で形成された突起状の余
分な酸化シリコン膜５２をポリッシュにて除去する。こ
のときポリッシュで平坦化するのは、突起状の余分な酸
化シリコン５２のみなので、ポリッシュ時間も少なく、
かつＳｉＯ ２ に対するＳｉ ３ Ｎ ４ のポリッシュの選択比
が５：１なのでＳｉ ３ Ｎ ４ が十分ストッパ層として働
き、図３（ｅ）に示すような良好な平坦化形状を得るこ
とが可能となる。 (5) Protrusions formed in (4) above
The remaining silicon oxide film 52 is removed by polishing. This
In the case of polishing, the flattening with polishing is
Polished silicon 52 only, so less polishing time,
And selectivity of polish of Si 3 N 4 to SiO 2
Is 5: 1, so that Si 3 N 4 sufficiently functions as a stopper layer.
To obtain a good flattened shape as shown in FIG.
It becomes possible.

【００３９】ポリッシャーとしては、図３に示す装置を
用いることができる。その時のポリッシュ条件は、研磨
プレートＰの回転数＝３７ｒｐｍ、ウェハー保持試料台
６４の回転数＝１７ｒｐｍ、研磨圧力（図３の矢印６
６）＝８ＰＳＩ、スラリーをスラリー導入管６１から２
２５ミリリットル／分で導入、パッド６７の温度を４０
℃とすることができる。スラリー（図３中、６２で模式
的に示す）は、シリカとＫＯＨと水の混合液を用いるこ
とができる。例えば研磨時に用いるポリッシュ液 （スラ
リー）として、商品名ＳＣ−１（ＣＡＢＯＴ ＣＯＲＰ
ＯＲＡＴＩＯＮ製）を使用できる。その固形成分はシリ
カ（全重量の３０％）である（ｐＨ：１０．５−１０．
７、シリカ粒度：２５−３５ｎｍ、ｐＨ調整剤：ＫＯ
Ｈ）。このＳＣ−１を脱イオン水で１５−２０倍に希釈
し、希塩酸またはＫＯＨ、ＮａＯＨ溶液を用いてｐＨコ
ントロールして、使用できる。図３中、符号６３は研磨
プレートＰの回転軸、６５は、被研磨基板１０であるウ
ェハーを支持するウェハー保持試料台６４の回転軸であ
る。このポリッシャーは、各例で用いることができる。 As the polisher, the device shown in FIG. 3 is used.
Can be used. Polishing condition at that time is polishing
Rotation speed of plate P = 37 rpm, wafer holding sample table
64 rotation speed = 17 rpm, polishing pressure (arrow 6 in FIG. 3)
6) = 8 PSI, the slurry was transferred from the slurry introduction pipe 61 to the
Introduced at 25 ml / min.
° C. Slurry (schematic at 62 in FIG. 3)
), Use a mixture of silica, KOH and water.
Can be. For example, the polishing liquid used during polishing (slurry
Lee), trade name SC-1 (CABOT CORP
ORATION). Its solid components are
(30% of the total weight) (pH: 10.5-10.
7, silica particle size: 25-35 nm, pH adjuster: KO
H). This SC-1 is diluted 15-20 times with deionized water
PH using diluted hydrochloric acid or KOH / NaOH solution.
Control and use. In FIG. 3, reference numeral 63 denotes polishing.
The rotation axis of the plate P, 65, is the substrate 10 to be polished.
The rotation axis of the wafer holding sample stage 64 supporting the wafer
You. This polisher can be used in each example.

【００４０】尚、本発明は当然のことながら上記実施例
に限定されるものではなく、本発明の範囲で材料及び条
件等は適宜変更可能であり、例えばトレンチキャパシ
タ、トレンチプラグ、ブランケットＣＶＤタングステン
形成の場合等にも利用できるものである。また、上述の
各例は、ポリッシュストッパ層の占める割合を均一にす
る手段として凸部パターンの割合を大きくするようにダ
ミーパターンを形成するようにしたが、ポリッシュスト
ッパ層の率を変えるためには他の手段を採用してもよ
い。 It should be noted that the present invention is of course
It is not limited to the materials and articles within the scope of the present invention.
Conditions can be changed as appropriate, for example, trench capacity
TA, trench plug, blanket CVD tungsten
It can also be used for forming. Also, the above
In each example, the proportion occupied by the polish stopper layer is made uniform.
To increase the ratio of the convex pattern
Mee pattern is formed, but polish strike
Other means may be used to change the rate of the upper layer.
No.

【００４１】実施例２ この実施例は、本出願の請求項３の発明を、トレンチア
イソレーションを形成する微細化・集積化半導体装置の
製造方法について、応用した場合である。図４に本実施
例の工程を示す。 Embodiment 2 In this embodiment, the invention of claim 3 of the present application is applied to a trench trench.
Of miniaturized and integrated semiconductor devices that form isolation
This is a case where the manufacturing method is applied. Fig. 4 shows the implementation
An example process is shown.

【００４２】本実施例において、基板１上に複数の凹部
パターン６１〜６３が形成され、これらの間の凹部によ
り構成される溝に埋め込みを行うのであるが、ポリッシ
ュのストッパ層３が形成されている凹部パターン６１〜
６３の密度が疎である部分（図示の部分がこれに該当す
る）については、あらかじめポリッシュのストッパ層と
なるダミーパターン７１ａ〜７１ｃ，７２ａ〜７２ｃを
形成して図４（ａ）のように凸部が均一に分布する構造
とし、即ちストッパ層３の表面の占める率が均等になる
ように、その後埋め込み材料５を堆積して図４（ｂ）の
構造を得、次いで凸部パターン６１〜６３及び特に形成
したパターン７１ａ〜７１ｃ，７２ａ〜 ７２ｃ（以下適
宜「ダミーパターン」と称することもある）上の埋め込
み材料５１をポリッシュで除去して、図４（ｃ）の平坦
化構造を得るものである。 In this embodiment, a plurality of concave portions are formed on the substrate 1.
Patterns 61 to 63 are formed, and the recesses
The groove is embedded in the groove.
Patterns 61 to 61 in which the stopper layer 3
63 is a sparse part (the part shown in FIG.
), Beforehand with a polish stopper layer
Dummy patterns 71a to 71c and 72a to 72c
A structure in which the convex portions are uniformly distributed as shown in FIG.
That is, the ratio occupied by the surface of the stopper layer 3 becomes uniform.
As shown in FIG.
Structure, then the convex patterns 61-63 and especially the formation
Patterns 71a to 71c, 72a to 72c (hereinafter referred to as
(May be called "dummy pattern")
The only material 51 is removed by polishing, and the flat surface shown in FIG.
To obtain a generalized structure.

【００４３】具体的には本実施例では、次の（１）〜
（３）の工程により、平坦化トレンチアイソレーション
を形成した。 Specifically, in this embodiment, the following (1) to
By the process of (3), planarization trench isolation
Was formed.

【００４４】（１）図４（ａ）に示すように、シリコン
等からなる半導体基板１上に酸化シリコン層２として熱
酸化膜と、ポリッシュストッパ層３としてのＳｉ ３ Ｎ ４
層を形成した後、単位面積当たりのストッパ層３の面積
比が半導体ウェハーの位置によらず一定以上となるよう
に、レジストプロセスを用いたエッチング工程により、
実際に回路パターン等として用いる凸部パターン６１〜
６３と、ダミーパターン７１ａ〜７１ｃ，７２ａ〜７２
ｃを同時に形成する。 (1) As shown in FIG.
As a silicon oxide layer 2 on a semiconductor substrate 1 made of
Oxide film and Si 3 N 4 as polish stopper layer 3
After forming the layer, the area of the stopper layer 3 per unit area
The ratio should be above a certain level regardless of the position of the semiconductor wafer
In the etching process using the resist process,
The convex patterns 61 to 61 actually used as circuit patterns and the like
63 and dummy patterns 71a to 71c, 72a to 72
c is simultaneously formed.

【００４５】この時のエッチング条件としては、例えば
以下の条件を用いた。 使用ガス系：Ｃ ２ Ｃｌ ３ Ｆ ３ ／ＳＦ ８ ＝６０／１０（ｓ
ｃｃｍ） μ波パワー：８５０（Ｗ ）ＲＦパワー：１５０（Ｗ） 圧 力 ：１．３３（Ｐａ） As the etching conditions at this time, for example,
The following conditions were used. Working gas system: C 2 Cl 3 F 3 / SF 8 = 60/10 (s
ccm) μ wave power: 850 (W ) RF power: 150 (W) Pressure: 1.33 (Pa)

【００４６】（２）次に、ＣＶＤ法により溝（トレン
チ）４１〜４８を埋め込む。これにより図４（ｂ）の構
造を得る。本実施例では埋め込み能力が高く、しかも埋
め込み平坦化形状が良好なバイアスＥＣＲ−ＣＶＤ法
（この方法は、エッチングと堆積とが同時進行的に行わ
れるので、埋め込み平坦化技術として良好である）によ
り酸化シリコン膜を堆積して埋め込みを行った。この時
のバイアスＥＣＲ−ＣＶＤ条件としては、例えば以下の
条件を用いた。 使用ガス系：ＳｉＮ ４ ／Ｎ ２ Ｏ＝２０／３５（ｓｃｃ
ｍ） μ波パワー：１０００（Ｗ） ＲＦパワー：５００（Ｗ） 磁束密度：８．７５×１０ −２ （Ｔ） 圧力 ：９．３×１０ −２ （Ｐａ） (2) Next, a groove (trench) is formed by a CVD method.
H) Embedding 41-48. As a result, the structure shown in FIG.
Get the structure. In this embodiment, the embedding ability is high,
Bias ECR-CVD method with good embedded flattened shape
(In this method, etching and deposition are performed simultaneously.
Is good as a buried planarization technology)
A silicon oxide film was deposited and embedded. At this time
As the bias ECR-CVD conditions, for example,
Conditions were used. Working gas system: SiN 4 / N 2 O = 20/35 (scc
m) μ wave power: 1000 (W) RF power: 500 (W) Magnetic flux density: 8.75 × 10 −2 (T) Pressure: 9.3 × 10 −2 (Pa)

【００４７】（３）次に、凸部パターン６１〜６３、ダ
ミーパターン７１ａ〜７１ｃ，７２ａ〜７２ｃ上の余分
な埋め込み材料５１（ＳｉＯ ２ ）を、ポリッシュ法によ
り除去する。これにより図４（ｃ）の構造を得る。ここ
で、ポリッシュ装置としては、図３に示した常用の装置
を用いて行った。この時のポリッシュ条件は、例えば以
下に示す条件で行った。 研磨プレート 回転数：３７（ｒｐｍ） ウェハー保持試料台回転数：１７（ｒｐｍ） 研磨時の加圧：５．５×１０ ３ （Ｐａ） スラリー流量：２２５（ミリリットル／ｍｉｎ） パッド温度：４０（℃） スラリー：シリカ（０．０２５〜０．０３５μｍ） ＫＯＨ（ｐＨ≦１０．５） 水 (3) Next, the protrusion patterns 61 to 63,
Extra on me patterns 71a-71c, 72a-72c
Buried material 51 (SiO 2 )
Removed. Thus, the structure shown in FIG. 4C is obtained. here
As a polishing device, a conventional device shown in FIG.
This was performed using Polishing conditions at this time are, for example,
The test was performed under the following conditions. Polishing plate Rotation speed: 37 (rpm) Wafer holding sample table rotation speed: 17 (rpm) Pressure during polishing: 5.5 × 10 3 (Pa) Slurry flow rate: 225 (milliliter / min) Pad temperature: 40 (° C.) ) Slurry: silica (0.025 to 0.035 μm) KOH (pH ≦ 10.5) water

【００４８】なお図３中、Ｐは研磨プレート、８１はス
ラリー導入管、８２はスラリー、８３は研磨プレート回
転軸、８４はウェハー保持試料台、８５はウェハー保持
試料台回転軸、８６は研磨時の調整された加圧力、８７
は研磨パッド、１０は被ポリッシュ材であるウエハーを
示す。 In FIG . 3, P is a polishing plate and 81 is a polishing plate.
Rally introduction pipe, 82 is slurry, 83 is polishing plate time
Spindle, 84 is wafer holding sample stage, 85 is wafer holding
The rotation axis of the sample stage, 86 is the adjusted pressing force during polishing, 87
Is a polishing pad, 10 is a wafer to be polished
Show.

【００４９】このポリッシュ工程において、ストッパ層
３（Ｓｉ ３ Ｎ ４ ）と埋め込み材料５（ＳｉＯ ２ ）の選択
比は、ＳｉＯ ２ ／Ｓｉ ３ Ｎ ４ ＝４〜６であり、しかもダ
ミーパターン７１ａ〜７１ｃ，７２ａ〜７２ｃを設ける
ことにより、凸部パターンの分布が疎である孤立パター
ン６１周辺部分についても、その単位面積当たりのスト
ッパ層面積比が大きくなっており、このためオーバーポ
リッシュによる孤立パターン６１の削りすぎを防ぐこと
ができ、良好な平坦面を得ることができる。 In this polishing step, the stopper layer
Selection of 3 (Si 3 N 4 ) and filling material 5 (SiO 2 )
The ratio is SiO 2 / Si 3 N 4 = 4 to 6, and
Provide me patterns 71a to 71c and 72a to 72c
In this way, an isolated pattern with a sparse distribution of convex patterns
The area per unit area
The area ratio of the upper layer is large,
Preventing too much shaving of the isolated pattern 61 by rish
And a good flat surface can be obtained.

【００５０】実施例３ 本実施例は、図５に示したようにトレンチアイソレーシ
ョン形成に本発明を応用したものであるが、実施例２で
は埋め込み酸化膜の形成にバイアスＥＣＲ−ＣＶＤ法を
用いたのに対し、ここでは、絶縁膜形成が可能である常
圧のＣＶＤ法を用いた。以下工程順に説明する。 Embodiment 3 In this embodiment, as shown in FIG.
In the second embodiment, the present invention is applied to the formation of a part.
Uses bias ECR-CVD method for forming buried oxide film.
In contrast to the method used here, it is always possible to form an insulating film here.
Pressure CVD was used. The process will be described below in the order of steps.

【００５１】（１）実施例２と同様に、例えばエッチン
グのストッパ層８としてポリ−Ｓｉと、その下層に該ス
トッパ層８（ポリ−Ｓｉ）のエッチングストッパ層とな
る酸化シリコン層２が形成してあるシリコン基板１に、
図１４で説明した広い凹部溝４１に該当する部分におい
て、単位面積当たりのストッパ層面積比がウェハーの位
置によらず一定以上となるように、実際のパターン６１
を含む凸部パターン６１〜６３と、後に除去するパター
ン７１ａ〜７１ｃ，７２ａ〜７２ｃを同時にレジストプ
ロセスを用いたエッチング法にて形成する。この時、μ
波エッチング装置を用いたが、このときの条件は、例え
ば以下に示す条件で行った。 使用ガス系：Ｃ ２ Ｃｌ ３ Ｆ ３ ／ＳＦ ６ ＝６０／１０（ｓ
ｃｃｍ） μ波パワー：８５０（Ｗ） ＲＦパワー：１５０（Ｗ） 圧力 ：１．３３（Ｐａ） (1) As in Example 2, for example,
Poly-Si as a stopper layer 8 for the
It serves as an etching stopper layer for the topper layer 8 (poly-Si).
Silicon substrate 1 on which silicon oxide layer 2 is formed,
In the portion corresponding to the wide concave groove 41 described in FIG.
The area ratio of the stopper layer per unit area is
The actual pattern 61 is set so as to be more than a certain value regardless of the position.
Patterns 61 to 63 including
Resists 71a-71c and 72a-72c simultaneously.
It is formed by an etching method using a process. At this time, μ
Wave etching equipment was used.
This was performed under the following conditions. Working gas system: C 2 Cl 3 F 3 / SF 6 = 60/10 (s
ccm) μ wave power: 850 (W) RF power: 150 (W) Pressure: 1.33 (Pa)

【００５２】次に、埋め込み材料５として、例えば有機
シリコン化合物（例えばＴＥＯＳ）とオゾンとの反応に
より酸化シリコンを形成して、これを溝（トレンチ）が
埋まる程度の膜厚に埋め込む。これにより図５（ａ）の
構造を得る。この時のＣＶＤ条件としては、例えば以下
に示す条件で行った。 使用ガス系：ＴＥＯＳ／Ｏ ３ ＝３５０／３５０（ｓｃｃ
ｍ） 成長温度 ：３９０（℃） 圧力 ：１．２０×１０ ４ （Ｐａ） Next, as the filling material 5, for example, an organic
For the reaction between silicon compound (eg TEOS) and ozone
More silicon oxide is formed, and this is
Embed the film to a thickness that allows it to fill. As a result, FIG.
Get the structure. As the CVD conditions at this time, for example,
The conditions were as follows. Gas used: TEOS / O 3 = 350/350 (scc
m) Growth temperature: 390 (° C.) Pressure: 1.20 × 10 4 (Pa)

【００５３】しかし、この段階では、埋め込み後の酸化
シリコン層の形状は、図５（ａ）に示したように凹み量
（Ｌ １ ）が存在するため、ポリッシュ後の溝（トレン
チ）凹部の残り膜厚が溝の深さよりも浅くなり、良好な
平坦化形状が得られなくなる。 However, at this stage, the oxidation after the embedding is performed.
As shown in FIG. 5A, the shape of the silicon layer
Since (L 1 ) is present, the groove after polishing (Tren
H) The remaining film thickness of the concave portion becomes shallower than the depth of the groove, and
A flattened shape cannot be obtained.

【００５４】（２）そこで本実施例では、図５（ｂ）に
示すように、塗布膜９を酸化シリコン膜の凹み量
（Ｌ １ ）が吸収できる膜厚に塗布する。例えば、塗布膜
９の形成にはＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）を
用いればよい。膜厚としては、トレンチ深さの１／２〜
１倍の膜厚となるようにすればよい。ＳＯＧの塗布条件
としては、例えば以下の条件を用いた。 塗布膜：Ｔｙｐｅ−７（東京応化（株）製） 回転数：４０００（ｒｐｍ） 時間：６０（ｓｅｃ） ベーキング温度：４００（℃） ベーキング時間：３０（ｍｉｎ） (2) Therefore, in the present embodiment, FIG.
As shown in FIG.
It is applied to a film thickness that can absorb (L 1 ). For example, coating film
9 is formed using SOG (Spin On Glass).
It may be used. As the film thickness, 1/2 of the trench depth
What is necessary is just to make it 1 times the film thickness. SOG coating conditions
For example, the following conditions were used. Coating film: Type-7 (manufactured by Tokyo Ohka Co., Ltd.) Number of revolutions: 4000 (rpm) Time: 60 (sec) Baking temperature: 400 (° C) Baking time: 30 (min)

【００５５】（３）次に、図６（ｃ）に示すように、図
５（ｂ）に示したトレンチ凸部上のＳＯＧ膜９がなくな
るまで、即ちＳＯＧ膜９の膜厚Ｌ ２ 分、ポリッシングを
行う。この時、ＳＯＧ膜９は埋め込み材料５である酸化
シリコン膜よりもポリッシュレートが大きいため、酸化
シリコン膜はＳＯＧ膜９に対してストッパ層となる。 (3) Next, as shown in FIG.
The SOG film 9 on the trench projection shown in FIG.
Until, i.e. the thickness L 2 minutes of SOG film 9, the polishing
Do. At this time, the SOG film 9 is oxidized as the filling material 5.
Oxidation due to higher polish rate than silicon film
The silicon film becomes a stopper layer for the SOG film 9.

【００５６】（４）次に埋め込み材料５である酸化シリ
コン膜と、ＳＯＧ膜９のエッチングの選択比が１となる
条件にて、エッチングストッパ層８の上面が現れるまで
エッチングバックを行う。これにより図６（ｄ）の平坦
化構造が得られた。この時のＲＩＥを用いたときの条件
としては、例えば以下の条件にて行う。 使用ガス系：ＣＨＦ ３ ／Ｏ ２ ＝７０／１３（ｓｃｃｍ） ＲＦパワー：１１５０（Ｗ） 圧力 ：５．３３（Ｐａ） (4) Next, the silicon oxide as the filling material 5
The selectivity of the etching between the silicon film and the SOG film 9 becomes 1.
Under the conditions, until the upper surface of the etching stopper layer 8 appears
Perform etching back. As a result, the flat surface shown in FIG.
A structured structure was obtained. Conditions when using RIE at this time
Is performed, for example, under the following conditions. Working gas system: CHF 3 / O 2 = 70/13 (sccm) RF power: 1150 (W) Pressure: 5.33 (Pa)

【００５７】実施例４ 次に実施例４を説明する。この実施例は、本出願の請求
項４及び５の発明を具体化してトレンチアイソレーショ
ンを形成し、半導体装置を製造するものである。レジス
トのパターニングを行う場合、リソグラフィー工程に時
間がかかるが、 この実施例４は、パターニングを行わず
にすむ手法である。本実施例は、次の（１）〜（４）の
工程を経る。 Embodiment 4 Next, Embodiment 4 will be described. This example is based on the claims of the present application.
Item 4 and 5 are embodied to form a trench isolation.
To form a semiconductor device. Regis
When patterning
Although it takes time, this embodiment 4 does not perform patterning.
This is a simple method. In this embodiment, the following (1) to (4)
Go through the process.

【００５８】（１）下層２１であるｐａｄ−ＳｉＯ ２ 及
び上層２２であるＳｉ ３ Ｎ ４ が形成してあるＳｉトレン
チに、バイアスＥＣＲ−ＣＶＤ法により、トレンチ深さ
と同じ膜厚のＳｉＯ ２ 膜を形成して埋め込み材料５と
し、図７（ａ）の構成とする。この時のバイアスＥＣＲ
−ＣＶＤ条件としては、例えば以下の条件を用いた。 (1) Pad-SiO 2 and the lower layer 21
Si train on which Si 3 N 4 as the upper layer 22 is formed
First, the trench depth is determined by the bias ECR-CVD method.
Forming an SiO 2 film having the same thickness as
Then, the configuration shown in FIG. Bias ECR at this time
As the CVD conditions, for example, the following conditions were used.

【００５９】使用ガス系：ＳｉＨ ４ ／Ｎ ２ Ｏ＝２０／３５（ｓｃｃ
ｍ） μ波パワー：１０００（Ｗ） ＲＦパワー：５００（Ｗ） 磁束密度 ：８．７５×１０ −２ （Ｔ） 圧力 ：９．３×１０ −２ （Ｐａ） Gas used: SiH 4 / N 2 O = 20/35 (scc
m) μ wave power: 1000 (W) RF power: 500 (W) Magnetic flux density: 8.75 × 10 −2 (T) Pressure: 9.3 × 10 −2 (Pa)

【００６０】（２）ポリッシャーによりポリッシュを行
い、図８（ｂ）の構造とする。このときポリッシュで平
坦化するのは、突起状の余分な酸化シリコン５Ａのみな
ので、ポリッシュ時間も少なく、かつＳｉＯ ２ に対する
Ｓｉ ３ Ｎ ４ のポリッシュの選択比が５：１なのでＳｉ ３
Ｎ ４ が十分ストッパ層として働き、図４（ｅ）に示すよ
うな良好な平坦化形状を得ることが可能となる。 (2) Polish with a polisher
8 (b). At this time it is polished and flat
Only the extra silicon oxide 5A in the form of a projection is supported.
Because, less polish time, and for the SiO 2
Selectivity of polishing the Si 3 N 4 is 5: 1 because Si 3
N 4 sufficiently functions as a stopper layer, as shown in FIG.
Such a good flattened shape can be obtained.

【００６１】（３）レジスト６０のコーティングを行
い、図８（ｃ）の構造とする。例えば、次の条件でレジ
ストをコーティングする。 (3) Coating the resist 60
8 (c). For example, under the following conditions
Coat the strike.

【００６２】レジスト＝東京応化製ＯＦＰＲ−８００ 粘度＝０．０２Ｐａ・ｓ 回転数＝８０００ｒｐｍ Resist = OFPR-800 manufactured by Tokyo Ohka Co., Ltd. Viscosity = 0.02 Pa · s Rotational speed = 8000 rpm

【００６３】また、レジストの代わりにＳＯＧ（Ｓｐｉ
ｎ ｏｎ Ｇｌａｓｓ）を用いてもよく、例えば、次の
条件で実施することができる。 In place of the resist, SOG (Spi)
n on Glass) may be used.
It can be carried out under conditions.

【００６４】ＳＯＧ＝東京応化製Ｔｙｐｅ−２ 回転数＝２００ｒｐｍ 回転時間＝１５ｓ ベーク温度＝５００℃ ベーク時間＝３０ｍｉｎ SOG = Type 2 manufactured by Tokyo Ohka Co., Ltd. 2 Revolutions = 200 rpm Revolution time = 15 s Bake temperature = 500 ° C. Bake time = 30 min

【００６５】（４）レジスト：ＳｉＯ ２ ＝１：１のエッ
チバックを行い、レジスト６及び残存ＳｉＯ ２ ５２のエ
ッチバックを行う。これにより図８（ｄ）の構造を得
る。このエッチングは、例えば平行平板ＲＩＥ装置を用
い、次の条件で実施することができる。 ＣＨＦ ３ ＝５０ｓｃｃｍ Ｏ ２ ＝７０ｓｃｃｍ ＲＦパワー＝１２００Ｗ 圧力＝３０Ｐａ (4) Resist: SiO 2 = 1: 1 etch
Backing to remove the resist 6 and the remaining SiO 2 52
Perform a switchback. As a result, the structure shown in FIG.
You. This etching uses, for example, a parallel plate RIE device.
And can be carried out under the following conditions. CHF 3 = 50 sccm O 2 = 70 sccm RF power = 1200 W Pressure = 30 Pa

【００６６】ＳＯＧ：ＳｉＯ ２ ＝１：１のエッチバック
も同じ条件で行える。 Etchback of SOG: SiO 2 = 1: 1
Can be performed under the same conditions.

【００６７】残存ＳｉＯ ２ ５２は少ないので、このよう
なエッチバックでも、ＳｉＯ ２ は充分に除去できる。 Since the residual SiO 2 52 is small,
Even with a proper etch back, SiO 2 can be sufficiently removed.

【００６８】（５）次に、ストッパ層２の上層２２であ
るＳｉ ３ Ｎ ４ を例えばＫＯＨにて除去し、下層２１であ
るｐａｄ−ＳｉＯ ２ をフッ酸にて除去し、図９（ｅ）の
構造とする。 (5) Next, the upper layer 22 of the stopper layer 2
Si 3 N 4 is removed by, for example, KOH to form the lower layer 21.
Pad-SiO 2 is removed with hydrofluoric acid, and FIG.
Structure.

【００６９】[0069]

【発明の効果】本発明によれば、広い（長い）凸部領域
上に埋め込み材料が残ることなく平坦化を達成でき、よ
って平坦性の良好なトレンチアイソレーションを形成で
きる手段、及びこのようなトレンチアイソレーションを
形成した半導体装置の製造手段 を提供することができ
る。 According to the present invention, a wide (long) convex region is provided.
Flattening can be achieved without embedding material remaining on the top,
Forming trench isolation with good flatness
Means and such trench isolation
It is possible to provide means for manufacturing the formed semiconductor device.
You.

【００７０】また本発明によれば、埋め込み後平坦化を
行うポリッシュ工程を備えた半導体装置の製造方法にお
いて、被ポリッシュ部上にポリッシュストッパの作用を
示す部分の分布に疎密がある場合にあっても、単位面積
当たりの該ストッパ層の面積比が低い部分でも良好な平
坦化形状を形成することができる半導体装置の製造方法
を提供することができる。 According to the present invention, flattening after embedding is performed.
Method for manufacturing a semiconductor device having a polishing process
Function of the polish stopper on the polished part
Even if the distribution of the indicated part is uneven, the unit area
Even when the area ratio of the stopper layer per unit area is low, a good flat
Method for manufacturing semiconductor device capable of forming supported shape
Can be provided.

【図面の簡単な説明】[Brief description of the drawings]

【図１】実施例１の工程を示す。FIG. 1 shows the steps of Example 1.

【図２】実施例１の工程を示す。FIG. 2 shows the steps of Example 1.

【図３】実施例で用いたポリッシャー装置を示す。FIG. 3 shows a polisher device used in Examples.

【図４】実施例２の工程を示す。FIG. 4 shows the steps of Example 2.

【図５】実施例３の工程を示す。FIG. 5 shows the steps of Example 3.

【図６】実施例３の工程を示す。FIG. 6 shows a step of Example 3.

【図７】実施例４の工程を示す。FIG. 7 shows a step of Example 4.

【図８】実施例４の工程を示す。FIG. 8 shows a step of Example 4.

【図９】実施例４の工程を示す。FIG. 9 shows a step of Example 4.

【図１０】背景技術を示す。FIG. 10 shows a background art.

【図１１】従来技術の問題点を示す。FIG. 11 illustrates a problem of the prior art.

【図１２】従来技術の問題点を示す。FIG. 12 illustrates a problem of the prior art.

【図１３】従来技術の問題点を示す。FIG. 13 illustrates a problem of the prior art.

【図１４】従来技術の問題点を示す。FIG. 14 illustrates a problem of the prior art.

【符号の説明】 １ 基板 ２ エッチングストッパ層 ４１〜４３ 溝（トレンチ） ５ 埋め込み材料 ６１〜６３ 凸部パターン ７，７１〜７２ｃ 凸部パターン[Description of Signs] 1 Substrate 2 Etching stopper layer 41-43 Groove (trench) 5 Filling material 61-63 Convex pattern 7, 71-72c Convex pattern

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願平4−35676 (32)優先日 平４(1992)１月27日 (33)優先権主張国 日本（ＪＰ） 早期審査対象出願 ──────────────────────────────────────────────────続 き Continued on the front page (31) Priority claim number Japanese Patent Application No. 4-35676 (32) Priority date Hei 4 (1992) January 27 (33) Priority claim country Japan (JP) Application for accelerated examination

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】広い凸部領域と狭い凸部狭域とを有する複
数の凸部パターンを有する半導体基板上において、該複
数の凸部パターンにより形成された凹部を埋め込み材料
により埋め込む工程と、凸部パターン上に形成された埋
め込み材料をポリッシュにより平坦化する工程を含むポ
リッシュ工程を備えた半導体装置の製造方法において、 ポリッシュのストッパ層の密度が疎である部分に、あら
かじめポリッシュのストッパ層となるパターンでかつ最
終的には除去するものであるパターンを形成する工程
と、 ポリッシュによる平坦化工程に先立って広い凸部領域上
の埋め込み材料を少なくとも部分的にエッチングする工
程とを備えるとともに、 上記ポリッシュのストッパとなる層がシリコンナイトラ
イドから成り、ポリッシュによる平坦化工程に先立って
広い凸部領域上の埋め込み材料を少なくとも部分的に除
去する工程が、被エッチング部以外をレジストでマスク
してエッチングする手段による ことを特徴とするポリッ
シュ工程を備えた半導体装置の製造方法。A step of embedding a recess formed by the plurality of convex patterns with an embedding material on a semiconductor substrate having a plurality of convex patterns having a wide convex area and a narrow convex area; In a method of manufacturing a semiconductor device having a polishing step including a step of polishing an embedded material formed on a partial pattern by polishing, a portion where the density of the stopper layer of the polish is low becomes a polish stopper layer in advance. a step of the pattern is and finally forming a pattern is to remove, together with and a step of etching at least partially through the burying material wide protrusion region prior to the flattening process by polishing, the polished The layer that becomes the stopper of the silicon nitrile
Before polishing and polishing.
At least partially remove the embedding material on the large convex area
In the process of removing, the part other than the part to be etched is masked with resist
A method of manufacturing a semiconductor device comprising a polishing step, characterized by using means for performing etching . 【請求項２】被エッチング部以外をレジストでマスクし
てエッチングする手段が、等方エッチング手段である請
求項１に記載の半導体装置の製造方法。2. A masked with a resist except the etched portion is means for etching, which is isotropic etching means 請
The method for manufacturing a semiconductor device according to claim 1 . 【請求項３】基板上に複数の凸部パターンが形成され、
これらの間の凹部により構成される溝に埋め込みを行う
場合、ポリッシュのストッパ層が形成されている凸部パ
ターンの密度が疎である部分については、あらかじめポ
リッシュのストッパ層となるパターンを形成して凸部が
均一に分布する構造としてストッパ層の面積の占める率
が均等になるようにし、その後埋め込み材料を堆積し、
次いで凸部パターン及び前記あらかじめ形成したパター
ン上の埋め込み材料をポリッシュで除去して平坦化構造
を得る工程を備えた半導体装置の製造方法。3. A plurality of projection patterns are formed on a substrate,
When embedding is performed in a groove formed by a concave portion between these portions, a portion that has a low density of a convex pattern in which a polished stopper layer is formed is formed in advance by forming a pattern to be a polished stopper layer. As a structure in which the protrusions are uniformly distributed, the ratio of the area of the stopper layer is made uniform, and then the embedding material is deposited,
Next, a method of manufacturing a semiconductor device, comprising a step of removing a buried material on the convex pattern and the previously formed pattern by polishing to obtain a planarized structure. 【請求項４】複数の凹部が形成された基板上に堆積手段
により凹部埋め込み材料を形成する埋め込み工程と、ポ
リッシュにより埋め込み材料を平坦化するポリッシュ工
程とを含む半導体装置の製造方法において、 基板上に平坦化層を形成する平坦化層形成工程と、 平坦化層と埋め込み材料とのエッチング速度が等しい条
件でエッチバックするエッチバック工程を備えることを
特徴とする半導体装置の製造方法。4. A method for manufacturing a semiconductor device, comprising: an embedding step of forming an embedding material by a deposition means on a substrate having a plurality of concavities formed thereon; and a polishing step of planarizing the embedding material by polishing. 1. A method for manufacturing a semiconductor device, comprising: a flattening layer forming step of forming a flattening layer on a substrate; and an etch-back step of etching back under a condition that the etching rates of the flattening layer and the filling material are equal. 【請求項５】複数の凹部が形成され、ポリッシュのスト
ッパとなる層としてシリコンナイトライド膜が形成され
た基板上に、バイアスＥＣＲ−ＣＶＤ法により二酸化シ
リコンを堆積して凹部埋め込み材料を形成する埋め込み
工程と、 ポリッシュにより埋め込み材料を平坦化するポリッシュ
工程と、 基板上にレジストまたはＳＯＧにより平坦化層を形成す
る平坦化層形成工程と、 平坦化層と埋め込み材料とのエッチング速度が等しい条
件でエッチバックするエッチバック工程を備えることを
特徴とする半導体装置の製造方法。5. A filling method for forming a recess filling material by depositing silicon dioxide by bias ECR-CVD on a substrate on which a plurality of recesses are formed and a silicon nitride film is formed as a polish stopper layer. A polishing step of flattening the filling material by polishing; a flattening layer forming step of forming a flattening layer on the substrate by resist or SOG; and etching under the condition that the etching rates of the flattening layer and the filling material are equal. A method for manufacturing a semiconductor device, comprising: an etch back step of backing.
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