KR20050064673A - Method of manufacturing a flash memory device - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 본 발명은 게이트 전극 측벽 산화공정 전에 NH3 트리트먼트 공정을 실시하여 측벽 산화공정시 O2의 확산을 방지할 수 있고, 측벽 산화공정시 터널 산화막 및 ONO 구조의 유전체막을 이루고 있는 산화막의 두께 증가를 제어할 수 있으며, 게이트 임계치수의 다양함에도 불구하고 균일한 ONO 구조의 유전체막을 확보하여 더욱 고집적화되는 플래시 메모리 소자를 제조할 수 있으며, 배리어 질화막과 측벽 산화막을 인시츄로 실시하여 공정을 단순화 할 수 있고, 일반적인 열산화공정에 의해 형성된 절연막 보다 유전 특성이 우수한 절연막을 형성할 수 있는 플래시 메모리 소자의 제조 방법을 제공한다.The present invention relates to a method of manufacturing a flash memory device, and the present invention can be carried out before the gate electrode sidewall oxidation process to perform the NH 3 treatment process to prevent the diffusion of O 2 during the sidewall oxidation process, tunnel oxide film during the sidewall oxidation process And increasing the thickness of the oxide film forming the ONO structure dielectric film, and securing a uniform ONO structure dielectric film despite the variety of gate thresholds, thereby manufacturing a highly integrated flash memory device. Provided is a method of manufacturing a flash memory device capable of simplifying a process by performing sidewall oxide film in situ, and forming an insulating film having an excellent dielectric property than an insulating film formed by a general thermal oxidation process.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 플래시 메모리 셀의 게이트 전극의 측벽에 이를 보호하기 위한 측벽 산화막 형성 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a sidewall oxide film for protecting the same on a sidewall of a gate electrode of a flash memory cell.
일반적으로 플래시 메모리 소자를 구현함에 있어서 게이트전극을 형성한 다음에 플로팅 게이트의 고립과 게이트 식각시에 얻은 식각 데미지를 보상하기 위해 게이트 측벽에 O2를 이용한 건식 산화를 실시하게 된다. 이때, 측벽 산화에 의해 형성되는 측벽 산화막은 두껍게 형성하는 것이 측벽 보강과 식각 데미지 보상 측면에서 유리하다. 이러한, 측변산화를 통해 플래시 소자의 유전체막으로 널리 사용되는 제 1 산화막 /질화막 /제 2 산화막(Oxide/ Nitride/ Oxide; ONO)구조의 유전체막 중 제 1 및 제 2 산화막과 터널 산화막의 측벽 부근의 두께가 증가하는 스마일링 현상이 나타나 소자의 특성 저하의 원인이 된다.In general, in the implementation of a flash memory device, after the gate electrode is formed, dry oxidation using O 2 is performed on the sidewall of the gate to compensate for the etching damage obtained during isolation and isolation of the floating gate. In this case, it is advantageous to form a thick sidewall oxide film formed by sidewall oxidation in terms of sidewall reinforcement and etching damage compensation. The sidewalls of the first and second oxide films and the tunnel oxide film of the first oxide film, the nitride film, and the second oxide film (Oxide / Nitride / Oxide; ONO) structure which are widely used as dielectric films of flash devices through side oxidization A smile phenomenon, in which the thickness of Si increases, may cause deterioration of device characteristics.
도 1a는 게이트 임계치수변화에 따른 ONO 구조의 유전체막의 제 1 산화막의 두께 증가 경향을 나타낸 그래프이고, 도 1b는 제 2 산화막의 두께 증가 경향을 나타낸 그래프이다. FIG. 1A is a graph showing a tendency of increasing the thickness of the first oxide film of the ONO structure dielectric film according to the gate threshold dimension change, Figure 1B is a graph showing a tendency of increasing the thickness of the second oxide film.
도 1a 및 도 1b를 참조하면, 게이트 임계치수(CG CD : Control Gaet CD) 감소에 따른 제 1 산화막 및 제 2 산화막의 두께가 증가 함을 알 수 있다. 즉, 약 85㎚ 정도의 임계치수를 가질 경우 제 1 및 제 2 산화막의 두께가 급격하게 변화함을 알 수 있다. 이와 같이 게이트 식각을 통해 게이트 임계치수를 적정 두께 이상 균일하게 확보하는 것이 매우 어렵기 때문에 게이트 임계치수와 관계없이 ONO 구조의 유전체막의 두께를 보존할 수 있는 방법이 필요하다. Referring to FIGS. 1A and 1B, it can be seen that the thicknesses of the first oxide film and the second oxide film increase with decreasing gate threshold (CG CD: Control Gaet CD). That is, it can be seen that the thicknesses of the first and second oxide films change rapidly when the critical dimension is about 85 nm. As described above, since it is very difficult to uniformly secure the gate threshold dimension more than an appropriate thickness through gate etching, there is a need for a method capable of preserving the thickness of the ONO structure dielectric film regardless of the gate threshold dimension.
도 2a 및 도 2b는 종래의 공정에 따른 ONO 구조의 유전체막 내의 산화막 두께차이를 설명하기 위한 TEM 사진이다. 2A and 2B are TEM photographs for explaining difference in thickness of an oxide film in a dielectric film of an ONO structure according to a conventional process.
도 2a 및 도 2b를 참조하면, 게이트 임계치수가 90.8㎚일 경우 ONO 구조의 유전체막내의 제 1 산화막의 두께는 56.6Å이 되고, 제 2 산화막의 두께는 51.6Å이 된다(도 2a 참조). 게이트 임계치수가 79.5㎚일 경우 제 1 산화막의 두께는 70.0Å이 되고, 제 2 산화막의 두께는 53.6Å가 된다. 게이트 임계치수차에 의해 동일한 두께의 ONO 구조의 유전체막을 형성한 후 측벽산화을 실시하게 되면 ONO 내의 산화막의 두께 차이가 발생함을 알 수 있다. 2A and 2B, when the gate threshold is 90.8 nm, the thickness of the first oxide film in the ONO structure dielectric film is 56.6 kPa, and the thickness of the second oxide film is 51.6 kPa (see FIG. 2A). When the gate critical dimension is 79.5 nm, the thickness of the first oxide film is 70.0 mm 3, and the thickness of the second oxide film is 53.6 mm 3. When the dielectric films having the same thickness are formed by the gate threshold aberration and the sidewall oxidation is performed, the thickness difference of the oxide films in the ONO may be generated.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 게이트 측벽 산화공정전에 질소를 포함하는 가스를 이용하여 소장의 트리트먼트를 실시하여 게이트 전면에 얇은 질화막을 형성함으로써, ONO 구조의 유전체막 및 터널 산화막의 두께 증가를 제어할 수 있는 플래시 메모리 소자의 제조 방법을 제공한다. Therefore, in order to solve the above problems, the present invention provides a thin nitride film on the entire surface of the gate by performing a small intestine treatment using a gas containing nitrogen prior to the gate sidewall oxidation process, thereby forming an ONO structure dielectric film and a tunnel oxide film. A method of manufacturing a flash memory device capable of controlling the increase in thickness is provided.
본 발명에 따른 터널 산화막, 플로팅 게이트, 유전체막 및 컨트롤 게이트를 포함하는 게이트 전극이 형성된 반도체 기판이 제공되는 단계와, NH3 트리트먼트 공정을 통해 상기 게이트 전극 전면에 배리어 질화막을 형성하는 단계 및 건식 산화공정을 실시하여 상기 배리어 질화막이 형성된 상기 게이트 전극 측벽에 측벽 산화막을 형성하는 단계를 포함하되, 상기 NH3 트리트먼트 공정과 상기 건식 산화공정은 인시츄로 실시하는 플래시 메모리 소자의 제조 방법을 제공한다.A semiconductor substrate having a gate electrode including a tunnel oxide film, a floating gate, a dielectric film, and a control gate according to the present invention is provided, and a barrier nitride film is formed on the entire surface of the gate electrode through an NH 3 treatment process. And forming a sidewall oxide film on the sidewall of the gate electrode on which the barrier nitride film is formed by performing an oxidation process, wherein the NH 3 treatment process and the dry oxidation process are performed in situ. do.
바람직하게, 상기 NH3 트리트먼트 공정은 650 내지 750℃의 온도 범위내에서 1 내지 10slm의 NH3 가스를 유입시켜 30 내지 180분간 실시하되, 8 내지 15Å두께의 질화막을 형성하는 것이 효과적이다.Preferably, the NH 3 treatment process is carried out for 30 to 180 minutes by flowing 1 to 10 slm of NH 3 gas within a temperature range of 650 to 750 ℃, it is effective to form a nitride film of 8 to 15Å thickness.
바람직하게, 상기 건식 산화공정은 800 내지 900℃ 온도에서 1 내지 20slm의 O2 가스를 유입시켜 1 내지 20분간 실시하되, 모니터링 웨이퍼를 기준으로 15 내지 25Å 두께의 산화막을 형성하는 것이 효과적이다.Preferably, the dry oxidation process is performed for 1 to 20 minutes by introducing 1 to 20 slm of O 2 gas at a temperature of 800 to 900 ° C., but it is effective to form an oxide film having a thickness of 15 to 25 μm based on the monitoring wafer.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.
도 3a 및 도 3b는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 3A and 3B are cross-sectional views illustrating a method of manufacturing a flash memory device according to the present invention.
도 4는 본 발명에 다른 게이트 전극이 형성된 TEM 사진이다. 4 is a TEM photograph in which another gate electrode is formed in the present invention.
도 3a 및 도 4를 참조하면, 반도체 기판(10)상에 터널 산화막(12), 플로팅 게이트(18), 유전체막(24) 및 컨트롤 게이트(30)를 포함하는 게이트 전극을 형성한다. 3A and 4, a gate electrode including a tunnel oxide film 12, a floating gate 18, a dielectric film 24, and a control gate 30 is formed on the semiconductor substrate 10.
상기에서, 반도체 기판(10) 상에 기판 표면의 결정결함 억제 또는 표면처리 및 이온주입시 버퍼층 역활을 하는 스크린 산화막(미도시)을 증착한 다음 이온주입을 실시하여 웰을 형성한다. In the above, a screen oxide film (not shown) which serves as a buffer layer at the time of suppressing crystal defects or surface treatment and ion implantation on the semiconductor substrate 10 is deposited, and then ion implantation is performed to form a well.
상기 스크린 산화막을 제거한 다음 터널 산화막(12), 제 1 폴리 실리콘막(14) 및 패드 질화막(미도시)을 증착한다. 상기 패드 질화막, 제 1 폴리 실리콘막(14), 터널 산화막(12) 및 반도체 기판(10)을 ISO(Isolation) 마스크 패터닝(ISO mask patterning)을 통해 순차적으로 식각하여 STI(Shallow Trench Isolation)구조의 트렌치(trench; 미도시)를 형성하여 활성 영역과 필드 영역을 정의한다. After removing the screen oxide film, a tunnel oxide film 12, a first polysilicon film 14, and a pad nitride film (not shown) are deposited. The pad nitride layer, the first polysilicon layer 14, the tunnel oxide layer 12, and the semiconductor substrate 10 are sequentially etched through ISO mask patterning to form a shallow trench isolation (STI) structure. Trenchs (not shown) are formed to define active and field regions.
제 1 폴리 실리콘막(14)은 화학 기상 증착법(Chemical Vaper Deposition; CVD), 저압 화학 기상 증착법(Low Pressure CVD; LPCVD), 플라즈마 인핸스드 화학 기상 증착법(Plasma Enhanced CVD; PECVD) 또는 대기압 화학 기상 증착법(Atmospheric Pressure CVD; APCVD) 방식을 이용하여 250 내지 500Å의 두께의 실리콘 막을 증착하여 형성한다.The first polysilicon film 14 may be formed by chemical vapor deposition (CVD), low pressure CVD (LPCVD), plasma enhanced CVD (PECVD), or atmospheric pressure chemical vapor deposition (CVD). (Atmospheric Pressure CVD; APCVD) is formed by depositing a silicon film having a thickness of 250 to 500 Pa.
STI 구조의 상기 트렌치 측벽의 식각 데미지(Damage)를 보상하기 위한 건식산화 또는 습식산화공정을 실시하여 상기 트렌치의 코너부분을 라운딩한다. 전체 구조 상부에 고온 산화막(High Temperature Oxide; HTO)을 얇게 증착하고 고온에서 치밀화 공정을 수행하여 라이너 산화(liner oxide)막(미도시)을 형성한다. 물론 상술한 라이너 산화막 증착 공정을 생략하여 공정을 단순화 할 수 있다. 전체 구조 상부에 고밀도 플라즈마(High Density Plasma; HDP) 산화막(미도시)을 증착하여 상기 트렌치 내부를 매립한다. 상기 패드 질화막을 정지층으로 하는 평탄화 공정을 실시하여 상기 패드 질화막 상의 상기 HDP 산화막 및 상기 라이너 산화막을 제거한다. 이로써 소자간의 고립을 위한 소자 분리막을 형성한다. The corner portion of the trench is rounded by performing a dry oxidation process or a wet oxidation process to compensate for the etch damage of the trench sidewalls of the STI structure. A thin film of High Temperature Oxide (HTO) is deposited on the entire structure and a densification process is performed at a high temperature to form a liner oxide film (not shown). Of course, the above-described liner oxide film deposition process may be omitted to simplify the process. A high density plasma (HDP) oxide film (not shown) is deposited on the entire structure to fill the trench. A planarization process using the pad nitride film as a stop layer is performed to remove the HDP oxide film and the liner oxide film on the pad nitride film. This forms an isolation layer for isolation between the elements.
인산(H3PO4)을 이용한 질화막 스트립(nitride strip) 공정을 수행하여 상기 패드 질화막을 식각한다. DHF를 이용한 전처리 세정 공정을 실시하여 제 1 폴리 실리콘막(14) 상부에 형성된 자연산화막과 잔류물들을 제거한다. 전체 구조 상부에 제 2 폴리 실리콘막(16)을 증착한 다음, 패터닝 공정을 실시하여 터널 산화막(12), 제 1 및 제 2 폴리 실리콘막(14 및 16)으로 구성된 플로팅 게이트(18)를 형성한다.The pad nitride layer is etched by performing a nitride strip process using phosphoric acid (H 3 PO 4 ). A pretreatment cleaning process using DHF is performed to remove the native oxide film and residues formed on the first polysilicon film 14. After depositing the second polysilicon film 16 on the entire structure, a patterning process is performed to form a floating gate 18 composed of the tunnel oxide film 12 and the first and second polysilicon films 14 and 16. do.
제 2 폴리 실리콘막(16)은 CVD, LP-CVD, PE-CVD 또는 AP-CVD 방식으로 SiH4 또는 Si2H6 와 PH3 가스를 이용하여 1000 내지 3000Å의 두께로 P 농도가 5.0E19 내지 1.5E20atoms/cc 정도 도핑된 비정질 실리콘막을 증착하여 형성한다.The second polysilicon film 16 has a P concentration of 5.0E19 to 1000 to 3000 kPa using SiH 4 or Si 2 H 6 and PH 3 gases by CVD, LP-CVD, PE-CVD, or AP-CVD. It is formed by depositing an amorphous silicon film doped with about 1.5E20 atoms / cc.
전체 구조 상부에 그 단차를 따라 유전체막(24)을 형성하되, ONO(제 1 산화막(20)-질화막(21)-제 2 산화막(22); SiO2-Si3N4-SiO2)구조의 유전체막(24)을 형성한다. 컨트롤 게이트를 형성하기 위한 물질막인 제 3 폴리 실리콘막(26)과 텅스텐 실리사이드막(WSix; 28)을 순차적으로 증착한다. 텅스텐 실리사이드막(28)상에 하드 마스크막(32)을 형성한 다음 패터닝 공정을 실시하여 하드마스크 패턴을 형성한다. 하드 마스크 패턴을 식각마스크로 하는 자기 정렬 식각을 실시하여 텅스텐 실리사이드막(28), 제 3 폴리 실리콘막(26) 및 유전체막(24)을 제거하여 제 3 폴리 실리콘막(26)과 텅스텐 실리사이드(28)로 구성된 컨트롤 게이트(30)를 형성한다.The dielectric film 24 is formed on the entire structure along the step, and the ONO (first oxide film 20-nitride film 21-second oxide film 22; SiO 2 -Si 3 N 4 -SiO 2 ) structure is formed. Dielectric film 24 is formed. The third polysilicon layer 26 and the tungsten silicide layer WSi x 28, which are the material layers for forming the control gate, are sequentially deposited. The hard mask layer 32 is formed on the tungsten silicide layer 28 and then a patterning process is performed to form a hard mask pattern. The tungsten silicide layer 28, the third polysilicon layer 26, and the dielectric layer 24 are removed by performing self-aligned etching using the hard mask pattern as an etch mask to remove the third polysilicon layer 26 and the tungsten silicide ( A control gate 30 composed of 28 is formed.
또는, 소자 분리막(미도시)이 형성된 반도체 기판(10) 상에 터널 산화막(12) 및 플로팅 게이트용 제 1 및 제 2 폴리실리콘(14 및 16)을 순차적으로 증착하고 패터닝 공정을 실시하여 제 2 폴리 실리콘(16), 제 1 폴리 실리콘(14) 및 터널 산화막(12)을 식각하여 플로팅 게이트(18)를 형성한다. Alternatively, the tunnel oxide film 12 and the first and second polysilicon 14 and 16 for the floating gate are sequentially deposited and patterned on the semiconductor substrate 10 on which the device isolation film (not shown) is formed. The polysilicon 16, the first polysilicon 14, and the tunnel oxide film 12 are etched to form the floating gate 18.
전체 구조 상부에 ONO 구조의 유전체막(24), 제 3 폴리 실리콘(26), 금속막(텅스텐 실리사이드막; 28) 및 하드 마스크막(32)을 순차적으로 형성한다. 패터닝 공정을 실시하여 하드 마스크막(32), 금속막(28), 제 3 폴리 실리콘막(26) 및 유전체막(24)을 식각하여 컨트롤 게이트(30)를 포함하는 플래시 메모리 셀을 형성한다. A dielectric film 24, a third polysilicon 26, a metal film (tungsten silicide film) 28 and a hard mask film 32 having an ONO structure are sequentially formed on the entire structure. The patterning process is performed to etch the hard mask layer 32, the metal layer 28, the third polysilicon layer 26, and the dielectric layer 24 to form a flash memory cell including the control gate 30.
이에 한정되지 않고 다양한 형태의 플래시 메모리 소자의 제조 공정을 통해 터널 산화막, 플로팅 게이트, 유전체막 및 컨트롤 게이트를 포함하는 플래시 메모리 소자의 게이트 전극을 형성한다. The present invention is not limited thereto, and a gate electrode of a flash memory device including a tunnel oxide film, a floating gate, a dielectric film, and a control gate is formed through various types of flash memory device manufacturing processes.
도 3b를 참조하면, 게이트 식각공정후, 소정의 전처리 세정공정을 실시한다. NH3 가스를 이용한 트리트먼트 공정을 통해 게이트 전극 전면에 배리어 질화막(미도시)을 형성한다. 인시츄(In-Situ)로 건식 산화공정을 실시하여 게이트 전극 측벽에 식각에 의한 데미지를 보상하고 게이트 절연을 위한 측벽 산화막(40)을 형성한다.Referring to FIG. 3B, after the gate etching process, a predetermined pretreatment cleaning process is performed. A barrier nitride film (not shown) is formed on the entire gate electrode through a treatment process using NH 3 gas. The dry oxidation process is performed in-situ to compensate for the damage caused by etching on the sidewall of the gate electrode and to form the sidewall oxide layer 40 for gate insulation.
전처리 세정공정은 측벽 산화공정 전에 터널 산화막(12), ONO 구조의 유전체막(24)을 이루고 있는 산화막(20 및 22) 및 금속막(28)의 손실 최소화 하기위해 NH4OH, H2O2 및 H2O로 구성된 SC-1(Standard Cleaning - 1)을 이용하여 실시하는 것이 바람직하다.Pre-washing step is NH 4 OH, H 2 O 2 in order to minimize loss of the tunnel oxide film 12, the oxide film which forms a dielectric film 24 of ONO structure 20 and 22 and metal film 28 before the sidewall oxidation step And SC-1 (Standard Cleaning-1) consisting of H 2 O.
NH3 트리트먼트 공정을 통해 게이트 전극전면에 얇은 배리어 질화막을 형성함으로써, 후속 측벽 산화 공정시 O2의 확산을 최소화 할 수 있다. 이로인해 터널 산화막(12) 및 ONO 구조의 유전체막(24)을 이루고 있는 산화막(20 및 22)의 두께 증가를 제어할 수 있으며, 게이트 임계치수의 다양함에도 불구하고 균일한 ONO 구조의 유전체막(24)을 확보하여 더욱 고집적화되는 플래시 메모리 소자를 제조할 수 있다.By forming a thin barrier nitride film on the entire surface of the gate electrode through the NH 3 treatment process, it is possible to minimize the diffusion of O 2 during the subsequent sidewall oxidation process. As a result, the thickness of the oxide films 20 and 22 constituting the tunnel oxide film 12 and the ONO structure dielectric film 24 can be controlled, and the dielectric film having a uniform ONO structure can be controlled in spite of various gate threshold dimensions. 24, it is possible to manufacture a flash memory device that is more highly integrated.
고집적화되는 플래시 메모리와 게이트 식각시 게이트 마다 발생하는 임계치수의 다양성에 따른 ONO 구조의 유전체막(24)의 두께를 균일하게 제어함으로써 슬로우 프로그램 페일 비트(Slow Program Fail Bit)가 형성되는 현상을 방지할 수 있다. 또한, 배리어 질화막과 측벽 산화막을 인시츄로 실시하여 공정을 단순화 할 수 있고, 일반적인 열산화공정에 의해 형성된 절연막 보다 유전 특성이 좋은 절연막을 형성할 수 있다. By controlling the thickness of the dielectric film 24 of the ONO structure uniformly according to the diversity of the flash memory and the gate-etching gate, which is highly integrated, the slow program fail bit can be prevented. Can be. In addition, the barrier nitride film and the sidewall oxide film may be performed in situ to simplify the process, and an insulating film having better dielectric properties than the insulating film formed by a general thermal oxidation process may be formed.
이를 위해 소정의 증착 챔버를 이용하여 NH3 트리트먼트 공정을 실시한다. NH3 트리트먼트 공정은 650 내지 750℃의 온도 범위내에서 1 내지 10slm의 NH3 가스를 챔버 내부로 유입시켜 30 내지 180분간 실시하되, 8 내지 15Å두께의 질화막을 형성하는 것이 바람직하다. NH3 트리트먼트 공정은 과도한 질소가스 주입을 통해 다량의 산화막이 질화되는 현상을 방지할 수 있고, 게이트 전극전면 특히, 노출된 게이트 전극 측벽영역에 얇은(약 10Å) 배리어 질화막이 형성되도록 공정 조건을 조절하는 것이 바람직하다.To this end, a NH 3 treatment process is performed using a predetermined deposition chamber. In the NH 3 treatment process, 1 to 10 slm of NH 3 gas is introduced into the chamber within a temperature range of 650 to 750 ° C. for 30 to 180 minutes, and a nitride film having a thickness of 8 to 15 μm is preferably formed. The NH 3 treatment process can prevent the nitrification of a large amount of oxide film through excessive nitrogen gas injection, and the process conditions are applied so that a thin (about 10 kV) barrier nitride film is formed on the entire surface of the gate electrode, particularly the exposed gate electrode sidewall region. It is desirable to adjust.
그 후, NH3 가스를 챔버 외부로 배출한 다음, 건식 산화공정을 실시하여 측벽 산화막(40)을 형성한다. 건식 산화공정은 챔버의 온도를 800 내지 900℃ 까지 상승시킨 다음, 1 내지 20slm의 O2 가스를 챔내 내부로 유입시켜 1 내지 20분간 실시하되, 모니터링 웨이퍼를 기준으로 15 내지 25Å 두께의 산화막을 형성하는 것이 바람직하다. 종래의 일반적인 산화공정에 비해 배리어 질화막을 고려하여 그 공정 시간이나 공정조건을 조절하여 목표로 하는 측벽 산화막을 형성하는 것이 바람직하다.Thereafter, the NH 3 gas is discharged to the outside of the chamber, and then a dry oxidation process is performed to form the sidewall oxide film 40. In the dry oxidation process, the temperature of the chamber is increased to 800 to 900 ° C., and then 1 to 20 slm of O 2 gas is introduced into the chamber for 1 to 20 minutes. It is desirable to. It is preferable to form the target sidewall oxide film by adjusting the process time or process conditions in consideration of the barrier nitride film as compared with the conventional general oxidation process.
이후 후속 이온주입 공정을 실시하여 소스/드레인을 형성하고, 금속화 공정을 실시하여 비트라인 및 공통 소스라인을 형성한다. Subsequently, a subsequent ion implantation process is performed to form a source / drain, and a metallization process is performed to form bit lines and a common source line.
상술한 바와 같이, 본 발명은 게이트 전극 측벽 산화공정 전에 NH3 트리트먼트 공정을 실시하여 측벽 산화공정시 O2의 확산을 방지할 수 있다.As described above, the present invention can perform the NH 3 treatment process before the gate electrode sidewall oxidation process to prevent the diffusion of O 2 during the sidewall oxidation process.
또한, 측벽 산화공정시 터널 산화막 및 ONO 구조의 유전체막을 이루고 있는 산화막의 두께 증가를 제어할 수 있으며, 게이트 임계치수의 다양함에도 불구하고 균일한 ONO 구조의 유전체막을 확보하여 더욱 고집적화되는 플래시 메모리 소자를 제조할 수 있다.In addition, it is possible to control the increase in the thickness of the oxide film that forms the tunnel oxide film and the ONO structure dielectric film during the sidewall oxidation process, and even though the gate threshold is varied, a uniform dielectric film of the ONO structure is secured to obtain a more integrated flash memory device. It can manufacture.
또한, 배리어 질화막과 측벽 산화막을 인시츄로 실시하여 공정을 단순화 할 수 있고, 일반적인 열산화공정에 의해 형성된 절연막 보다 유전 특성이 우수한 절연막을 형성할 수 있다. In addition, the barrier nitride film and the sidewall oxide film may be performed in situ to simplify the process, and an insulating film having better dielectric properties than the insulating film formed by a general thermal oxidation process may be formed.
도 1a는 게이트 임계치수변화에 따른 ONO 구조의 유전체막의 제 1 산화막의 두께 증가 경향을 나타낸 그래프이고, 도 1b는 제 2 산화막의 두께 증가 경향을 나타낸 그래프이다. FIG. 1A is a graph showing a tendency of increasing the thickness of the first oxide film of the ONO structure dielectric film according to the gate threshold dimension change, Figure 1B is a graph showing a tendency of increasing the thickness of the second oxide film.
도 2a 및 도 2b는 종래의 공정에 따른 ONO 구조의 유전체막 내의 산화막 두께차이를 설명하기 위한 TEM 사진이다. 2A and 2B are TEM photographs for explaining difference in thickness of an oxide film in a dielectric film of an ONO structure according to a conventional process.
도 3a 및 도 3b는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.3A and 3B are cross-sectional views illustrating a method of manufacturing a flash memory device according to the present invention.
도 4는 본 발명에 다른 게이트 전극이 형성된 TEM 사진이다. 4 is a TEM photograph in which another gate electrode is formed in the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10 : 반도체 기판 12 : 터널 산화막10 semiconductor substrate 12 tunnel oxide film
14, 16, 26 : 폴리 실리콘 18 : 플로팅 게이트14, 16, 26: polysilicon 18: floating gate
20, 22 : 산화막 21 : 질화막20, 22: oxide film 21: nitride film
24 : 유전체막 28 : 텅스텐 실리사이드 24 dielectric film 28 tungsten silicide
30 : 컨트롤 게이트 32 : 하드 마스크막30: control gate 32: hard mask film
40 : 측벽 산화막 40 sidewall oxide film
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