KR100983696B1 - High integrated semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 93
- 239000000758 substrate Substances 0.000 claims abstract description 63
- 210000000746 body region Anatomy 0.000 claims abstract description 51
- 238000000034 method Methods 0.000 claims abstract description 43
- 238000004519 manufacturing process Methods 0.000 claims abstract description 32
- 238000005530 etching Methods 0.000 claims abstract description 19
- 239000003963 antioxidant agent Substances 0.000 claims abstract description 12
- 230000003078 antioxidant effect Effects 0.000 claims abstract description 12
- 230000003064 anti-oxidating effect Effects 0.000 claims abstract description 9
- 230000001590 oxidative effect Effects 0.000 claims abstract description 6
- 230000008569 process Effects 0.000 claims description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 21
- 229910052710 silicon Inorganic materials 0.000 claims description 21
- 239000010703 silicon Substances 0.000 claims description 21
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 238000002955 isolation Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 description 18
- 230000007423 decrease Effects 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000007792 addition Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- General Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
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Abstract
본 발명은 플로팅 바디 트랜지스터를 포함한 고집적 반도체 기억 장치를 제조함에 있어서 SOI기판이 아닌 일반적인 반도체 기판에 메몰된 절연막을 형성하는 방법을 제공한다. 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판을 식각하여 플로팅 바디 영역을 결정하는 단계, 플로팅 바디 영역에 산화방지막을 형성하는 단계 및 플로팅 바디 영역 사이에 노출된 반도체 기판을 산화시켜 플로팅 바디 영역 하부에 절연층을 형성하는 단계를 포함한다.The present invention provides a method of forming an insulating film buried in a general semiconductor substrate rather than an SOI substrate in manufacturing a highly integrated semiconductor memory device including a floating body transistor. In the method of manufacturing a semiconductor device according to the present invention, a method of manufacturing a floating body region may be performed by etching a semiconductor substrate, forming an anti-oxidation film on the floating body region, and oxidizing a semiconductor substrate exposed between the floating body regions, thereby lowering the floating body region. Forming an insulating layer on the substrate.
반도체, 로코스(LOCOS), 절연층, 산화방지막 Semiconductor, LOCOS, insulating layer, antioxidant
Description
본 발명은 반도체 장치를 제조 방법에 관한 것으로, 특히 SOI 기판을 사용하여 고집적 반도체 기억 장치에 사용되는 플로팅 바디 셀 트랜지스터를 포함하는 단위셀을 형성하는 공정에 관련된 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a process for forming a unit cell including a floating body cell transistor used in a highly integrated semiconductor memory device using an SOI substrate.
복수의 반도체 장치들로 구성된 시스템에서 반도체 기억 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU), 등에서 데이터를 요구하게 되면, 반도체 기억 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.In a system composed of a plurality of semiconductor devices, the semiconductor memory device is for storing data. When data is requested from a data processing device such as a central processing unit (CPU), the semiconductor memory device outputs data corresponding to an address input from a device requesting data, or at a position corresponding to the address. Stores data provided from the data requesting device.
반도체 기억 장치의 데이터 저장 용량이 증가하면서 다수의 단위셀의 크기는 점점 작아지고 있으며, 읽기 혹은 쓰기 동작을 위한 여러 구성 요소들의 크기 역시 줄어들고 있다. 따라서, 반도체 기억 장치 내부의 불필요하게 중첩되는 배선 혹은 트랜지스터가 있다면 통합하여 각각의 요소가 차지하는 면적을 최소화하는 것이 중요하다. 또한, 반도체 기억 장치 내 포함된 다수의 단위셀의 크기를 줄이는 것 역시 집적도 향상에 큰 영향을 미친다.As the data storage capacity of the semiconductor memory device increases, the size of a plurality of unit cells becomes smaller and smaller, and the size of various components for read or write operations decreases. Therefore, it is important to minimize the area occupied by each element by integrating any unnecessary wiring or transistors inside the semiconductor memory device. In addition, reducing the size of the plurality of unit cells included in the semiconductor memory device also greatly increases the degree of integration.
반도체 기억 장치 중 전원이 인가된 상태에서 데이터를 기억할 수 있는 휘발성 기억 장치인 DRAM(Dynamic random access memory)을 예로 들면, 반도체 기억 장치 내 단위셀은 하나의 트랜지스터와 하나의 캐패시터로 구성되어 있다. 하지만, 디자인 규칙(Design Rule)이 감소함에 따라 캐패시터를 형성할 수 있는 평면 면적이 줄어들게 되었다. 이를 극복하기 위해, 데이터를 안정적으로 저장하기 위해 면적이 줄어든 캐패시터의 정전 용량을 향상시키기 위해 캐패시터 내 절연막을 구성하는 물질을 개발하는 노력이 계속되고 있으나 어려움이 많다. 결국, 디자인 규칙의 감소는 단위셀 내 저장 노드(SN)의 접합 저항의 값과 트랜지스터의 턴온 저항값이 커짐에 따라 정상적인 읽기 및 쓰기 동작의 수행이 어려워지고 리프레쉬 특성도 나빠지는 현상을 초래하고 있다. For example, a DRAM (Dynamic Random Access Memory), which is a volatile memory device capable of storing data in a state in which power is applied, is a unit cell of a semiconductor memory device. The unit cell is composed of one transistor and one capacitor. However, as the design rules decrease, the area of the plane that can form the capacitors decreases. In order to overcome this problem, efforts have been made to develop a material constituting the insulating film in the capacitor in order to improve the capacitance of the capacitor having a reduced area in order to stably store data. As a result, the reduction of design rules causes the normal read and write operations to become difficult to perform and the refresh characteristics become worse as the value of the junction resistance of the storage node SN and the transistor turn-on resistance increases in the unit cell. .
전술한 반도체 기억 장치와 같이 캐패시터를 포함하는 단위셀의 경우, “1”의 데이터가 저장되면 캐패시터와 트랜지스터 사이의 저장 노드(SN)에 임시 저장된 전하는 접합에서 발생하는 누설 전류 및 캐패시터의 특성으로 인한 누설 전류 등의 현상들로 인해 시간이 지남에 따라 감소하게 된다. 이러한 이유로 DRAM은 정기적으로 단위셀들을 리프레쉬 해주어야 데이터가 소실되지 않을 수 있다.In the case of the unit cell including the capacitor, such as the semiconductor memory device described above, when data of "1" is stored, the charge temporarily stored in the storage node SN between the capacitor and the transistor is caused by the leakage current generated at the junction and the characteristics of the capacitor. Phenomenon such as leakage current decreases over time. For this reason, DRAM must be refreshed periodically to prevent data loss.
이를 극복하기 위해, 단위셀 내 저장 노드(SN)에 많은 전하를 저장할 수 있도록 하기 위해 지금까지 캐패시터의 정전 용량 값(Cs)을 크게 하려고 노력하였다. 캐패시터의 정전 용량 값(Cs)을 크게 하기 위한 대표적인 방법으로서, 캐패시터의 절연막으로 사용하던 산화막을 질화된 산화막 등과 같이 유전 상수가 큰 절연 물질로 형성한 고유전막으로 변경하여 누설 전류를 줄이는 방안과 캐패시터의 정전 용 량 값(Cs)을 크게 하기 위하여 2차원의 평면 구조를 가지던 캐패시터를 3차원의 실린더 구조, 트렌치 구조 등으로 형성하여 캐패시터의 양측 전극의 표면적을 증가시키는 방법이 제안되었다.In order to overcome this problem, in order to be able to store a large amount of charge in the storage node (SN) in the unit cell until now to try to increase the capacitance value (Cs) of the capacitor. As a representative method for increasing the capacitance value Cs of a capacitor, a method of reducing leakage current by changing an oxide film used as an insulating film of a capacitor to a high dielectric film formed of an insulating material having a high dielectric constant such as a nitrided oxide film and a capacitor In order to increase the capacitance value (Cs) of the capacitor has been proposed to increase the surface area of the two electrodes of the capacitor by forming a capacitor having a two-dimensional planar structure as a three-dimensional cylinder structure, a trench structure.
하지만, 디자인 규칙(Design Rule)이 감소함에 따라 캐패시터를 형성할 수 있는 평면 면적이 줄어드는 것은 불가피할 뿐만 아니라, 캐패시터 내 절연막을 구성하는 물질의 개발도 어려워졌다. 이에 따라 단위셀 내 저장 노드(SN)의 접합 저항의 값과 트랜지스터의 턴온 저항값이 커짐에 따라 정상적인 읽기 및 쓰기 동작의 수행이 어려워지고 리프레쉬 특성도 나빠지는 현상이 벌어졌다.However, as the design rule decreases, it is inevitable that the planar area for forming the capacitor is inevitably reduced, and the development of materials constituting the insulating film in the capacitor has become difficult. Accordingly, as the value of the junction resistance of the storage node SN and the turn-on resistance of the transistor increases in the unit cell, normal read and write operations become difficult to perform and the refresh characteristics become worse.
이를 개선하기 위해 제안된 개선된 반도체 기억 장치 내 단위셀은 플로팅 바디를 가지는 트랜지스터를 포함한다. 즉, 반도체 기억 장치가 단위셀에 종래에 데이터를 저장하기 위해 사용하였던 캐패시터를 포함하지 않고 단위셀 내 트랜지스터의 플로팅(floating)된 바디(body)에 데이터를 저장할 수 있도록 한 것이다. 플로팅 바디 트랜지스터의 적용으로 단위셀은 캐패시터를 구비할 필요가 없어졌고, 이로 인해 단위셀의 크기는 더욱 줄일 수 있게 되었다. The unit cell in the improved semiconductor memory device proposed to improve this includes a transistor having a floating body. That is, the semiconductor memory device can store data in a floating body of a transistor in a unit cell without including a capacitor that has conventionally been used to store data in a unit cell. The application of floating body transistors eliminates the need for unit cells to have capacitors, which makes it possible to further reduce the size of the unit cells.
일반적으로, 플로팅 바디 트랜지스터는 SOI기판 상에 형성한다. 여기서, SOI기판은 두 개의 실리콘막 사이에 절연막이 형성되어 있는 구조를 가지는 웨이퍼이다. 플로팅 바디 트랜지스터의 게이트 패턴은 매립된 절연막 상에 형성된 상부 실리콘막 상에 형성된다. 게이트 패턴의 양측의 상부 실리콘막에 형성되는 소스/드레인은 이웃한 플로팅 바디 트랜지스터 사이의 전기적 격리를 위해 매립된 절연막과 맞닿도록 형성된다. 그 결과, 게이트 패턴의 하부에 상부 실리콘막은 게이트 패턴, 소스/드레인 및 매립된 절연막으로 둘러싸인 플로팅 바디가 된다.Generally, floating body transistors are formed on an SOI substrate. Here, the SOI substrate is a wafer having a structure in which an insulating film is formed between two silicon films. The gate pattern of the floating body transistor is formed on the upper silicon film formed on the buried insulating film. Source / drains formed in the upper silicon films on both sides of the gate pattern are formed to contact the buried insulating film for electrical isolation between neighboring floating body transistors. As a result, the upper silicon film under the gate pattern becomes a floating body surrounded by the gate pattern, the source / drain and the buried insulating film.
이웃한 플로팅 바디 트랜지스터와의 전기적으로 격리하여 핫 캐리어(hot carrier)의 발생시 홀(hole)을 저장할 수 있는 플로팅 바디를 형성하는 데 있어 매몰된 절연막을 포함하는 SOI기판은 매우 유용하다. 하지만, SOI기판에서 리세스된 소스/드레인을 형성하는 방법은 SOI기판의 비싼 비용으로 인해 반도체 장치의 생산 원가를 높인다.SOI substrates including buried insulating films are very useful for forming a floating body that is electrically isolated from neighboring floating body transistors to store holes in the occurrence of hot carriers. However, the method of forming the recessed source / drain in the SOI substrate increases the production cost of the semiconductor device due to the high cost of the SOI substrate.
생산 원가의 절감을 위해 일반적인 반도체 기판을 사용하여 플로팅 바디 트랜지스터를 포함하는 반도체 장치를 제조하는 경우, SOI기판의 매몰된 절연막과 동등한 역할을 할 수 있는 절연층의 형성을 위한 별도의 제조 공정이 필요하다. 이러한 공정에 일반적으로 사용되는 방법은 마스크를 이용하여 반도체 기판을 식각한 후 절연막을 형성하고 열처리하는 것이다. When manufacturing a semiconductor device including a floating body transistor using a general semiconductor substrate to reduce the production cost, a separate manufacturing process is required to form an insulating layer that can play an equivalent role to the buried insulating film of the SOI substrate. Do. A method generally used in such a process is to etch a semiconductor substrate using a mask to form an insulating film and heat treatment.
그러나, 생산 원가의 절감을 위해 사용한 반도체 기판에 마스크를 사용한 식각 공정과 절연막의 증착으로 인해 반도체 장치의 제조에 소요되는 시간과 비용이 다시 상승한다. 아울러, 마스크를 사용한 식각 공정은 고집적 반도체 장치의 제조에서 정렬 오차를 발생시킬 수 있어 반도체 장치의 수율에도 악 영향을 미칠 수 있다. 특히, 반도체 장치의 수율 저하는 직접적으로 반도체 장치의 생산 원가 상승을 불러온다. 결과적으로, SOI기판을 대신하여 반도체 기판을 사용함에도 불구하고, 종래의 플로팅 바디 트랜지스터를 포함하는 반도체 장치의 제조 방법은 절연막 형성을 위한 별도의 마스크를 사용한 추가 공정을 수행해야함에 따라 생산 원가의 절감 효과를 기대하기 어렵다. 이로 인해, 플로팅 바디 트랜지스터를 포함하는 반도 체 장치를 일반적인 반도체 기판을 사용하여 제조하는 것은 상용화되기 어렵다.However, due to the etching process using a mask on the semiconductor substrate used to reduce the production cost and the deposition of the insulating film, the time and cost required for manufacturing the semiconductor device are increased again. In addition, an etching process using a mask may generate alignment errors in the fabrication of highly integrated semiconductor devices, which may adversely affect the yield of semiconductor devices. In particular, the yield reduction of semiconductor devices directly raises the production cost of semiconductor devices. As a result, in spite of using a semiconductor substrate instead of an SOI substrate, the manufacturing method of a semiconductor device including a floating body transistor of the related art requires a further process using a separate mask for forming an insulating layer, thereby reducing production costs. Hard to expect effects. For this reason, it is difficult to manufacture a semiconductor device including a floating body transistor using a general semiconductor substrate.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 플로팅 바디 트랜지스터를 포함한 고집적 반도체 기억 장치를 제조함에 있어서 SOI기판이 아닌 일반적인 반도체 기판에 메몰된 절연막을 형성하기 위한 것으로, 반도체 기판에 산화막을 선택적으로 성장시키는 로코스(Local Oxidation of Silicon, LOCOS) 공정을 이용해 매몰된 절연막을 포함하고 플로팅 바디 영역이 정의된 반도체 기판을 제조할 수 있는 방법을 제안한다. In order to solve the above-mentioned problems, the present invention is to form an insulating film buried in a general semiconductor substrate, not an SOI substrate, in manufacturing a highly integrated semiconductor memory device including a floating body transistor. A method for manufacturing a semiconductor substrate including a buried insulating film and defining a floating body region using a growing Local Oxidation of Silicon (LOCOS) process is proposed.
본 발명은 반도체 기판을 식각하여 플로팅 바디 영역을 결정하는 단계, 상기 플로팅 바디 영역에 산화방지막을 형성하는 단계 및 상기 플로팅 바디 영역 사이에 노출된 상기 반도체 기판을 산화시켜 상기 플로팅 바디 영역 하부에 절연층을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다. According to an embodiment of the present invention, a method of forming a floating body region by etching a semiconductor substrate, forming an anti-oxidation layer on the floating body region, and oxidizing the semiconductor substrate exposed between the floating body regions may provide an insulating layer under the floating body region. It provides a method of manufacturing a semiconductor device comprising forming a.
바람직하게는, 상기 산화방지막은 질화막을 포함하는 것을 특징으로 한다.Preferably, the antioxidant film is characterized in that it comprises a nitride film.
바람직하게는, 상기 반도체 소자의 제조 방법은 상기 절연층 상부에 폴리 실리콘을 매립하고 상기 플로팅 바디 영역이 노출되도록 평탄화하는 단계를 더 포함한다.Preferably, the manufacturing method of the semiconductor device further comprises the step of embedding polysilicon on the insulating layer and planarizing to expose the floating body region.
바람직하게는, 상기 반도체 기판을 식각하여 플로팅 바디 영역을 결정하는 단계는 상기 반도체 기판 상부에 마스크층을 형성하는 단계, 상기 플로팅 바디 영역을 정의한 마스크를 이용한 식각 공정으로 상기 마스크층을 패터닝하는 단계 및 패터닝된 상기 마스크층을 이용하여 상기 반도체 기판을 식각하는 단계를 포함한다.Preferably, the step of determining the floating body region by etching the semiconductor substrate comprises: forming a mask layer on the semiconductor substrate, patterning the mask layer by an etching process using a mask defining the floating body region; Etching the semiconductor substrate using the patterned mask layer.
바람직하게는, 상기 마스크층은 질화막을 포함하는 것을 특징으로 한다.Preferably, the mask layer is characterized in that it comprises a nitride film.
바람직하게는, 상기 플로팅 바디 영역에 산화방지막을 형성하는 단계는 상기 플로팅 바디 영역과 상기 마스크층을 포함한 구조물의 상부와 측벽에 상기 산화방지막을 증착하는 단계 및 상기 구조물 사이에 형성된 상기 산화방지막을 제거하여 상기 반도체 기판을 노출시키는 단계를 포함한다.Preferably, the step of forming an antioxidant film on the floating body region is the step of depositing the antioxidant film on the top and sidewalls of the structure including the floating body region and the mask layer and removing the antioxidant film formed between the structure Exposing the semiconductor substrate.
바람직하게는, 상기 반도체 소자의 제조 방법은 상기 플로팅 바디 영역의 상부에 게이트 산화막과 게이트 패턴을 형성하는 단계를 더 포함한다.Preferably, the method of manufacturing the semiconductor device further includes forming a gate oxide film and a gate pattern on the floating body region.
또한, 본 발명은 실리콘층의 일부 영역을 노출하는 단계, 노출된 일부 영역을 식각하여 활성 영역을 결정하는 단계, 상기 활성 영역에 산화방지막을 형성하는 단계 및 상기 활성 영역 사이에 노출된 상기 실리콘층을 산화시켜 상기 활성 영역 하부에 절연층을 형성하는 단계를 포함하는 반도체 기판의 형성 방법을 제공한다.The present invention also provides a method of exposing a portion of a silicon layer, etching the exposed portion of the silicon layer to determine an active region, forming an antioxidant layer on the active region, and exposing the silicon layer between the active regions. And forming an insulating layer under the active region by oxidizing the oxide.
바람직하게는, 상기 반도체 기판의 형성 방법은 상기 활성 영역 사이에 도전층을 매립하는 단계를 더 포함한다.Preferably, the method of forming the semiconductor substrate further comprises the step of embedding a conductive layer between the active region.
바람직하게는, 상기 반도체 기판의 형성 방법은 상기 활성 영역 사이에 소자분리막을 매립하는 단계를 더 포함한다.Preferably, the method of forming the semiconductor substrate further comprises the step of embedding a device isolation film between the active region.
본 발명은 SOI기판이 아닌 일반적인 반도체 기판에 매몰된 절연막을 형성함으로써 플로팅 바디 트랜지스터를 포함한 반도체 장치를 제조할 수 있어 생산 원가 의 절감과 생산성 향상을 가져올 수 있는 장점이 있다.The present invention can manufacture a semiconductor device including a floating body transistor by forming an insulating film buried in a general semiconductor substrate instead of an SOI substrate, thereby reducing production costs and improving productivity.
아울러, 본 발명은 플로팅 바디 트랜지스터와 플로팅 바디를 포함하지 않은 트랜지스터를 포함하는 반도체 장치를 제조함에 있어 일반적인 반도체 기판에 플로팅 바디 트랜지스터가 형성될 영역에만 선택적으로 매몰 절연막을 형성할 수 있는 장점이 있다.In addition, the present invention has an advantage in that a buried insulating film can be selectively formed only in a region where a floating body transistor is to be formed on a general semiconductor substrate in manufacturing a semiconductor device including a floating body transistor and a transistor not including a floating body.
본 발명은 SOI기판이 아닌 절연층 없이 실리콘층으로 구성된 일반적인 반도체 기판을 사용하여 플로팅 바디 트랜지스터를 포함하는 반도체 장치의 제조 방법을 제공한다. 특히, 본 발명은 반도체 기판의 일부에만 산화공정을 수행함으로써 플로팅 바디 영역을 확보할 수 있는 것이 특징이다. 이하에서는, 도면을 참조하여 본 발명의 일 실시예에 따른 플로팅 바디 트랜지스터를 포함한 반도체 장치의 제조 방법에 대해 구체적으로 설명한다.The present invention provides a method of manufacturing a semiconductor device including a floating body transistor using a general semiconductor substrate composed of a silicon layer without an insulating layer other than an SOI substrate. In particular, the present invention is characterized in that the floating body region can be secured by performing an oxidation process on only part of the semiconductor substrate. Hereinafter, a method of manufacturing a semiconductor device including a floating body transistor according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 1 ~ 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하는 단면도이다.1 to 7 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 1을 참조하면, 실리콘층으로 구성된 반도체 기판(10) 상에 마스크층(20)을 증착한다. 여기서, 마스크층(20)은 질화막으로 구성될 수도 있으며, 하부의 피식각층을 식각하기 위해 사용될 수 있는 마스크 물질로서 실리콘층을 일정 깊이 이상 식각하기 위해 식각 선택비가 다를수록 유리하다. 또한, 추후 마스크층(20)은 산화 공정 시 하부 피식각층이 산화되는 것을 방지하는 기능도 가진다.Referring to FIG. 1, a
도 2를 참조하면, 반도체 기판(10) 및 마스크층(20)을 플로팅 바디 영역(10a)을 정의한 마스크를 이용한 식각 공정을 통해 패터닝한다. 반도체 기판(10)에 플로팅 바디 영역(10a)을 결정하기 위해, 본 발명에서는 마스크층(20) 상부에 감광막을 증착한 후 마스크를 이용해 노광 공정을 수행한 후 반도체 기판(10)과 마스크층(20)을 식각하거나, 일정 폭 이하의 미세 패턴을 형성하는 경우 스페이서를 이용한 SPT 공정을 수행할 수도 있다. Referring to FIG. 2, the
도 3에 도시된 바와 같이, 플로팅 바디 영역(10a) 및 마스크층(20)을 포함하는 구조물 상부에 산화방지막(30)을 형성한다. 이때, 산화방지막(30)은 질화막으로 구성되며 추후 진행되는 산화 공정에서 플로팅 바디 영역(10a)이 산화되는 것을 방지하는 역할을 한다. As shown in FIG. 3, an
도 4를 참조하면, 에치백(etch-back) 공정을 통해 플로팅 바디 영역(10a) 사이의 반도체 기판(10) 상에 형성된 산화방지막(30)을 제거하여 반도체 기판(10)을 노출시킨다. 이때, 플로팅 바디 영역(10a)의 측벽에 형성된 산화방지막(30)은 그대로 남게되며, 마스크층(20) 상부에 형성된 산화방지막(30)은 제거되거나 남아있어도 상관없다.Referring to FIG. 4, the
도 5를 참조하면, 노출된 반도체 기판(10)을 산화시키기 위한 로코스(LOCOS) 공정을 수행한다. 로코스 공정을 통해 국지적으로 노출된 반도체 기판(10)이 산화되면서 플로팅 바디 영역(10a)의 하부에 절연층(40)이 형성된다. 구체적으로 살펴보면, 로코스 공정을 통해 형성되는 산화막은 노출된 반도체 기판(10)을 중심으로 수직 방향 및 수평 방향으로 성장하는데, 특히 수평 방향으로는 새의 부리(bird's beak)와 같은 영역이 형성된다. 본 발명에서는 노출된 반도체 기판(10)을 중심으로 성장된 산화막이 이웃한 다른 산화막과 수평방향으로 접합하여 도시된 것과 같이 플로팅 바디 영역(10a)의 하부에 하나의 절연층이 형성될 때까지 로코스 공정을 수행한다.Referring to FIG. 5, a LOCOS process is performed to oxidize the exposed
한편, 로코스 공정을 통해 성장하는 산화막은 플로팅 바디 영역(10a)으로도 침투하여 확장될 수 있으므로, 본 발명에서는 플로팅 바디 영역(10a)의 체적이 줄어들지 않도록 플로팅 바디 영역(10a)을 결정하기 위해 반도체 기판(10)을 식각할 때 충분한 깊이로 식각하여야 한다.On the other hand, since the oxide film grown through the LOCOS process can penetrate into the floating
절연층(40)의 형성 후, 도 6에 도시된 바와 같이 플로팅 바디 영역(10a)의 상부와 측벽에 형성된 마스크층(20)과 산화방지막(30)을 제거한다.After the formation of the insulating
도 7을 참조하면, 플로팅 바디 영역(10a) 사이에 도전 물질을 매립한 후 플로팅 바디 영역(10a)이 노출되도록 평탄화한다. 여기서, 매립된 도전 물질은 폴리 실리콘을 포함하며 플로팅 바디 트랜지스터의 형성 후에는 소스/드레인과 연결되는 랜딩 플러그(50)의 역할을 한다.Referring to FIG. 7, the conductive material is embedded between the floating
매립된 절연층(40)을 포함하고 플로팅 바디 영역(10a)과 랜딩 플러그(50)가 정의된 반도체 기판을 형성한 후, 도시되지 않았지만 플로팅 바디 영역(10a)의 상부에는 게이트 산화막과 게이트 전극을 포함하는 게이트 패턴을 형성하여 플로팅 바디 트랜지스터를 완성한다. 이때, 게이트 패턴은 적어도 하나 이상의 게이트 전극, 게이트 하드마스크 절연막 및 스페이서를 포함한다.After forming the semiconductor substrate including the buried insulating
전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판을 식각하여 플로팅 바디 영역을 결정하고 플로팅 바디 영역에 산화방 지막을 형성한 후, 플로팅 바디 영역 사이에 노출된 반도체 기판을 산화시켜 플로팅 바디 영역 하부에 절연층을 형성한다. 이러한 과정을 통해, 플로팅 바디 트랜지스터의 게이트 패턴을 형성하기 전에, 본 발명에서는 실리콘층으로 구성된 반도체 기판에 매립된 절연층을 형성하고 플로팅 바디 영역과 랜딩 플러그를 형성한다.As described above, in the method of manufacturing a semiconductor device according to an embodiment of the present invention, a semiconductor substrate is etched to determine a floating body region, an oxide barrier layer is formed on the floating body region, and the semiconductor is exposed between the floating body regions. The substrate is oxidized to form an insulating layer under the floating body region. Through this process, before forming the gate pattern of the floating body transistor, in the present invention, an insulating layer embedded in a semiconductor substrate composed of a silicon layer is formed, and a floating body region and a landing plug are formed.
나아가, 본 발명은 플로팅 바디 트랜지스터를 포함하는 반도체 장치를 제조하기 위해 실리콘층으로 구성된 반도체 기판에 매립된 절연층을 형성한다. 도 7에 도시된 플로팅 바디 영역(10a)은 활성 영역에 대응시키고 랜딩 플러그(50)는 비활성 영역에 대응시시켜 랜딩플러그(50) 대신 소자분리막을 형성하는 것도 가능하다. 또한, 반도체 장치가 플로팅 바디 트랜지스터와 일반적인 트랜지스터를 모두 포함하는 경우 매립된 절연층은 반도체 장치의 일부 영역에만 형성되어도 충분하다. 따라서, 실리콘층으로 구성된 반도체 기판의 전부가 아닌 일부 영역(예를 들면, 플로팅 바디 트랜지스터를 포함하는 셀 영역)만 노출시켜 매립된 절연막을 형성하고 그 외 영역(예를 들면, 주변 영역)은 매립된 절연막을 형성하지 않는 것도 가능하다.Furthermore, the present invention forms an insulating layer embedded in a semiconductor substrate composed of a silicon layer for manufacturing a semiconductor device including a floating body transistor. The floating
본 발명의 일 실시예에 따른 반도체 반도체 기판의 형성 방법은 실리콘층의 일부 영역을 노출하는 단계, 노출된 일부 영역을 식각하여 활성 영역을 결정하는 단계, 활성 영역에 산화방지막을 형성하는 단계 및 활성 영역 사이에 노출된 실리콘층을 산화시켜 활성 영역 하부에 절연층을 형성하는 단계를 포함한다. 이후, 활성 영역 사이에 절연층 상부에는 도전층을 매립할 수도 있고, 소자분리막을 매립할 수도 있다.A method of forming a semiconductor semiconductor substrate according to an embodiment of the present invention includes exposing a portion of a silicon layer, determining an active region by etching the exposed portion, forming an antioxidant layer on the active region, and Oxidizing the silicon layer exposed between the regions to form an insulating layer under the active region. Thereafter, a conductive layer may be buried in the insulating layer between the active regions, or a device isolation film may be buried.
전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 게이트 패턴을 형성하기 전에 플로팅 바디 영역을 확보한 후 로코스 공정을 통해 플로팅 바디 영역의 하부에 절연층을 형성한다. 이를 통해, 두 개의 실리콘층 사이에 매몰된 절연막을 포함하는 SOI기판을 사용하지 않고 실리콘층으로 이루어진 일반적인 반도체 기판을 사용하여 플로팅 바디 트랜지스터를 포함하는 반도체 장치를 구현할 수 있다. As described above, in the method of manufacturing the semiconductor device according to the exemplary embodiment of the present invention, an insulating layer is formed under the floating body region through a LOCOS process after securing the floating body region before forming the gate pattern. As a result, a semiconductor device including a floating body transistor may be implemented by using a general semiconductor substrate made of a silicon layer instead of using an SOI substrate including an insulating layer buried between two silicon layers.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.
도 1 ~ 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하는 단면도.1 to 7 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
Claims (10)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020080088734A KR100983696B1 (en) | 2008-09-09 | 2008-09-09 | High integrated semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020080088734A KR100983696B1 (en) | 2008-09-09 | 2008-09-09 | High integrated semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20100029997A KR20100029997A (en) | 2010-03-18 |
KR100983696B1 true KR100983696B1 (en) | 2010-09-24 |
Family
ID=42180041
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
KR (1) | KR100983696B1 (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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2008
- 2008-09-09 KR KR1020080088734A patent/KR100983696B1/en not_active IP Right Cessation
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