JP4883237B1 - 積層帯域通過フィルタ - Google Patents

Abstract

【課題】飛び結合を行わないＬＣ並列共振器のキャパシタ電極と飛び結合用キャパシタ電極との不要な寄生容量を抑制しつつ全体に小型化する。
【解決手段】キャパシタ電極Ｐ１１，Ｐ１２と、インダクタ電極（ビア電極Ｖ１１，Ｖ１２および線路電極Ｓ１１，Ｓ１２）とによって一段目のＬＣ並列共振器が構成され、キャパシタ電極Ｐ２１，Ｐ２２と、インダクタ電極（ビア電極Ｖ２１，Ｖ２２および線路電極Ｓ２１，Ｓ２２）とによって二段目のＬＣ並列共振器が構成され、キャパシタ電極Ｐ３１，Ｐ３２と、インダクタ電極（ビア電極Ｖ３１，Ｖ３２および線路電極Ｓ３１，Ｓ３２）によって三段目のＬＣ並列共振器が構成されている。飛び結合用キャパシタ電極Ｐ１３１，Ｐ１３２はキャパシタ電極Ｐ１１，Ｐ１２，Ｐ３１，Ｐ３２と対向し、二段目のＬＣ並列共振器のキャパシタ電極からインダクタ電極の延びる方向は一段目と三段目のＬＣ並列共振器とは逆である。
【選択図】図２

Description

本発明はループ状のインダクタとキャパシタ電極とで構成される複数のＬＣ並列共振器を備えた積層フィルタに関する発明である。

従来、小型・低廉化に適した高周波の帯域通過フィルタは誘電体層と電極層とを積層した積層体内に複数のＬＣ共振器を設けることによって構成されている。このような積層帯域通過フィルタとして特許文献１，２が開示されている。

特許文献１には、一段目と三段目の共振器を結合用キャパシタで飛び結合させた３段の積層型フィルタが開示されている（特許文献１の図１を参照）。そして飛び結合用キャパシタはインダクタを構成する電極パターンおよびインダクタを構成する電極パターンに電極パターンが対向することで構成されている（特許文献１の図３参照）。

しかし、特許文献１の構成では電極パターンが、インダクタを構成する電極パターンにも対向しているため、電極パターンと電極パターンとの間で不要な寄生容量が発生する。このため、フィルタのＱが劣化して減衰特性が悪くなるという問題があった。

これに対して、特許文献２には、飛び結合用キャパシタの電極パターンと、この飛び結合用キャパシタの電極パターンには結合させない共振器の容量電極パターンとの間の寄生容量を減らす構成が開示されている。

ここで、特許文献２に開示されている積層帯域通過フィルタの構成を図１に示す。図１に示す積層帯域通過フィルタは、接地電極形成層６０１、キャパシタ電極形成層３０２、入出力電極形成層３０３、線路電極形成層３０４、および外層３０５で積層体が構成されている。入出力電極形成層３０３には入出力電極６２１，６２２とともに入出力間キャパシタ電極（飛び結合用キャパシタの電極パターン）１６０が形成されている。この入出力間キャパシタ電極１６０は２つの入出力電極６２１，６２２との間に容量を生じさせることによって、入出力電極６２１−６２２間を容量結合させる。キャパシタ電極形成層３０２のキャパシタ電極３１１，３１２，３１３は接地電極３０９に対向する。

入出力間キャパシタ電極（飛び結合用キャパシタの電極パターン）１６０と二段目の共振器のキャパシタ電極３１２との間の寄生容量を減らすために、一段目および三段目の共振器のキャパシタ電極に対して二段目の共振器のキャパシタ電極が積層体の面方向にずれた位置に配置されている。

特開２００６−０６７２２１号公報 国際公開ＷＯ２００７−１１９３５６号

図１に示されるような構造により、誘電体層の積層方向から透視して、二段目の共振器のキャパシタ電極が飛び結合用キャパシタ電極に重ならないため、その間の寄生容量を減らすことができる。

しかし、共振器のキャパシタ電極を層方向（面方向）にずらせることにともない、キャパシタ電極の形成に必要な面積が増えるため、素子を小型にできないという問題点があった。

本発明は飛び結合を行わないＬＣ並列共振器のキャパシタ電極と飛び結合用キャパシタ電極との不要な寄生容量を抑制しつつ全体に小型化できるようにした積層帯域通過フィルタを提供することを目的としている。

本出願の積層帯域通過フィルタは、
（１）複数の誘電体層と複数の電極層との積層体であり、
前記複数の電極層で、第１キャパシタ電極と、第２キャパシタ電極と、第１キャパシタ電極に第１端が接続され第２キャパシタ電極に第２端が接続され前記第１端を始点、前記第２端を終点とするループ形状のインダクタ電極とが構成され、
前記インダクタ電極は、前記誘電体層に沿って形成された線路電極と前記誘電体層の積層方向に延びるビア電極とで構成され、
前記第１キャパシタ電極、前記第２キャパシタ電極および前記インダクタ電極によって構成されるＬＣ並列共振器が三つ以上の複数個設けられ、
前記複数のＬＣ並列共振器は、第１の第１種ＬＣ並列共振器と第２の第１種ＬＣ並列共振器と、第１の第１種ＬＣ並列共振器と第２の第１種ＬＣ並列共振器とで挟まれた（間にある）少なくとも一つの第２種ＬＣ並列共振器とを含み、
前記電極層は、前記第１の第１種ＬＣ並列共振器と前記第２の第１種ＬＣ並列共振器とを結合させる飛び結合用キャパシタ電極を備え、
前記飛び結合用キャパシタ電極は前記第１の第１種ＬＣ並列共振器と前記第２の第１種ＬＣ並列共振器のそれぞれの第１キャパシタ電極または第２キャパシタ電極の少なくとも一方に対向し、
前記第１種ＬＣ並列共振器のキャパシタ電極からインダクタ電極の延びる方向と、前記第２種ＬＣ並列共振器のキャパシタ電極からインダクタ電極の延びる方向とは互いに逆であることを特徴とする。

この構成により、素子を小型に保ったまま、飛び結合用キャパシタ電極と飛び結合しないＬＣ並列共振器との間の寄生容量を減らすことができる。

（２）前記複数のＬＣ並列共振器は、それらのインダクタ電極のループ面をＬＣ並列共振器の配列方向に見たとき、ループ面同士が少なくとも一部で重なっていることが好ましい。この構造により、ＬＣ並列共振器間の磁気結合を適宜調整できる。

（３）（２）の構成において、第１の第１種ＬＣ並列共振器および第２の第１種ＬＣ並列共振器はそれぞれ入出力電極に接続されていて、飛び結合用のキャパシタ電極は、第１の第１種ＬＣ並列共振器のキャパシタ電極および第２の第１種ＬＣ並列共振器のキャパシタ電極と第２種ＬＣ並列共振器の線路電極との間の層に形成されていることが好ましい。

（４）（１）または（２）の構成において、前記積層体に不平衡入出力電極および平衡入出力電極を備え、第１の第１種ＬＣ並列共振器は不平衡入出力電極に接続され、第２の第１種ＬＣ並列共振器は平衡入出力電極に接続されていることが好ましい。

（５）（４）の構成において、複数の電極層にインピーダンス整合用インダクタ電極を含み、第２の第１種ＬＣ並列共振器と平衡入出力電極とはインピーダンス整合用インダクタ電極を介して接続され、インピーダンス整合用インダクタ電極は第２種ＬＣ並列共振器が構成された層とは異なる層に形成されていることが好ましい。

この構成により、例えば平衡−不平衡変換を伴うフィルタのようにインピーダンス変換が必要な場合に、ＬＣ並列共振器間のＭ（相互誘導）結合に影響を与えずにインピーダンス整合回路を容易に設置することができる。

（６）（１）〜（５）のいずれかの構成において、例えば前記積層体は前記誘電体層の積層方向に対して平行で且つ実装面に平行な接地電極を備え、前記複数のＬＣ並列共振器のループ面が前記接地電極に対して平行に対向していることが好ましい。

この構成により、実装面に平行な接地電極に対する各インダクタ電極の間隔が同じになるので、インダクタのインピーダンスが設計しやすく、安定した特性が得られる。

本発明によれば、飛び結合用キャパシタ電極とＬＣ並列共振器のキャパシタ電極とを積層方向へ離す必要がないので、全体に大型化することなく、飛び結合に関与しない共振器のキャパシタ電極と飛び結合用キャパシタ電極との不要な寄生容量が抑制され、フィルタ特性の優れた小型の積層帯域通過フィルタが得られる。

図１は特許文献２に開示されている積層帯域通過フィルタの分解斜視図である。 図２は第１の実施形態に係る積層帯域通過フィルタ１０１の分解斜視図である。 図３は積層帯域通過フィルタ１０１の外観斜視図である。 図４は第１の実施形態である積層帯域通過フィルタ１０１の等価回路図である。 図５は第１の実施形態の積層帯域通過フィルタと従来の積層帯域通過フィルタの特性例を表す図である。 図６は第２の実施形態に係る積層帯域通過フィルタ１０２の分解斜視図である。 図７は積層帯域通過フィルタ１０２の等価回路図である。 図８は第３の実施形態に係る積層帯域通過フィルタ１０３の分解斜視図である。 図９は第３の実施形態である積層帯域通過フィルタ１０３の等価回路図である。 図１０は第４の実施形態に係る積層帯域通過フィルタ１０４の分解斜視図である。 図１１（Ａ）は第５の実施形態に係る積層帯域通過フィルタ１０５の分解斜視図である。図１１（Ｂ）はその外観斜視図である。 図１２は第６の実施形態に係る積層帯域通過フィルタの分解斜視図である。

《第１の実施形態》
第１の実施形態に係る積層帯域通過フィルタについて図２〜図５を参照して説明する。

図２は第１の実施形態に係る積層帯域通過フィルタ１０１の分解斜視図、図３は積層帯域通過フィルタ１０１の外観斜視図、図４は積層帯域通過フィルタ１０１の等価回路図である。

まず、図４を参照して第１の実施形態に係る積層帯域通過フィルタ１０１の等価回路上での構成について説明する。この積層帯域通過フィルタ１０１は、不平衡端子ＵＢおよび平衡端子Ｂ１，Ｂ２を備える平衡−不平衡変換機能を備えた帯域通過フィルタである。この実施形態では、不平衡端子ＵＢに接続されているＬＣ並列共振器を一段目のＬＣ並列共振器、平衡端子Ｂ１，Ｂ２に接続されているＬＣ並列共振器を三段目のＬＣ並列共振器、一段目のＬＣ並列共振器と三段目のＬＣ並列共振器の間にあるＬＣ並列共振器を二段目のＬＣ並列共振器と定義している。

インダクタＬ１とキャパシタＣ１１，Ｃ１２とによって一段目のＬＣ並列共振器が構成されている。同様に、インダクタＬ２とキャパシタＣ２０とによって二段目のＬＣ並列共振器が構成されていて、インダクタＬ３とキャパシタＣ３１，Ｃ３２とによって三段目のＬＣ並列共振器が構成されている。後に詳述するように、一段目のＬＣ並列共振器と二段目のＬＣ並列共振器とは互いに結合し、二段目のＬＣ並列共振器と三段目のＬＣ並列共振器とは互いに結合する。

図２に示すように、この積層帯域通過フィルタ１０１は、複数の誘電体層Ｄ１〜Ｄ１１の積層体である。誘電体層Ｄ１の上面には接地電極ＧＮＤが形成されている。誘電体層Ｄ２の上面には一段目のＬＣ並列共振器の第１キャパシタ電極Ｐ１１、第２キャパシタ電極Ｐ１２、三段目のＬＣ並列共振器の第１キャパシタ電極Ｐ３１、第２キャパシタ電極Ｐ３２が形成されている。

誘電体層Ｄ３の上面には飛び結合用キャパシタ電極Ｐ１３１，Ｐ１３２が形成されている。また、誘電体層Ｄ４の上面には不平衡側整合用インダクタ電極Ｓ１が形成されている。誘電体層Ｄ５，Ｄ６の上面には二段目のＬＣ並列共振器の線路電極Ｓ２２，Ｓ２１がそれぞれ形成されている。誘電体層Ｄ７，Ｄ８の上面には一段目のＬＣ並列共振器の線路電極Ｓ１１，Ｓ１２がそれぞれ形成されている。同様に、誘電体層Ｄ７，Ｄ８の上面には三段目のＬＣ並列共振器の線路電極Ｓ３１，Ｓ３２がそれぞれ形成されている。誘電体層Ｄ９、Ｄ１０の上面には二段目のＬＣ並列共振器の第１キャパシタ電極Ｐ２１、第２キャパシタ電極Ｐ２２がそれぞれ形成されている。

誘電体層Ｄ３〜Ｄ８にはこれらの誘電体層の積層方向に延びるビア電極Ｖ１１，Ｖ１２，Ｖ３１，Ｖ３２が形成されている。また、誘電体層Ｄ６〜Ｄ９にはこれらの誘電体層の積層方向に延びるビア電極Ｖ２１が形成されている。誘電体層Ｄ６〜Ｄ１０にはこれらの誘電体層の積層方向に延びるビア電極Ｖ２２が形成されている。

ビア電極Ｖ１１は線路電極Ｓ１２の第１端からキャパシタ電極Ｐ１１まで延びている。ビア電極Ｖ１２は線路電極Ｓ１２の第２端からキャパシタ電極Ｐ１２まで延びている。線路電極Ｓ１１は線路電極Ｓ１２に隣接する層でビア電極Ｖ１１，Ｖ１２を介して線路電極Ｓ１２に対して並列に接続されている。ビア電極Ｖ１１，Ｖ１２および線路電極Ｓ１１，Ｓ１２により、一段目のＬＣ並列共振器のインダクタ電極がループ状に構成されている。

ビア電極Ｖ２１は線路電極Ｓ２２の第１端からキャパシタ電極Ｐ２１まで延びている。ビア電極Ｖ２２は線路電極Ｓ２２の第２端からキャパシタ電極Ｐ２２まで延びている。線路電極Ｓ２１は線路電極Ｓ２２に隣接する層でビア電極Ｖ２１，Ｖ２２を介して線路電極Ｓ２２に対して並列に接続されている。ビア電極Ｖ２１，Ｖ２２および線路電極Ｓ２１，Ｓ２２により二段目のＬＣ並列共振器のインダクタ電極がループ状に構成されている。

ビア電極Ｖ３１は線路電極Ｓ３２の第１端からキャパシタ電極Ｐ３１まで延びている。ビア電極Ｖ３２は線路電極Ｓ３２の第２端からキャパシタ電極Ｐ３２まで延びている。線路電極Ｓ３１は線路電極Ｓ３２に隣接する層でビア電極Ｖ３１，Ｖ３２を介して線路電極Ｓ３２に対して並列に接続されている。ビア電極Ｖ３１，Ｖ３２および線路電極Ｓ３１，Ｓ３２により、三段目のＬＣ並列共振器のインダクタ電極がループ状に構成されている。

このように、各種電極パターンを形成した複数の誘電体層が積層されることによって、複数の誘電体層と複数の電極層との積層体が構成される。

前記三つのＬＣ並列共振器のうち、一段目のＬＣ並列共振器が特許請求の範囲に記載の「第１の第１種ＬＣ並列共振器」、三段目のＬＣ並列共振器が特許請求の範囲に記載の「第２の第１種ＬＣ並列共振器」に相当する。一段目のＬＣ並列共振器と三段目のＬＣ並列共振器は等価回路上で隣接しない。また、二段目のＬＣ並列共振器が特許請求の範囲に記載の「第２種ＬＣ並列共振器」に相当する。

それぞれのＬＣ並列共振器のキャパシタ電極（第１キャパシタ電極および第２キャパシタ電極）を基準としたとき、一段目のＬＣ並列共振器のキャパシタ電極Ｐ１１，Ｐ１２と線路電極Ｓ１１，Ｓ１２を接続するビア電極Ｖ１１,Ｖ１２の、キャパシタ電極から延びる方向は、二段目のＬＣ並列共振器のキャパシタ電極Ｐ２１，Ｐ２２と線路電極Ｓ２１，Ｓ２２を接続するビア電極Ｖ２１，Ｖ２２の、キャパシタ電極から延びる方向とは逆である。また、三段目のＬＣ並列共振器のキャパシタ電極Ｐ３１，Ｐ３２と線路電極Ｓ３１，Ｓ３２を接続するビア電極Ｖ３１，Ｖ３２の、キャパシタ電極から延びる方向は、二段目のＬＣ並列共振器のキャパシタ電極Ｐ２１，Ｐ２２と線路電極Ｓ２１，Ｓ２２を接続するビア電極Ｖ２１，Ｖ２２の、キャパシタ電極から延びる方向とは逆である。

この構造により、一段目と三段目のＬＣ並列共振器間で飛びの結合容量を構成する飛び結合用キャパシタ電極Ｐ１３１，Ｐ１３２は、この飛び結合に関与しない二段目のＬＣ並列共振器のキャパシタ電極Ｐ２１，Ｐ２２から積層方向に離れた位置にある。そのため、二段目のＬＣ並列共振器のキャパシタ電極と飛び結合用キャパシタ電極との間に不要な浮遊容量が殆ど生じない。

図３に表れているように、積層体の四つの側面（端面）に入出力端子が形成されている。これらの入出力端子には、接地端子Ｇ１，Ｇ２，Ｇ３、不平衡端子ＵＢ、平衡端子Ｂ１，Ｂ２、空き端子ＮＣ１，ＮＣ２が含まれる。接地端子Ｇ１，Ｇ２，Ｇ３には図２の引出電極ＥＧ１，ＥＧ２，ＥＧ３が導通している。不平衡端子ＵＢには引出電極ＥＵが導通している。平衡端子Ｂ１，Ｂ２には引出電極ＥＢ１，ＥＢ２が導通している。

前記各層の誘電体層部分は誘電率が６以上８０以下の範囲内である低温焼結セラミック（ＬＴＣＣ）である。前記線路電極を含む電極層に積層されている誘電体層の比誘電率は６以上８０以下の範囲内にある。また、キャパシタ電極が形成された誘電体層の比誘電率は２０以上である。各誘電体層は、例えば酸化チタン、酸化バリウム、アルミナ等の成分のうち、少なくとも１つ以上の成分と、ガラス成分とから形成される低温焼結セラミックスを用いて形成される。各誘電体層を形成する材料は以降に示す別の実施形態についても同様である。

図４において、インダクタＬ１は、ビア電極Ｖ１１，Ｖ１２、線路電極Ｓ１１，Ｓ１２により構成されるインダクタである。インダクタＬ２は、ビア電極Ｖ２１，Ｖ２２、線路電極Ｓ２１，Ｓ２２により構成されるインダクタである。インダクタＬ３は、ビア電極Ｖ３１，Ｖ３２、線路電極Ｓ３１，Ｓ３２により構成されるインダクタである。

インダクタＬＵは不平衡側整合用インダクタ電極Ｓ１により構成されるインダクタである。

また、キャパシタＣ１１，Ｃ１２はキャパシタ電極Ｐ１１，Ｐ１２と接地電極ＧＮＤとの間に構成されるキャパシタである。キャパシタＣ２０はキャパシタ電極Ｐ２１−Ｐ２２間に構成されるキャパシタである。キャパシタＣ３１，Ｃ３２はキャパシタ電極Ｐ３１，Ｐ３２と接地電極ＧＮＤとの間に構成されるキャパシタである。

キャパシタＣ１３１は、キャパシタ電極Ｐ１１，Ｐ３１と飛び結合用キャパシタ電極Ｐ１３１との間に構成されるキャパシタである。キャパシタＣ１３２は、キャパシタ電極Ｐ１２，Ｐ３２と飛び結合用キャパシタ電極Ｐ１３２との間に構成されるキャパシタである。

前記インダクタＬ１とキャパシタＣ１１，Ｃ１２とによって一段目のＬＣ並列共振器が構成されている。同様に、インダクタＬ２とキャパシタＣ２０とによって二段目のＬＣ並列共振器が、インダクタＬ３とキャパシタＣ３１，Ｃ３２とによって三段目のＬＣ並列共振器がそれぞれ構成されている。

図２に表れているように、それぞれのビア電極と線路電極とによるインダクタ電極のループ面を三つのインダクタ電極の配列方向に見たとき、ループ面同士が少なくとも一部で重なるように配置されている。そのため、隣接するＬＣ並列共振器のインダクタ電極同士に誘導結合（磁界結合）が生じる。また、隣接するＬＣ並列共振器のインダクタ電極同士は互いに近接して配置されているので容量結合（電界結合）が生じる。一段目のＬＣ並列共振器と二段目のＬＣ並列共振器についてインダクタとキャパシタの位置関係は逆であるので、一段目のＬＣ並列共振器と二段目のＬＣ並列共振器との結合は、誘導性結合より容量性結合が大きくなって、一段目のＬＣ並列共振器と二段目のＬＣ並列共振器とは容量性結合する。同様に、二段目のＬＣ並列共振器と三段目のＬＣ並列共振器についてインダクタとキャパシタの位置関係は逆であるので、二段目のＬＣ並列共振器と三段目のＬＣ並列共振器とは容量性結合する。

また、図４に示したキャパシタＣ１３１，Ｃ１３２によって、一段目のＬＣ並列共振器と三段目のＬＣ並列共振器とが容量性で飛び結合する。

図５は第１の実施形態の積層帯域通過フィルタ１０１と比較例の積層帯域通過フィルタの特性例を表している。図５（Ａ）は積層帯域通過フィルタの通過特性（ＳパラメータのＳ２１特性）である。図５（Ｂ）は平衡端子Ｂ１とＢ２間の位相差の特性である。図５（Ａ）、図５（Ｂ）において曲線αは第１の実施形態の積層帯域通過フィルタの特性、曲線βは比較例の積層帯域通過フィルタの特性である。ここで、比較例の積層帯域通過フィルタは、図２において、一段目、二段目および三段目のＬＣ並列共振器のキャパシタ電極とインダクタ電極はすべて同じ位置関係にある。すなわち、それぞれのＬＣ並列共振器のキャパシタ電極とビア電極の接続点を始点とした場合、三つのＬＣ並列共振器のキャパシタ電極と線路電極を接続するビア電極がすべて同じ方向に延びているという構造である。

図５（Ａ）において、減衰極Ｐ１は一段目のＬＣ並列共振器と三段目のＬＣ並列共振器との飛び結合によるものである。減衰極Ｐ２は一段目のＬＣ並列共振器と二段目のＬＣ並列共振器との結合、および二段目のＬＣ並列共振器と三段目のＬＣ並列共振器との結合（いずれも向きが逆のＬＣ並列共振器同士の結合）によるものである。

図５（Ａ）に表れているように、第１の実施形態の積層帯域通過フィルタによれば、二段目のＬＣ並列共振器のキャパシタ電極と飛び結合用キャパシタ電極との間の寄生容量が小さいので、曲線αは曲線βと比較して、二つの減衰極Ｐ１，Ｐ２の減衰量が大きい。また、二段目のＬＣ並列共振器のキャパシタ電極とインダクタ電極の位置関係が一段目および三段目のＬＣ並列共振器のキャパシタ電極とインダクタ電極の位置関係と逆になっているので、二段目のＬＣ並列共振器と、一段目および三段目のＬＣ並列共振器との結合をそれぞれ容量性結合にすることができる。これにより、通過帯域幅の拡がりがない積層帯域通過フィルタを実現することができる。さらにこれに伴って、当該積層帯域通過フィルタの挿入損失も小さくなる。

図５（Ｂ）に表れているように、通過帯域に相当する２．４ＧＨｚ付近では、第１の実施形態の積層帯域通過フィルタは従来のものよりも、平衡端子間の位相差が１８０度に近い値となっており、フィルタの平衡特性が向上する。

《第２の実施形態》
図６は第２の実施形態に係る積層帯域通過フィルタ１０２の分解斜視図、図７は積層帯域通過フィルタ１０２の等価回路図である。第１の実施形態の積層帯域通過フィルタ１０１は三段のＬＣ並列共振器を備えたが、第２の実施形態の積層帯域通過フィルタ１０２は四段のＬＣ並列共振器を備えている。

図６において、誘電体層Ｄ５，Ｄ６の上面に三段目のＬＣ並列共振器の線路電極Ｓ３２，Ｓ３１がそれぞれ形成されている。なお、本実施形態では、四段のＬＣ並列共振器のうち、不平衡端子に接続されているＬＣ並列共振器を一段目のＬＣ並列共振器、平衡端子に接続されているＬＣ並列共振器を四段目のＬＣ並列共振器と定義し、残りのＬＣ並列共振器のうち、一段目のＬＣ並列共振器に結合するＬＣ並列共振器を二段目のＬＣ並列共振器、四段目のＬＣ並列共振器に結合するＬＣ並列共振器を三段目のＬＣ並列共振器と定義している。

誘電体層Ｄ９，Ｄ１０の上面には三段目のＬＣ並列共振器のキャパシタ電極Ｐ３１，Ｐ３２がそれぞれ形成されている。また、誘電体層Ｄ６〜Ｄ９にはこれらの誘電体層の積層方向に延びるビア電極Ｖ３１が形成されている。誘電体層Ｄ６〜Ｄ１０にはこれらの誘電体層の積層方向に延びるビア電極Ｖ３２が形成されている。

誘電体層Ｄ７，Ｄ８の上面に四段目のＬＣ並列共振器の線路電極Ｓ４１，Ｓ４２がそれぞれ形成されている。誘電体層Ｄ２の上面には四段目のＬＣ並列共振器のキャパシタ電極Ｐ４１，Ｐ４２がそれぞれ形成されている。また、誘電体層Ｄ３〜Ｄ８にはこれらの誘電体層の積層方向に延びるビア電極Ｖ４１，Ｖ４２がそれぞれ形成されている。線路電極Ｓ４１は線路電極Ｓ４２に隣接する層でビア電極Ｖ４１，Ｖ４２を介して線路電極Ｓ４２に対して並列に接続されている。誘電体層Ｄ３には飛び結合用キャパシタ電極Ｐ１４１，Ｐ１４２が形成されている。その他の構成は第１の実施形態の積層帯域通過フィルタ１０１と同様である。

前記四つのＬＣ並列共振器のうち、一段目のＬＣ並列共振器が特許請求の範囲に記載の「第１の第１種ＬＣ並列共振器」、四段目のＬＣ並列共振器が特許請求の範囲に記載の「第２の第１種ＬＣ並列共振器」に相当する。一段目のＬＣ並列共振器と四段目のＬＣ並列共振器は等価回路上で隣接しない。また、二段目のＬＣ並列共振器と三段目のＬＣ並列共振器が特許請求の範囲に記載の「第２種ＬＣ並列共振器」に相当する。

前記第１種ＬＣ並列共振器のキャパシタ電極と線路電極を接続するビア電極の、キャパシタ電極から延びる方向は２種ＬＣ並列共振器のキャパシタ電極と線路電極を接続するビア電極の、キャパシタ電極から延びる方向とは互いに逆である。

この構造により、一段目と四段目のＬＣ並列共振器を飛びの結合容量を構成する飛び結合用キャパシタ電極Ｐ１４１，Ｐ１４２は、この飛び結合に関与しない二段目のＬＣ並列共振器のキャパシタ電極Ｐ２１，Ｐ２２および三段目のＬＣ並列共振器のキャパシタ電極Ｐ３１，Ｐ３２とは互いに離れた位置にある。そのため、二段目および三段目のＬＣ並列共振器のキャパシタ電極と飛び結合用キャパシタ電極との間に不要な浮遊容量が殆ど生じない。

図７は第２の実施形態である積層帯域通過フィルタ１０２の等価回路図である。インダクタＬ３は、ビア電極Ｖ３１，Ｖ３２、線路電極Ｓ３１，Ｓ３２により構成されるインダクタである。インダクタＬ４は、ビア電極Ｖ４１，Ｖ４２、線路電極Ｓ４１，Ｓ４２により構成されるインダクタである。また、キャパシタＣ３０はキャパシタ電極Ｐ３１−Ｐ３２間に構成されるキャパシタである。キャパシタＣ４１，Ｃ４２はキャパシタ電極Ｐ４１，Ｐ４２と接地電極ＧＮＤとの間に構成されるキャパシタである。キャパシタＣ１４１は、キャパシタ電極Ｐ１１，Ｐ４１と飛び結合用キャパシタ電極Ｐ１４１との間に構成されるキャパシタである。キャパシタＣ１４２は、キャパシタ電極Ｐ１２，Ｐ４２と飛び結合用キャパシタ電極Ｐ１４２との間に構成されるキャパシタである。その他は第１の実施形態と同様である。

このように四段のＬＣ並列共振器を備えた積層帯域通過フィルタについても、飛び結合に関与しないＬＣ並列共振器のキャパシタ電極と飛び結合用キャパシタ電極との間に不要な浮遊容量が殆ど生じない構成が実現できる。

なお、本実施例では二段目、三段目のＬＣ並列共振器のうち、いずれか一方のキャパシタ電極とインダクタ電極の位置関係を一段目および四段目のＬＣ並列共振器のキャパシタ電極とインダクタ電極の位置関係を逆にしても、浮遊容量を抑制する効果は発揮される。

《第３の実施形態》
図８は第３の実施形態に係る積層帯域通過フィルタ１０３の分解斜視図である。この第３の実施形態の積層帯域通過フィルタ１０３は平衡側に整合回路を備えている点で第１の実施形態と異なる。

誘電体層Ｄ１２の上面に平衡側整合用インダクタ電極Ｓ３３，Ｓ３４が形成されている。平衡側整合用インダクタ電極Ｓ３３，Ｓ３４の一端は引出電極ＥＢ１，ＥＢ２に導通し、他端はビア電極Ｖ３１，Ｖ３２に導通している。

誘電体層Ｄ３の上面には、平衡側整合用インダクタ電極Ｓ３３，Ｓ３４に対して跨るように対向するキャパシタ電極Ｐ３３が形成されている。

その他の構成は第１の実施形態で示したものと同様である。

図９は第３の実施形態である積層帯域通過フィルタ１０３の等価回路図である。図９において、インダクタＬＢ１，ＬＢ２は、平衡側整合用インダクタ電極Ｓ３３，Ｓ３４により構成されるインダクタである。キャパシタＣＢ１，ＣＢ２はキャパシタ電極Ｐ３１，Ｐ３２とキャパシタ電極Ｐ３３との間に生じるキャパシタンスを記号化したものである。キャパシタＣＢ１とキャパシタＣＢ２は同じキャパシタンスを有する。この平衡側整合用インダクタ電極Ｓ３３，Ｓ３４とキャパシタ電極Ｐ３３との間に生じるキャパシタンスは平衡端子Ｂ１−Ｂ２間に接続されるものであるが、等価的には図９に示されるように平衡端子Ｂ１，Ｂ２と接地との間に前記キャパシタＣＢ１またはＣＢ２の２倍の容量のキャパシタＣＢ１，ＣＢ２が接続されたものとなる。平衡端子Ｂ１，Ｂ２の出力インピーダンスはインダクタＬＢ１，ＬＢ２およびキャパシタＣＢ１，ＣＢ２のいずれか一つの素子値を変えることで調整することができる。

このように平衡端子に接続される整合回路を積層帯域通過フィルタの内部に備えることによって、外部に整合回路を設けることなく、この積層帯域通過フィルタの平衡端子Ｂ１，Ｂ２に接続される回路とのインピーダンス整合を図ることができるので、マザー基板などへの接続が容易になる。

なお、図８に示されるように、平衡側整合用インダクタ電極Ｓ３３，Ｓ３４は、二段目のＬＣ並列共振器のインダクタ電極が構成される誘電体層Ｄ５〜Ｄ１０とは異なる誘電体層Ｄ１２に形成されているので、平衡側整合用インダクタ電極Ｓ３３，Ｓ３４は二段目と三段目のＬＣ並列共振器の結合に影響を殆ど与えることがない。

《第４の実施形態》
図１０は第４の実施形態に係る三段の積層帯域通過フィルタ１０４の分解斜視図である。本実施形態では第１の実施形態と同様に、不平衡端子に接続されているＬＣ並列共振器を一段目のＬＣ並列共振器、平衡端子に接続されているＬＣ並列共振器を三段目のＬＣ並列共振器、一段目のＬＣ並列共振器と二段目のＬＣ並列共振器の間にあるＬＣ並列共振器を二段目のＬＣ並列共振器と定義している。

誘電体層Ｄ１の上面には接地電極ＧＮＤ１，ＧＮＤ２が形成されている。誘電体層Ｄ２の上面には一段目のＬＣ並列共振器のキャパシタ電極Ｐ１１，Ｐ１２、三段目のＬＣ並列共振器のキャパシタ電極Ｐ３１，Ｐ３２が形成されている。誘電体層Ｄ３の上面には飛び結合用キャパシタ電極Ｐ１３１，Ｐ１３２が形成されている。誘電体層Ｄ５，Ｄ６の上面には二段目のＬＣ並列共振器の線路電極Ｓ２２，Ｓ２１がそれぞれ形成されている。誘電体層Ｄ７，Ｄ８の上面には一段目のＬＣ並列共振器の線路電極Ｓ１１，Ｓ１２がそれぞれ形成されている。同様に、誘電体層Ｄ７，Ｄ８の上面には三段目のＬＣ並列共振器の線路電極Ｓ３１，Ｓ３２がそれぞれ形成されている。誘電体層Ｄ９、Ｄ１０の上面には二段目のＬＣ並列共振器のキャパシタ電極Ｐ２１，Ｐ２２が形成されている。

誘電体層Ｄ３，Ｄ７，Ｄ８にはこれらの誘電体層の積層方向に延びるビア電極Ｖ１１，Ｖ１２，Ｖ３１，Ｖ３２が形成されている。また、誘電体層Ｄ６，Ｄ１，Ｄ２，Ｄ３，Ｄ７，Ｄ８，Ｄ９にはこれらの誘電体層の積層方向に延びるビア電極Ｖ２１が形成されている。誘電体層Ｄ６，Ｄ１，Ｄ２，Ｄ３，Ｄ７，Ｄ８，Ｄ９，Ｄ１０はこれらの誘電体層の積層方向に延びるビア電極Ｖ２２が形成されている。

ビア電極Ｖ１１は線路電極Ｓ１２の第１端からキャパシタ電極Ｐ１１まで延びている。ビア電極Ｖ１２は線路電極Ｓ１２の第２端からキャパシタ電極Ｐ１２まで延びている。線路電極Ｓ１１は線路電極Ｓ１２に隣接する層でビア電極Ｖ１１，Ｖ１２を介して線路電極Ｓ１２に対して並列に接続されている。ビア電極Ｖ２１，Ｖ２２および線路電極Ｓ２１，Ｓ２２は二段目のＬＣ並列共振器のインダクタ電極を構成している。

その他の構成は第１の実施形態で示したものと同様である。

このように、飛び結合に関与しない二段目のＬＣ並列共振器の線路電極Ｓ２１，Ｓ２２は、誘電体層の積層方向に対して垂直方向から見て、飛び結合用キャパシタ電極Ｐ１３１，Ｐ１３２や接地電極ＧＮＤ１，ＧＮＤ２の一部と重なってもよい。

また、キャパシタ電極Ｐ２１，Ｐ２２を基準にして線路電極Ｓ２１，Ｓ２２を見たとき、（すなわちキャパシタ電極Ｐ２１，Ｐ２２からビア電極Ｖ２１，Ｖ２２が延びる方向を見たとき）、他のＬＣ並列共振器（一段目および三段目のＬＣ並列共振器）のキャパシタ電極Ｐ１１，Ｐ１２，Ｐ３１，Ｐ３２より遠い位置に線路電極Ｓ２１，Ｓ２２が配置されていてもよい。

この第４の実施形態によれば、二段目のＬＣ並列共振器のインダクタの構成要素のうちビア電極が占める割合が大きくなるので、帯域通過フィルタのＱ値を高めることができ、より低い挿入損失特性が得られる。

《第５の実施形態》
図１１（Ａ）は第５の実施形態に係る積層帯域通過フィルタ１０５の分解斜視図である。図１１（Ｂ）はその外観斜視図である。

第１の実施形態〜第４の実施形態と異なり、第５の実施形態では誘電体層および電極層の積層方向に対して平行な面を積層帯域通過フィルタの実装面としている。

本実施形態では第１の実施形態と同様に、不平衡端子に接続されているＬＣ並列共振器を一段目のＬＣ並列共振器、平衡端子に接続されているＬＣ並列共振器を三段目のＬＣ並列共振器、一段目のＬＣ並列共振器と二段目のＬＣ並列共振器の間にあるＬＣ並列共振器を二段目のＬＣ並列共振器と定義している。

誘電体層Ｄ１には接地電極ＧＮＤ１が形成されている。誘電体層Ｄ２には一段目のＬＣ並列共振器のキャパシタ電極Ｐ１１，Ｐ１２、三段目のＬＣ並列共振器のキャパシタ電極Ｐ３１，Ｐ３２が形成されている。誘電体層Ｄ３には飛び結合用キャパシタ電極Ｐ１３１，Ｐ１３２が形成されている。誘電体層Ｄ５の上面には二段目のＬＣ並列共振器の線路電極Ｓ２１が形成されている。誘電体層Ｄ７には一段目のＬＣ並列共振器の線路電極Ｓ１１および三段目のＬＣ並列共振器の線路電極Ｓ３１がそれぞれ形成されている。誘電体層Ｄ９、Ｄ１０には二段目のＬＣ並列共振器のキャパシタ電極Ｐ２１，Ｐ２２が形成されている。

誘電体層Ｄ３，Ｄ５，Ｄ４，Ｄ７にはこれらの誘電体層の積層方向に延びるビア電極Ｖ１１，Ｖ１２，Ｖ３１，Ｖ３２が形成されている。また、誘電体層Ｄ４，Ｄ７，Ｄ９にはこれらの誘電体層の積層方向に延びるビア電極Ｖ２１が形成されている。誘電体層Ｄ４，Ｄ７，Ｄ９，Ｄ１０はこれらの誘電体層の積層方向に延びるビア電極Ｖ２２が形成されている。

ビア電極Ｖ１１は線路電極Ｓ１１の第１端からキャパシタ電極Ｐ１１まで延びている。ビア電極Ｖ１２は線路電極Ｓ１１の第２端からキャパシタ電極Ｐ１２まで延びている。ビア電極Ｖ３１は線路電極Ｓ３１の第１端からキャパシタ電極Ｐ３１まで延びている。ビア電極Ｖ３２は線路電極Ｓ３１の第２端からキャパシタ電極Ｐ３２まで延びている。ビア電極Ｖ２１は線路電極Ｓ２１の第１端からキャパシタ電極Ｐ２１まで延びている。ビア電極Ｖ２２は線路電極Ｓ２１の第２端からキャパシタ電極Ｐ２２まで延びている。

キャパシタ電極Ｐ１１，Ｐ１２、ビア電極Ｖ１１，Ｖ１２および線路電極Ｓ１１によって一段目のＬＣ並列共振器が構成されている。キャパシタ電極Ｐ２１，Ｐ２２、ビア電極Ｖ２１，Ｖ２２および線路電極Ｓ２１によって二段目のＬＣ並列共振器が構成されている。キャパシタ電極Ｐ３１，Ｐ３２、ビア電極Ｖ３１，Ｖ３２および線路電極Ｓ３１によって三段目のＬＣ並列共振器が構成されている。

図１１（Ｂ）に表れているように、積層体の二つの側面（端面）に入出力端子が形成されている。これらの入出力端子には、接地端子Ｇ１、不平衡端子ＵＢ、平衡端子Ｂ１，Ｂ２が含まれる。不平衡端子ＵＢには図１１（Ａ）の引出電極ＥＵが導通している。平衡端子Ｂ１，Ｂ２には引出電極ＥＢ１，ＥＢ２が導通している。積層体の下面には接地電極ＧＮＤ３が形成されていて、この接地電極ＧＮＤ３に誘電体層Ｄ１の接地電極ＧＮＤ１が導通している。また、積層帯域通過フィルタ１０５においては、接地電極ＧＮＤ３が形成されている面が実装面となる。

このように、複数のＬＣ並列共振器のループ面が接地電極に対して平行に対向するようにしてもよい。この構成により、いずれのＬＣ並列共振器のインダクタ電極をとっても、当該インダクタ電極を構成する線路電極およびビア電極から、接地電極の間隔が同じになるので、各インダクタのインピーダンスが設計しやすく、安定した特性が得られる。

《第６の実施形態》
図１２は第６の実施形態に係る積層帯域通過フィルタの分解斜視図である。誘電体層Ｄ１０に、キャパシタ電極Ｐ２１が対向する接地電極ＧＮＤ２が形成されている。この接地電極ＧＮＤ２は実装面に平行な接地電極（図１１（Ｂ）に示した接地電極ＧＮＤ３に相当する電極）に導通する。その他の構成は第５の実施形態で示したものと同様である。

このように、飛び結合に関与しない二段目のＬＣ並列共振器のキャパシタ電極の一方が接地されていてもよい。この構成のように、複数のＬＣ並列共振器は接地電極ＧＮＤ１，ＧＮＤ２、ＧＮＤ３で囲むことによって、積層帯域通過フィルタ１０６に対する電磁輻射の影響を低減できる。

Ｂ１，Ｂ２…平衡端子
Ｃ１１，Ｃ１２…キャパシタ
Ｃ１３１，Ｃ１３２…キャパシタ
Ｃ１４１，Ｃ１４２…キャパシタ
Ｃ２０，Ｃ３０…キャパシタ
Ｃ３１，Ｃ３２…キャパシタ
Ｃ４１，Ｃ４２…キャパシタ
ＣＢ１，ＣＢ２…キャパシタ
Ｄ１〜Ｄ１２…誘電体層
ＥＢ１，ＥＢ２…引出電極
ＥＧ１，ＥＧ２，ＥＧ３…引出電極
ＥＵ…引出電極
Ｇ１，Ｇ２，Ｇ３…接地端子
ＧＮＤ，ＧＮＤ１，ＧＮＤ２，ＧＮＤ３…接地電極
ＬＢ１，ＬＢ２…インダクタ
ＬＵ…インダクタ
Ｐ１，Ｐ２…減衰極
Ｐ１１，Ｐ２１，Ｐ３１，Ｐ４１…第１キャパシタ電極
Ｐ１２，Ｐ２２，Ｐ３２，Ｐ４２…第２キャパシタ電極
Ｐ１３１，Ｐ１３２…結合用キャパシタ電極
Ｐ１４１，Ｐ１４２…結合用キャパシタ電極
Ｓ１…不平衡側整合用インダクタ電極
Ｓ１１，Ｓ１２…線路電極
Ｓ２１，Ｓ２２…線路電極
Ｓ３１，Ｓ３２…線路電極
Ｓ３３，Ｓ３４…平衡側整合用インダクタ電極
Ｓ４１，Ｓ４２…線路電極
ＵＢ…不平衡端子
Ｖ１１，Ｖ１２，Ｖ２１，Ｖ２２，Ｖ３１，Ｖ３２，Ｖ４１，Ｖ４２…ビア電極
１０１〜１０５…積層帯域通過フィルタ

Claims (6)

1. 複数の誘電体層と複数の電極層との積層体であり、
   前記複数の電極層で、第１キャパシタ電極と、第２キャパシタ電極と、第１キャパシタ電極に第１端が接続され、第２キャパシタ電極に第２端が接続され、前記第１端を始点、前記第２端を終点とするループ形状のインダクタ電極とが構成され、
   前記インダクタ電極は、前記誘電体層に沿って形成された線路電極と前記誘電体層の積層方向に延びるビア電極とで構成され、
   前記第１キャパシタ電極、前記第２キャパシタ電極および前記インダクタ電極によって構成されるＬＣ並列共振器が三つ以上の複数個設けられた積層帯域通過フィルタにおいて、
   前記複数のＬＣ並列共振器は、第１の第１種ＬＣ並列共振器と第２の第１種ＬＣ並列共振器と、第１の第１種ＬＣ並列共振器と第２の第１種ＬＣ並列共振器とで挟まれた少なくとも一つの第２種ＬＣ並列共振器とを含み、
   前記電極層は、前記第１の第１種ＬＣ並列共振器と前記第２の第１種ＬＣ並列共振器とを結合させる飛び結合用キャパシタ電極を備え、
   前記飛び結合用キャパシタ電極は前記第１の第１種ＬＣ並列共振器と前記第２の第１種ＬＣ並列共振器のそれぞれの第１キャパシタ電極または第２キャパシタ電極の少なくとも一方に対向し、
   前記第１種ＬＣ並列共振器のキャパシタ電極からインダクタ電極の延びる方向と、前記第２種ＬＣ並列共振器のキャパシタ電極からインダクタ電極の延びる方向とは互いに逆である、積層帯域通過フィルタ。
2. 前記複数のＬＣ並列共振器の前記インダクタ電極のループ面を前記複数のＬＣ並列共振器の配列方向に見たとき、前記ループ面同士が少なくとも一部で重なっている、請求項１に記載の積層帯域通過フィルタ。
3. 前記第１の第１種ＬＣ並列共振器および前記第２の第１種ＬＣ並列共振器はそれぞれ入出力電極に接続されていて、前記飛び結合用のキャパシタ電極は、前記第１の第１種ＬＣ並列共振器のキャパシタ電極および前記第２の第１種ＬＣ並列共振器のキャパシタ電極と前記第２種ＬＣ並列共振器の線路電極との間の層に形成されている、請求項２に記載の積層帯域通過フィルタ。
4. 前記積層体に不平衡入出力電極および平衡入出力電極を備え、
   前記第１の第１種ＬＣ並列共振器は前記不平衡入出力電極に接続され、第２の第１種ＬＣ並列共振器は前記平衡入出力電極に接続された、請求項１〜３のいずれかに記載の積層帯域通過フィルタ。
5. 前記複数の電極層にインピーダンス整合用インダクタ電極を含み、
   前記第２の第１種ＬＣ並列共振器と前記平衡入出力電極とは前記インピーダンス整合用インダクタ電極を介して接続され、
   前記インピーダンス整合用インダクタ電極は、前記第２種ＬＣ並列共振器が構成された層とは異なる層に形成された、請求項４に記載の積層帯域通過フィルタ。
6. 前記積層体は前記誘電体層の積層方向に対して平行で且つ実装面に平行な接地電極を備え、前記複数のＬＣ並列共振器のループ面が前記接地電極に対して平行に対向する、請求項１〜５のいずれかに記載の積層帯域通過フィルタ。

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