WO2014129015A1 - 高周波モジュール - Google Patents

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WO2014129015A1
WO2014129015A1 PCT/JP2013/079073 JP2013079073W WO2014129015A1 WO 2014129015 A1 WO2014129015 A1 WO 2014129015A1 JP 2013079073 W JP2013079073 W JP 2013079073W WO 2014129015 A1 WO2014129015 A1 WO 2014129015A1
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capacitor
electrode
inductor
ground electrode
passive element
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山口清
岸本健
武藤英樹
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株式会社村田製作所
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    • H05K2201/10098—Components for radio transmission, e.g. radio frequency identification [RFID] tag, printed or non-printed antennas

Definitions

  • the present invention relates to a high-frequency module used for an antenna front end of a wireless communication device.
  • a high frequency module provided with a filter circuit, a diplexer circuit, or the like may be used (for example, see Patent Document 1).
  • the high-frequency module includes a multilayer substrate on which internal electrodes are formed, and at least a part of passive elements constituting a filter circuit, a diplexer circuit, and the like are formed by the internal electrodes of the multilayer substrate.
  • FIG. 9 is a diagram illustrating a configuration example of a conventional high-frequency module with reference to Patent Document 1.
  • the high frequency module shown in FIG. 9 has a structure in which a plurality of insulating layers 111 to 122 are stacked. On the surface of each of the insulating layers 111 to 122, distributed electrodes, capacitor electrodes, ground electrodes, lead wires, and other internal electrodes are provided. For example, a distributed constant line 135 is provided in the insulating layer 112.
  • a capacitor electrode 131 is provided on the insulating layer 115.
  • Capacitor electrodes 132 and 133 are provided on the insulating layer 116.
  • a ground electrode 134 is provided on the insulating layer 117.
  • the capacitor electrodes 132 and 133 and the capacitor electrode 131 are opposed to each other via the insulating layer 115 to constitute a first capacitor.
  • the first capacitor is connected in parallel with the distributed constant line 135.
  • a parallel circuit of the first capacitor and the distributed constant line 135 is inserted in series with the lead-out wiring (signal line) through which the high-frequency signal is propagated.
  • the capacitor electrode 132 and the ground electrode 134 are opposed to each other via the insulating layer 116 to form a second capacitor.
  • the second capacitor is connected between one of connection points of the first capacitor and the distributed constant line 135 and the ground.
  • the capacitor electrode 133 and the ground electrode 134 are opposed to each other via the insulating layer 116 to constitute a third capacitor.
  • the third capacitor is connected between the other connection point of the first capacitor and the distributed constant line 135 and the ground.
  • the distributed constant line 135, the first capacitor, the second capacitor, and the third capacitor constitute a ⁇ -type filter, here a low-pass filter.
  • a capacitor electrode for example, capacitor electrode 131 that constitutes a capacitor connected in series to the signal line is provided on another layer only through the dielectric layer. It is opposed to the distributed constant lines and lead wires. For this reason, in the conventional high-frequency module, there is a possibility that unnecessary coupling with other elements may occur in a part of the capacitor. In order to prevent such unnecessary coupling, it is effective to dispose the capacitor electrode so as to be shifted from electrodes and lead wires constituting elements other than the capacitor electrode. However, in that case, there is a problem that the high-frequency module is enlarged in the planar direction.
  • an object of the present invention is to generate unnecessary coupling between a capacitor indirectly connected to the ground and another element and generation of unnecessary stray capacitance between the capacitor and the ground electrode. This is to realize a small high-frequency module.
  • the high-frequency module of the present invention includes a multilayer substrate, a first ground electrode, a second ground electrode, a first capacitor electrode, a second capacitor electrode, and a passive element circuit unit.
  • the first ground electrode is provided on an arbitrary layer in the multilayer substrate.
  • the second ground electrode is provided below the first ground electrode in the multilayer substrate.
  • the first capacitor electrode is provided below the first ground electrode and above the second ground electrode in the multilayer substrate.
  • the first capacitor electrode constitutes the first capacitor so as to face the first ground electrode.
  • the second capacitor electrode is provided in a lower layer than the first capacitor electrode in the multilayer substrate and in an upper layer than the second ground electrode.
  • the second capacitor electrode constitutes a second capacitor so as to face the second ground electrode.
  • the passive element circuit unit is provided below the first capacitor electrode and above the second capacitor electrode in the multilayer substrate.
  • a passive element circuit part comprises a filter with a 1st capacitor and a 2nd capacitor.
  • the passive element circuit portion is sandwiched between the first capacitor electrode and the second capacitor electrode from the substrate stacking direction.
  • the filter goes beyond the first ground electrode and the second ground electrode. It can suppress combining with the element of.
  • the passive element circuit unit is sandwiched between the first capacitor electrode and the second capacitor electrode, it is possible to suppress the generation of stray capacitance between the passive element circuit unit and the ground electrode.
  • the passive element circuit unit includes a first passive element, a second passive element, a third passive element, a first lead wiring, and a second lead wiring. Also good.
  • the first passive element is connected to the first capacitor, the second passive element is connected to the second capacitor, and the third passive element is between the first passive element and the second passive element. It is connected between them.
  • the first lead wiring is connected between the first passive element and the third passive element, and the second lead wiring is connected between the second passive element and the third passive element.
  • the first and second lead wires are preferably connected to a position sandwiched between the first passive element and the second passive element from the substrate stacking direction.
  • the first and second passive elements are inductors and the third passive element is a capacitor.
  • a high-pass filter can be configured by the passive element circuit unit, the first capacitor, and the second capacitor.
  • the above-described high-frequency module is preferably a diplexer including a plurality of first capacitor electrodes, second capacitor electrodes, and passive element circuit units.
  • each combination of the first capacitor electrode, the second capacitor electrode, and the passive element circuit unit can suppress unnecessary coupling between the capacitor and other elements and generation of unnecessary stray capacitance.
  • the filter formed by the first and second capacitor electrodes and the passive element circuit unit can perform unnecessary coupling with other elements beyond the first ground electrode and the second ground electrode. There is no longer to do.
  • unnecessary stray capacitance does not occur between the passive element circuit unit and the first ground electrode or between the passive element circuit unit and the second ground electrode. Therefore, even if the high-frequency module is downsized, it is possible to easily realize the original high-frequency characteristics according to the design value of each passive element.
  • FIG. 1 is a schematic diagram of a high-frequency module 10 according to the first embodiment.
  • the surface facing the upper side in FIG. 1 in the high-frequency module 10 is referred to as an upper surface
  • the surface facing the lower side is referred to as a lower surface.
  • the high-frequency module 10 is mounted on a top surface of a multilayer substrate 12 having a configuration in which a plurality of insulating layers and a plurality of electrode layers are alternately stacked in the vertical direction and via electrodes are provided to connect the electrode layers.
  • Chip-type circuit element 13 is provided to connect the electrode layers.
  • the laminated substrate 12 includes laminated portions 11A, 11B, 11C, 11D, 11E, 11F, and 11G each made of a single insulating layer or a multilayer insulating layer.
  • the stacked portions 11A, 11B, 11C, 11D, 11E, 11F, and 11G are stacked in order from the upper surface to the lower surface of the stacked substrate 12.
  • the multilayer substrate 12 includes ground electrodes GND1, GND2, capacitor electrodes 14A, 14B, 14C, 14D, inductor electrodes 15A, 15B, and lead wires 17A, 17B.
  • the ground electrode GND1 is located at the interface between the stacked portion 11A and the stacked portion 11B, and is provided as a single electrode layer.
  • the capacitor electrode 14A is located at the interface between the multilayer part 11B and the multilayer part 11C, and is provided as a single electrode layer.
  • the inductor electrode 15A is located inside the multilayer part 11C, and is provided across multiple electrode layers.
  • the capacitor electrode 14B is located at the interface between the stacked portion 11C and the stacked portion 11D, and is provided as a single electrode layer.
  • the capacitor electrode 14C is located at the interface between the stacked portion 11D and the stacked portion 11E, and is provided as a single electrode layer.
  • the inductor electrode 15B is located inside the multilayer part 11E and is provided across multiple electrode layers.
  • the capacitor electrode 14D is located at the interface between the multilayer part 11E and the multilayer part 11F, and is provided as a single electrode layer.
  • the ground electrode GND2 is located at the interface between the stacked portion 11F and the stacked portion 11G, and is provided as a single electrode layer.
  • the lead wiring 17A is provided across the multilayered electrode layers from the laminated portion 11A to the interface between the laminated portion 11C and the laminated portion 11D.
  • the lead-out wiring 17B is provided across the multilayer electrode layers from the interface between the stacked portion 11D and the stacked portion 11E to the stacked portion 11G.
  • the ground electrode GND1 and the capacitor electrode 14A are opposed to each other via the stacked portion 11B to constitute the capacitor C11.
  • the capacitor electrode 14B and the capacitor electrode 14C are opposed to each other via the stacked portion 11D, thereby forming a capacitor C12.
  • the capacitor electrode 14D and the ground electrode GND2 are opposed to each other via the stacked portion 11F, thereby forming a capacitor C13.
  • the inductor electrode 15A constitutes an inductor L11.
  • the inductor electrode 15B constitutes an inductor L12.
  • the capacitors C11, C12, C13 and the inductors L11, L12 are connected in series between the ground electrode GND1 and the ground electrode GND2 in the order of the capacitor C11, the inductor L11, the capacitor C12, the inductor L12, and the capacitor C13.
  • One end of the lead wiring 17A is connected to a connection point A between the capacitor C12 and the inductor L11.
  • the other end of the lead wiring 17 ⁇ / b> A is led to a component connection electrode (port P ⁇ b> 1) provided on the upper surface of the multilayer substrate 12 and connected to the chip type circuit element 13.
  • One end of the lead wiring 17B is connected to a connection point B between the capacitor C12 and the inductor L12.
  • the other end of the lead wiring 17B is led to a mounting electrode (port P2) provided on the lower surface of the multilayer substrate 12.
  • the capacitor C12 is connected in series between the port P1 and the port P2, that is, between the connection point A and the connection point B, and the inductor C is connected between the connection point A and the ground electrode GND1.
  • L11 and the capacitor C11 are connected in series, and the inductor L12 and the capacitor C13 are connected in series between the connection point B and the ground electrode GND2.
  • the capacitors C11, C12, C13 and the inductors L11, L12 constitute a ⁇ -type filter, here a high-pass filter.
  • the port P1 constitutes an input port for inputting a high frequency signal to the high pass filter.
  • the port P2 constitutes an output port that outputs a high-frequency signal from the high-pass filter.
  • the capacitor electrodes 14A, 14B, 14C, and 14D and the inductor electrodes 15A and 15B are stacked from the stacked portion 11B to the stacked portion 11F between the ground electrode GND1 and the ground electrode GND2. It is formed in the area up to. Therefore, the capacitors C11, C12, C13 and the inductors L11, L12, which are passive elements constituting the high-pass filter, are formed in a region from the laminated portion 11B to the laminated portion 11F sandwiched between the ground electrode GND1 and the ground electrode GND2. .
  • the ground electrode GND2 is provided below the ground electrode GND1.
  • the capacitor electrode 14A is provided below the ground electrode GND1 and above the ground electrode GND2.
  • the capacitor electrode 14D is provided in a lower layer than the capacitor electrode 14A and in an upper layer than the ground electrode GND2.
  • the inductor electrode 15A, the capacitor electrodes 14B and 14C, and the inductor electrode 15B are provided below the capacitor electrode 14A and above the capacitor electrode 14D.
  • the inductor electrode 15A, the capacitor electrodes 14B and 14C, and the inductor electrode 15B are sandwiched by the capacitor electrode 14A and the capacitor electrode 14D from the vertical direction, which is the substrate stacking direction of the stacked substrate 12.
  • the ground electrode GND1 corresponds to the first ground electrode in the present embodiment.
  • the capacitor electrode 14A corresponds to the first capacitor electrode in the present embodiment.
  • the capacitor C11 formed by the capacitor electrode 14A and the ground electrode GND1 corresponds to the first capacitor in this embodiment.
  • the capacitor electrode 14D corresponds to the second capacitor electrode in the present embodiment.
  • the ground electrode GND2 corresponds to a second ground electrode in the present embodiment.
  • the capacitor C13 formed by the capacitor electrode 14D and the ground electrode GND2 corresponds to a second capacitor in this embodiment.
  • Inductor L11, capacitor C12, and inductor L12 constitute passive element circuit unit 18 in this embodiment.
  • the lead wiring 17A corresponds to the first lead wiring in the present embodiment.
  • the lead wiring 17B corresponds to a second lead wiring in the present embodiment.
  • the region from the stacked portion 11B to the stacked portion 11F is sandwiched between the ground electrode GND1 and the ground electrode GND2, and is partitioned from the stacked portion 11A and the stacked portion 11G. ing.
  • a high-pass filter including a capacitor C11, a capacitor C12, a capacitor C13, an inductor L11, and an inductor L12 is provided. Therefore, the ground electrodes GND1 and GND2 allow the chip-type circuit element 13, other elements (not shown) provided in the stacked portion 11A, lead wires, other elements (not shown) provided in the stacked portion 11G, lead wires, etc.
  • the capacitor C12, the inductor L11, and the inductor L12 that constitute the passive element circuit unit 18 are sandwiched between the capacitor electrode 14A that constitutes the capacitor C11 and the capacitor electrode 14D that constitutes the capacitor C13 from the substrate lamination direction of the multilayer substrate 12. It is. That is, the passive element circuit unit 18 is opposed to the ground electrode GND1 via the capacitor electrode 14A constituting the capacitor C11. The passive element circuit unit 18 is opposed to the ground electrode GND2 via the capacitor electrode 14D constituting the capacitor C13.
  • capacitor electrodes 14A and 14D that are capacitively coupled to the ground electrodes GND1 and GND2 are interposed between the passive element circuit unit 18 and the ground electrode GND1 and between the passive element circuit unit 18 and the ground electrode GND2. Further, it is possible to suppress the generation of unnecessary stray capacitance between the receiving element circuit unit 18 and the ground electrodes GND1 and GND2. In particular, it is possible to suppress the generation of unnecessary stray capacitance between the capacitor electrodes 14B and 14C and the ground electrodes GND1 and GND2.
  • the capacitor electrodes 14B and 14C are provided at the interface between the multilayer part 11D provided with the inductor electrode 15A and the multilayer part 11D sandwiched between the multilayer part 11E provided with the inductor electrode 15B. As a result, it is possible to secure a large gap between the capacitor electrodes 14B and 14C and the ground electrodes GND1 and GND2, and to further suppress generation of unnecessary stray capacitance between the ground electrodes GND1 and GND2.
  • the high-frequency module 10 is arranged without shifting each passive element in the multilayer substrate 12 from the chip-type circuit element 13, and each passive element in the multilayer substrate 12.
  • the ground electrodes GND1 and GND2 are arranged at a minimum interval to reduce the size, so that unnecessary coupling and stray capacitance do not occur in the high-pass filter, and the original high frequency according to the design value of each passive element. The characteristics can be easily realized.
  • FIG. 2 is a diagram showing the high-frequency characteristics according to the example and the comparative example of the high-frequency module 10, and FIG. 2A is a frequency-power gain diagram and a Smith chart showing the high-frequency characteristics in the example.
  • (2) is a frequency-power gain diagram and a Smith chart showing high-frequency characteristics in a comparative example.
  • FIG. 3 is a schematic diagram of the high-frequency module 20 according to the second embodiment of the present invention.
  • the surface facing the upper side in FIG. 3 is referred to as the upper surface
  • the surface facing the lower side is referred to as the lower surface.
  • the high-frequency module 20 includes a laminated substrate 22 and a chip-type circuit element 23.
  • the laminated substrate 22 includes laminated portions 21A, 21B, 21C, 21D, and 21E.
  • the stacked portions 21 ⁇ / b> A, 21 ⁇ / b> B, 21 ⁇ / b> C, 21 ⁇ / b> D, and 21 ⁇ / b> E are sequentially stacked from the upper surface to the lower surface of the stacked substrate 22.
  • the multilayer substrate 22 includes ground electrodes GND1 and GND2, capacitor electrodes 24A and 24B, an inductor electrode 25A, and lead wires 27A and 27B.
  • the ground electrode GND1 is located at the interface between the stacked portion 21A and the stacked portion 21B, and is provided as a single electrode layer.
  • the capacitor electrode 24A is located at the interface between the stacked portion 21B and the stacked portion 21C, and is provided as a single electrode layer.
  • the inductor electrode 25A is located inside the multilayer portion 21C and is provided across the multilayer electrode layers.
  • the capacitor electrode 24B is located at the interface between the stacked portion 21C and the stacked portion 21D, and is provided as a single electrode layer.
  • the ground electrode GND2 is located at the interface between the stacked portion 21D and the stacked portion 21E, and is provided as a single electrode layer.
  • the lead wiring 27A is provided across the multilayer electrode layers from the laminated portion 21A to the laminated portion 21C.
  • the lead-out wiring 27B is provided across the multilayer electrode layers from the laminated portion 21C to the laminated portion 21E.
  • the ground electrode GND1 and the capacitor electrode 24A are opposed to each other via the stacked portion 21B, thereby forming a capacitor C21.
  • the capacitor electrode 24B and the ground electrode GND2 are opposed to each other via the stacked portion 21D, thereby forming a capacitor C22.
  • the inductor electrode 25A constitutes an inductor L21.
  • the capacitors C21 and C22 and the inductor L21 are connected in series between the ground electrode GND1 and the ground electrode GND2 in the order of the capacitor C21, the inductor L21, and the capacitor C22.
  • one end of the lead wiring 27A is connected to a connection point A between the inductor L21 and the capacitor C21.
  • the other end of the lead wiring 27 ⁇ / b> A is led to a component connection electrode (port P ⁇ b> 1) provided on the upper surface of the multilayer substrate 22 and connected to the chip type circuit element 23.
  • one end of the lead wiring 27B is connected to a connection point B between the inductor L21 and the capacitor C22.
  • the other end of the lead wiring 27 ⁇ / b> B is led to a mounting electrode (port P ⁇ b> 2) provided on the lower surface of the multilayer substrate 22.
  • the inductor L21 is connected between the port P1 and the port P2, that is, between the connection point A and the connection point B, and between the connection point A and the ground electrode GND1, the capacitor C21.
  • a capacitor C22 is connected between the connection point B and the ground electrode GND2.
  • the capacitors C21 and C22 and the inductor L21 constitute a ⁇ -type filter, here a low-pass filter.
  • the port P1 constitutes an input port for inputting a high frequency signal to the low pass filter.
  • the port P2 constitutes an output port that outputs a high-frequency signal from the low-pass filter.
  • the capacitor electrode 24A, the inductor electrode 25A, and the capacitor electrode 24B are from the laminated part 21B sandwiched between the ground electrode GND1 and the ground electrode GND2 to the laminated part 21D. Formed in the region. Therefore, the capacitors C21 and C22 and the inductor L21, which are passive elements constituting the low-pass filter, are formed in a region from the laminated portion 21B to the laminated portion 21D sandwiched between the ground electrode GND1 and the ground electrode GND2.
  • the ground electrode GND2 is provided below the ground electrode GND1.
  • the capacitor electrode 24A is provided below the ground electrode GND1 and above the ground electrode GND2.
  • the capacitor electrode 24B is provided in a lower layer than the capacitor electrode 24A and in an upper layer than the ground electrode GND2.
  • the inductor electrode 25A is provided below the capacitor electrode 24A and above the capacitor electrode 24B.
  • the inductor electrode 25A is sandwiched between the capacitor electrode 24A and the capacitor electrode 24B from the up-down direction, which is the substrate stacking direction of the stacked substrate 22.
  • the ground electrode GND1 corresponds to the first ground electrode.
  • the capacitor electrode 24A corresponds to a first capacitor electrode.
  • the capacitor C21 corresponds to a first capacitor.
  • the capacitor electrode 24B corresponds to a second capacitor electrode.
  • the ground electrode GND2 corresponds to a second ground electrode.
  • the capacitor C22 corresponds to a second capacitor.
  • the inductor L21 constitutes the passive element circuit unit 28.
  • the lead wiring 27A corresponds to a first lead wiring.
  • the lead wiring 27B corresponds to a second lead wiring.
  • the region from the stacked portion 21B to the stacked portion 21D is sandwiched between the ground electrode GND1 and the ground electrode GND2, and is partitioned from the stacked portion 21A and the stacked portion 21E. ing.
  • a low pass filter is provided in each of the stacked portions 21B to 21D. Therefore, the chip electrodes 23, other elements (not shown) provided in the stacked portion 21A, lead wires, other elements (not shown) provided in the stacked portion 21E, lead wires, etc. are provided by the ground electrodes GND1, GND2. Can be prevented from coupling to the low-pass filter.
  • the inductor 21 is sandwiched between the capacitor electrode 24A constituting the capacitor C21 and the capacitor electrode 24B constituting the capacitor C22 from the substrate lamination direction of the multilayer substrate 12. Therefore, capacitor electrodes 24A and 24B that are capacitively coupled to the ground electrodes GND1 and GND2 are interposed between the passive element circuit portion 28 and the ground electrode GND1 and between the passive element circuit portion 28 and the ground electrode GND2. , Generation of unnecessary stray capacitance can be suppressed. In particular, it is possible to suppress the generation of unnecessary stray capacitance between the inductor 21 and the ground electrodes GND1 and GND2.
  • the high-frequency module 20 according to the second embodiment may be provided with a low-pass filter instead of the high-pass filter as in the high-frequency module 10 according to the first embodiment.
  • the same effects as those of the high-frequency module 10 according to the first embodiment can be obtained.
  • the high-frequency module of the present invention can be employed in various filter configurations in addition to a low-pass filter and a high-pass filter.
  • FIG. 4 is a schematic diagram of the high-frequency module 30 according to the third embodiment.
  • the upper surface in FIG. 4 is referred to as the upper surface
  • the lower surface is referred to as the lower surface.
  • the high frequency module 30 includes a laminated substrate 32 and a chip type circuit element 33.
  • the laminated substrate 32 includes laminated portions 31A, 31B, 31C, 31D, 31E, 31F, 31G, and 31H.
  • the stacked portions 31A, 31B, 31C, 31D, 31E, 31F, 31G, and 31H are sequentially stacked from the upper surface to the lower surface of the stacked substrate 32.
  • the multilayer substrate 32 includes ground electrodes GND1, GND2, capacitor electrodes 34A, 34B, 34C, 34D, 44A, 44B, 44C, 44D, 44E, inductor electrodes 35A, 35B, 35C, 45A, 45B, and lead wires. 37A, 37B, 37C.
  • the ground electrode GND1 is located at the interface between the stacked portion 31A and the stacked portion 31B, and is provided as a single electrode layer.
  • the capacitor electrodes 34A and 44A are located at the interface between the multilayer part 31B and the multilayer part 31C, and are provided as a single electrode layer.
  • the inductor electrodes 35A, 35B, and 45A are located inside the multilayer portion 31C and are provided across the multilayer electrode layers.
  • the capacitor electrode 44B is located at the interface between the multilayer part 31C and the multilayer part 31D, and is provided as a single electrode layer.
  • the capacitor electrodes 34B and 44C are located at the interface between the multilayer part 31D and the multilayer part 31E, and are provided as a single electrode layer.
  • the capacitor electrodes 34C and 44D are located at the interface between the multilayer part 31E and the multilayer part 31F, and are provided as a single electrode layer.
  • the inductor electrodes 35C and 45B are located inside the multilayer portion 31F and are provided across multiple electrode layers.
  • the capacitor electrodes 34D and 44E are located at the interface between the multilayer part 31F and the multilayer part 31G, and are provided as a single electrode layer.
  • the ground electrode GND2 is located at the interface between the stacked portion 31G and the stacked portion 31H, and is provided as a single electrode layer.
  • the lead wiring 37A is provided across the multilayer electrode layers from the laminated portion 31A to the laminated portion 31E.
  • the lead wiring 37B is provided across the multilayer electrode layers from the laminated portion 31C to the laminated portion 31H.
  • the lead wiring 37C is provided across the multilayer electrode layers from the laminated portion 31F to the laminated portion 31H.
  • the ground electrode GND1 and the capacitor electrode 34A are opposed to each other via the stacked portion 31B, thereby forming a capacitor C31.
  • the ground electrode GND1 and the capacitor electrode 44A are opposed to each other via the stacked portion 31B, thereby forming a capacitor C41.
  • the capacitor electrode 34B and the capacitor electrode 34C are opposed to each other via the stacked portion 31E, thereby forming a capacitor C32.
  • the capacitor electrode 44B and the capacitor electrode 44C constitute a capacitor C42 by facing each other with the stacked portion 31D interposed therebetween.
  • the capacitor electrode 44C and the capacitor electrode 44D are opposed to each other via the stacked portion 31E, thereby forming a capacitor C43.
  • the capacitor electrode 34D and the ground electrode GND2 are opposed to each other via the stacked portion 31G, thereby forming a capacitor C33.
  • the capacitor electrode 44E and the ground electrode GND2 are opposed to each other via the stacked portion 31G, thereby forming a capacitor C44.
  • the inductor electrode 35A constitutes an inductor L31.
  • the inductor electrode 35B constitutes an inductor L32.
  • the inductor electrode 35C constitutes an inductor L33.
  • the inductor electrode 45A constitutes an inductor L41.
  • the inductor electrode 45B constitutes an inductor L42.
  • the capacitors C31, C32, C33 and the inductors L31, L32, L33 are connected in series between the ground electrode GND1 and the ground electrode GND2 in the order of the capacitor C31, the inductor L31, the inductor L32, the capacitor C32, the inductor L33, and the capacitor C33. ing.
  • One end of the lead wiring 37B is connected to the connection point A between the inductor L32 and the inductor L31.
  • the other end of the lead wiring 37 ⁇ / b> B is led to a mounting electrode (port P ⁇ b> 2) provided on the lower surface of the multilayer substrate 32.
  • one end of the lead wiring 37A is connected to a connection point B between the capacitor C32 and the inductor L33.
  • the other end of the lead wiring 37 ⁇ / b> A is led to a component connection electrode (port P ⁇ b> 1) provided on the upper surface of the multilayer substrate 32 and connected to the chip type circuit element 33.
  • the capacitors C41, C43, and C44 and the inductors L41 and L42 are connected in series between the ground electrode GND1 and the ground electrode GND2 in the order of the capacitor C41, the inductor L41, the capacitor C43, the inductor L42, and the capacitor C44.
  • One end of the lead wiring 37A is connected to a connection point C between the capacitor C43 and the inductor L41 via the capacitor C42.
  • the lead wiring 37A is also connected to the connection point B between the capacitor C32 and the inductor L33, whereby the connection point A and the connection point C are connected to the common port P1.
  • one end of the lead wiring 37C is connected to a connection point D between the capacitor C43 and the inductor L42.
  • the other end of the lead wiring 37 ⁇ / b> C is led to a mounting electrode (port P ⁇ b> 3) provided on the lower surface of the multilayer substrate 32.
  • the capacitor C32 and the inductor L32 are connected in series between the port P1 and the port P2, that is, between the connection point B and the connection point A, and the connection point B and the ground electrode GND2 are connected.
  • the inductor L33 and the capacitor C33 are connected in series between each other, and the inductor L31 and the capacitor C31 are connected in series between the connection point A and the ground electrode GND1.
  • the capacitors C31, C32, and C33 and the inductors L31, L32, and L33 constitute a first ⁇ -type filter.
  • a capacitor C42 and a capacitor C43 are connected in series between the port P1 and the port P3, an inductor L42 and a capacitor C44 are connected in series between the connection point D and the ground electrode GND2, and the connection point C and the ground.
  • An inductor L41 and a capacitor C41 are connected in series between the electrode GND1.
  • the capacitors C41, C42, C43, C44 and the inductors L41, L42 constitute a second ⁇ -type filter.
  • first ⁇ -type filter and second ⁇ -type filter are connected to a common port P1 to constitute a diplexer.
  • the port P1 constitutes an input / output port that inputs a high frequency signal to the diplexer and outputs a high frequency signal from the diplexer.
  • One of the port P2 and the port P3 constitutes an input port for inputting a high frequency signal to the diplexer, and the other constitutes an output port for outputting a high frequency signal from the diplexer.
  • the capacitor electrodes 34A, 34B, 34C, 34D, 44A, 44B, 44C, 44D, and 44E and the inductor electrodes 35A, 35B, 35C, 45A, and 45B are grounded. It is formed in a region from the stacked portion 31B to the stacked portion 31G sandwiched between the electrode GND1 and the ground electrode GND2. Therefore, the capacitors C31, C32, C33, C41, C42, C43, C44, which are passive elements constituting the diplexer, and the inductors L31, L32, L33, L41, L42 are stacked between the ground electrode GND1 and the ground electrode GND2. It is formed in a region from the portion 31B to the stacked portion 31G.
  • the ground electrode GND2 constituting the first ⁇ -type filter is provided below the ground electrode GND1.
  • the capacitor electrode 34A is provided below the ground electrode GND1 and above the ground electrode GND2.
  • the capacitor electrode 34D is provided in a lower layer than the capacitor electrode 34A and in an upper layer than the ground electrode GND2.
  • the inductor electrodes 35A and 35B, the capacitor electrodes 34B and 34C, and the inductor electrode 35C are provided below the capacitor electrode 34A and above the capacitor electrode 34D.
  • the inductor electrodes 35A and 35B, the capacitor electrodes 34B and 34C, and the inductor electrode 35C are sandwiched between the capacitor electrode 34A and the capacitor electrode 34D from the up and down direction, which is the substrate stacking direction of the stacked substrate 32.
  • the ground electrode GND1 corresponds to the first ground electrode.
  • the capacitor electrode 34A corresponds to a first capacitor electrode.
  • the capacitor C31 corresponds to a first capacitor.
  • the capacitor electrode 34D corresponds to a second capacitor electrode.
  • the ground electrode GND2 corresponds to a second ground electrode.
  • the capacitor C33 corresponds to a second capacitor.
  • the inductors L31, L32, L33 and the capacitor C32 constitute a passive element circuit unit 38A.
  • the lead wiring 37B corresponds to a first lead wiring.
  • the lead wiring 37A corresponds to a second lead wiring.
  • the ground electrode GND2 constituting the second ⁇ -type filter is provided on the lower surface side than the ground electrode GND1.
  • the capacitor electrode 44A is provided on the lower surface side than the ground electrode GND1 and on the upper surface side than the ground electrode GND2.
  • the capacitor electrode 44E is provided on the lower surface side than the capacitor electrode 44A and on the upper surface side than the ground electrode GND2.
  • the inductor electrode 45A, the capacitor electrodes 44B, 44C, 44D, and the inductor electrode 45B are provided on the lower surface side than the capacitor electrode 44A and on the upper surface side than the capacitor electrode 44E.
  • the inductor electrode 45A, the capacitor electrodes 44B, 44C, 44D, and the inductor electrode 45B are sandwiched by the capacitor electrode 44A and the capacitor electrode 44E from the up-down direction that is the substrate stacking direction of the stacked substrate 32.
  • the ground electrode GND1 corresponds to the first ground electrode.
  • the capacitor electrode 44A corresponds to a first capacitor electrode.
  • the capacitor C41 corresponds to a first capacitor.
  • the capacitor electrode 44E corresponds to a second capacitor electrode.
  • the ground electrode GND2 corresponds to a second ground electrode.
  • the capacitor C44 corresponds to a second capacitor.
  • the inductors L41 and L42 and the capacitors C42 and C43 constitute a passive element circuit unit 38B.
  • the lead wiring 37A corresponds to a first lead wiring.
  • the lead wiring 37B corresponds to a second lead wiring.
  • the region from the stacked portion 31B to the stacked portion 31G is sandwiched between the ground electrode GND1 and the ground electrode GND2 and is partitioned from the stacked portion 31A and the stacked portion 31H. Yes.
  • a diplexer is provided in each of the stacked portions 31B to 31G. Therefore, the chip-type circuit element 33, other elements (not shown) provided in the stacked portion 31A, lead wires, and other elements (not shown) provided in the stacked portion 31H are grounded by the ground electrodes GND1 and GND2. And lead wires can be prevented from being coupled to the diplexer.
  • the passive element circuit portions 38A and 38B are sandwiched from the substrate stacking direction of the multilayer substrate 32 by the capacitor electrodes 34A and 44A that are capacitively coupled to the ground electrode GND1 and the capacitor electrodes 34D and 44E that are capacitively coupled to the ground electrode GND2. It is. Therefore, capacitor electrodes 34A, 44A, and 34D that are capacitively coupled to the ground electrodes GND1 and GND2 between the passive element circuit portions 38A and 38B and the ground electrode GND1 and between the passive element circuit portions 38A and 38B and the ground electrode GND2. , 44E are interposed, and generation of extra stray capacitance can be suppressed.
  • the capacitor electrodes 34B, 34C, 44B, 44C, and 44D that do not face the ground electrode are all connected to the capacitor electrode that faces the ground electrode via an inductor electrode.
  • a large distance can be secured between the capacitor electrodes 34B, 34C, 44B, 44C, 44D and the ground electrodes GND1, GND2, and the capacitor electrodes 34B, 34C, 44B, 44C, 44D and the ground electrodes GND1, It is possible to suppress the generation of stray capacitance with GND2.
  • the high-frequency module 30 according to the third embodiment is similar to the high-frequency module 10 according to the first embodiment or the high-frequency module 20 according to the second embodiment. Even if a plurality of filters are provided instead of providing one filter, each filter has the same effect as the high-frequency module 10 according to the first embodiment and the high-frequency module 20 according to the second embodiment. be able to.
  • the pass band between the port P1 and the port P2 is 2.40 GHz to 2.50 GHz
  • the pass band between the port P1 and the port P3 is 5
  • the frequency is set to .15 GHz to 5.85 GHz
  • a high frequency characteristic according to a comparative example in which a diplexer including similar passive elements is generated but a stray capacitance Cin is generated at the port P1 will be described.
  • FIGS. 5A and 5B are diagrams showing the high-frequency characteristics according to the embodiment of the high-frequency module 30, wherein FIG. 5A is a frequency-power gain diagram, and FIG. 5B is a Smith chart showing the characteristics between the ports P1 and P2. (C) is a Smith chart showing the characteristics between the ports P1 and P3.
  • FIGS. 6A and 6B are diagrams showing high-frequency characteristics according to a comparative example of the high-frequency module 30, wherein FIG. 6A is a frequency-power gain diagram, and FIG. 6B is a Smith chart showing characteristics between ports P1 and P2. (C) is a Smith chart showing the characteristics between the ports P1 and P3.
  • the impedance viewed from the port P1 can be close to the open state.
  • the pass characteristic (S21 characteristic) of the frequency-power gain diagram of FIG. 5A the power gain at 2.45 GHz is ⁇ 0.02 dB.
  • the passage between the ports P1 and P2 on the other side is performed.
  • the impedance viewed from the port P1 is slightly off from the open vicinity and is capacitive.
  • the pass characteristic (S31 characteristic) of the frequency-power gain diagram of FIG. 5A the power gain at 5.50 GHz was ⁇ 0.03 dB.
  • the Smith chart diagram of FIG. 6B between the ports P1 and P2 having a pass band of 2.40 GHz to 2.50 GHz.
  • the impedance viewed from the port P1 is greatly deviated from the vicinity of the open with respect to the pass band 5.15 GHz to 5.85 GHz between the ports P1 and P3 on the other side, and is capacitive.
  • the pass characteristic (S21 characteristic) of the frequency-power gain diagram of FIG. 6A the power gain at 2.45 GHz is ⁇ 0.22 dB.
  • the impedance viewed from the port P1 deviates greatly from the vicinity of the open than the embodiment shown in FIG.
  • the pass characteristic (S31 characteristic) of the frequency-power gain diagram of FIG. 6A the power gain at 5.50 GHz is ⁇ 0.74 dB.
  • the impedance is close to the open band between the port P1 and the port P2 and between the port P1 and the port P3 in the other party's passband. May change in a direction that deviates from the frequency, making it easier to pass the frequency signal of the other party and increasing the insertion loss.
  • the stray capacitance Cin is not generated, the original performance of the diplexer according to the design value of each passive element constituting the diplexer can be easily realized.
  • the high-frequency module according to the fourth embodiment includes the diplexer shown in the third embodiment and the high-pass filter shown in the first embodiment.
  • FIG. 7 and FIG. 8 are plan views (stacked views) showing the laminated structure of the high-frequency module according to the fourth embodiment.
  • FIGS. 7 (1) to (18) are diagrams showing the form of each electrode layer of the high frequency module according to the fourth embodiment in order from the first layer to the 18th layer.
  • FIGS. 8 (19) to (30) are diagrams showing the form of each electrode layer of the high-frequency module according to the fourth embodiment in order from the 19th layer to the 30th layer.
  • the outline of the laminated structure will be described.
  • a plurality of component connection electrodes are formed in the second electrode layer.
  • the third electrode layer is mainly formed with a ground electrode.
  • Lead wires are mainly formed in the fourth and fifth electrode layers.
  • a ground electrode is mainly formed in the sixth electrode layer.
  • capacitor electrodes and inductor electrodes are mainly formed in the seventh to 26th electrode layers.
  • capacitor electrodes and inductor electrodes are mainly formed in the 27th electrode layer.
  • a ground electrode is mainly formed.
  • Lead electrodes are mainly formed in the 28th and 29th electrode layers.
  • the 30th electrode layer is formed with a plurality of mounting electrodes.
  • the ground electrode GND1 is formed on the sixth electrode layer.
  • a ground electrode GND2 is formed on the 27th electrode layer.
  • a capacitor electrode 14A is formed on the seventh electrode layer.
  • the capacitor electrode 14A constitutes the capacitor C11 so as to face the ground electrode GND1 similarly to the high-pass filter shown in FIG.
  • An inductor electrode 15A is formed from the eleventh electrode layer to the fourteenth electrode layer.
  • the inductor electrode 15A constitutes the inductor L11 in the same manner as the high pass filter shown in FIG.
  • a capacitor electrode 14B is formed on the sixteenth electrode layer.
  • a capacitor electrode 14C is formed on the 17th electrode layer so as to face the capacitor electrode 14B.
  • the capacitor electrode 14B and the capacitor electrode 14C constitute the capacitor C12 as in the high pass filter shown in FIG.
  • An inductor electrode 15B is formed from the 20th electrode layer to the 23rd electrode layer.
  • the inductor electrode 15B constitutes the inductor L12 in the same manner as the high pass filter shown in FIG.
  • a capacitor electrode 14D is formed on the 26th electrode layer.
  • the capacitor electrode 14D constitutes the capacitor C13 so as to face the ground electrode GND2, similarly to the high-pass filter shown in FIG.
  • the capacitor C11, the inductor L11, the capacitor C12, the inductor L12, and the capacitor C13 constituting the high-pass filter are provided in electrode layers from the sixth layer to the 27th layer sandwiched between the ground electrode GND1 and the ground electrode GND2. It has been. Therefore, this high-pass filter is not coupled to other elements provided in the upper layer than the sixth layer and the lead wiring, and other elements provided in the lower layer than the 27th layer and the lead wiring. There is no binding to.
  • the inductor L11, the capacitor C12, and the inductor L12 are sandwiched by the capacitor electrode 14A and the capacitor electrode 14D from the substrate stacking direction. Therefore, in this high pass filter, unnecessary stray capacitance does not occur between the passive elements such as the inductor L11, the capacitor C12, and the inductor L12 and the ground electrodes GND1 and GND2.
  • a capacitor electrode 44A is formed on the seventh electrode layer. Similar to the diplexer shown in FIG. 4, the capacitor electrode 44A constitutes a capacitor C41 so as to face the ground electrode GND1. A capacitor electrode 34A is formed on the eighth electrode layer. Similarly to the diplexer shown in FIG. 4, the capacitor electrode 34A constitutes a capacitor C31 facing the ground electrode GND1.
  • An inductor electrode 45A is formed from the eleventh electrode layer to the thirteenth electrode layer.
  • the inductor electrode 45A constitutes the inductor L41 as in the diplexer shown in FIG.
  • An inductor electrode 35A is formed from the tenth electrode layer to the eleventh electrode layer.
  • the inductor electrode 35A constitutes the inductor L31, similarly to the diplexer shown in FIG.
  • An inductor electrode 35B is formed from the twelfth electrode layer to the fifteenth electrode layer.
  • the inductor electrode 35B constitutes the inductor L32 similarly to the diplexer shown in FIG.
  • a capacitor electrode 44B is formed on the 16th electrode layer.
  • a capacitor electrode 44C is formed on the 17th electrode layer so as to face the capacitor electrode 44B.
  • a capacitor electrode 44D is formed on the 18th electrode layer so as to face the capacitor electrode 44C.
  • the capacitor electrode 44B and the capacitor electrode 44C constitute a capacitor C42 as in the diplexer shown in FIG. Further, the capacitor electrode 44C and the capacitor electrode 44D constitute a capacitor C43, similarly to the diplexer shown in FIG.
  • a capacitor electrode 34B is formed on the 16th electrode layer.
  • a capacitor electrode 34C is formed on the 21st electrode layer.
  • the capacitor electrode 34C also serves as an inductor electrode 35C described later.
  • the capacitor electrode 34B and the capacitor electrode 34C constitute the capacitor C32 similarly to the diplexer shown in FIG.
  • the inductor electrode 45B is formed from the 20th electrode layer to the 24th electrode layer.
  • the inductor electrode 45B constitutes the inductor L42, similarly to the diplexer shown in FIG.
  • An inductor electrode 35C is formed from the 21st electrode layer to the 23rd electrode layer.
  • the inductor electrode 35C constitutes the inductor L33 as in the diplexer shown in FIG.
  • a capacitor electrode 44E is formed on the 26th electrode layer. Similar to the diplexer shown in FIG. 4, the capacitor electrode 44 ⁇ / b> E constitutes a capacitor C ⁇ b> 44 facing the ground electrode GND ⁇ b> 2.
  • a capacitor electrode 34D is formed on the 26th electrode layer. Similar to the diplexer shown in FIG. 4, the capacitor electrode 34D constitutes a capacitor C33 facing the ground electrode GND2.
  • the capacitor C31, the inductor L31, the inductor L32, the capacitor C32, the inductor L33, the capacitor C33, the capacitor C41, the inductor L41, the capacitor C42, the capacitor C43, the inductor L42, and the capacitor C44 that constitute the diplexer are ground electrodes. It is provided on the sixth to 27th electrode layers sandwiched between GND1 and the ground electrode GND2. Therefore, this diplexer is not coupled to other elements provided in the upper layer than the sixth layer and the lead wiring, and is not connected to other elements provided in the lower layer than the 27th layer and the lead wiring. There is no binding.
  • the capacitor C31, the inductor L31, the inductor L32, the capacitor C32, the inductor L33, and the capacitor C33 constituting one ⁇ -type filter of the diplexer are sandwiched between the capacitor electrode 34A and the capacitor electrode 34D from the substrate stacking direction. . Therefore, in this diplexer, unnecessary stray capacitance does not occur between the passive elements such as the inductor L31, the inductor L32, the capacitor C32, and the inductor L33 and the ground electrodes GND1 and GND2.
  • the capacitor C41, the inductor L41, the capacitor C42, the capacitor C43, the inductor L42, and the capacitor C44 constituting the other ⁇ -type filter of the diplexer are sandwiched between the capacitor electrode 44A and the capacitor electrode 44E from the substrate stacking direction. Yes. Therefore, in this diplexer, unnecessary stray capacitance does not occur between the passive elements such as the inductor L41, the capacitor C42, the capacitor C43, and the inductor L42 and the ground electrodes GND1 and GND2.
  • Lead wires 18, 28, 38A, 38B Passive element circuit portions L11, L12, L21, L31, L32, L33, L41, L42 ... Inductors C11, C12 C13, C21, C22, C31, C32, C33, C41, C42, C43, C44 ... capacitor Cin, Cout ... stray capacitance GND1, GND2 ... ground electrode

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Abstract

グランド電極（ＧＮＤ１）は、積層基板（１２）における任意の層に設けられる。グランド電極（ＧＮＤ２）は、グランド電極（ＧＮＤ１）よりも下層に設けられる。キャパシタ電極（１４Ａ）は、グランド電極（ＧＮＤ１）の下層側に対向してキャパシタ（Ｃ１１）を構成する。キャパシタ電極（１４Ｄ）は、グランド電極（ＧＮＤ２）の上層側に対向してキャパシタ（Ｃ１３）を構成する。受動素子回路部（１８）は、キャパシタ電極（１４Ａ）よりも下層でキャパシタ電極（１４Ｄ）よりも上層に設けられ、キャパシタ（Ｃ１１，Ｃ１３）とともにハイパスフィルタを構成する。受動素子回路部（１８）は、キャパシタ電極（１４Ａ）とキャパシタ電極（１４Ｄ）とに挟まれるように配置される。

Description

高周波モジュール
　本発明は、無線通信装置のアンテナフロントエンドなどに用いられる高周波モジュールに関する。
　無線通信装置のアンテナフロントエンドでは、フィルタ回路やダイプレクサ回路などを設けた高周波モジュールが用いられることがある（例えば、特許文献１参照。）。高周波モジュールは、内部電極が形成された積層基板を備えるものであり、フィルタ回路やダイプレクサ回路などを構成する受動素子の少なくとも一部が積層基板の内部電極によって形成されている。
　図９は、特許文献１を参考にした従来の高周波モジュールの構成例を説明する図である。図９に示す高周波モジュールは、複数の絶縁層１１１～１２２を積層した構成である。絶縁層１１１～１２２それぞれの表面には、分布定数線路や、キャパシタ用電極、グランド電極、引出配線などを構成する内部電極が設けられている。例えば、絶縁層１１２には、分布定数線路１３５が設けられている。絶縁層１１５には、キャパシタ電極１３１が設けられている。絶縁層１１６には、キャパシタ電極１３２，１３３が設けられている。絶縁層１１７には、グランド電極１３４が設けられている。
　キャパシタ電極１３２，１３３とキャパシタ電極１３１とは、絶縁層１１５を介して対向して第１のキャパシタを構成している。第１のキャパシタは、分布定数線路１３５と並列接続されている。第１のキャパシタと分布定数線路１３５との並列回路は、高周波信号が伝搬される引出配線（信号ライン）に対して直列に挿入されている。キャパシタ電極１３２とグランド電極１３４とは、絶縁層１１６を介して対向して第２のキャパシタを構成している。第２のキャパシタは、第１のキャパシタと分布定数線路１３５との接続点の一方と、グランドとの間に接続されている。キャパシタ電極１３３とグランド電極１３４とは、絶縁層１１６を介して対向して第３のキャパシタを構成している。第３のキャパシタは、第１のキャパシタと分布定数線路１３５との接続点の他方と、グランドとの間に接続されている。そして、分布定数線路１３５と第１のキャパシタと第２のキャパシタと第３のキャパシタとにより、π型フィルタ、ここではローパスフィルタが構成されている。
特開２００６－２０３９４６号公報
　上述した従来構成の高周波モジュールでは、複数のキャパシタのうち、信号ラインに直列に接続されるキャパシタを構成するキャパシタ電極（例えばキャパシタ電極１３１）が、誘電体層のみを介して、別の層に設けられている分布定数線路や引出配線と対向している。このため、従来構成の高周波モジュールでは、キャパシタの一部に他の素子との間での不要な結合が生じる恐れがある。このような不要な結合を防ぐためには、そのキャパシタ電極を、当該キャパシタ電極以外の他の素子を構成する電極や引出配線からずらすように配置することが有効である。しかしながら、その場合には高周波モジュールが平面方向に大型化する問題がある。
　そこで、信号ラインに直列に接続されるキャパシタと、別の層に設けられている他の素子や引出配線との間に、グランド電極を追加することが考えられる。しかしながら、追加のグランド電極を設ける場合には、キャパシタ電極とグランド電極との間に不要な浮遊容量が発生することがある。このような浮遊容量はフィルタ特性の劣化などを引き起こすため、浮遊容量が大きければ高周波モジュールの本来の高周波特性を実現することが難しくなってしまう。浮遊容量を小さくするためには、キャパシタ電極とグランド電極との配置間隔を広げることが有効であるが、その場合には、高周波モジュールが厚み方向に大型化する問題がある。
　そこで、本発明の目的は、グランドに間接的に接続されているキャパシタと他の素子との間での不要な結合の発生と、そのキャパシタとグランド電極との間での不要な浮遊容量の発生とを防いだ、小型の高周波モジュールを実現することにある。
　この発明の高周波モジュールは、積層基板と、第１のグランド電極と、第２のグランド電極と、第１のキャパシタ電極と、第２のキャパシタ電極と、受動素子回路部と、を備えている。第１のグランド電極は、積層基板における任意の層に設けられる。第２のグランド電極は、積層基板における第１のグランド電極よりも下層に設けられる。第１のキャパシタ電極は、積層基板における第１のグランド電極よりも下層で第２のグランド電極よりも上層に設けられる。そして、第１のキャパシタ電極は、第１のグランド電極に対向して第１のキャパシタを構成する。第２のキャパシタ電極は、積層基板における第１のキャパシタ電極よりも下層で第２のグランド電極よりも上層に設けられる。そして、第２のキャパシタ電極は、第２のグランド電極に対向して第２のキャパシタを構成する。受動素子回路部は、積層基板における第１のキャパシタ電極よりも下層で第２のキャパシタ電極よりも上層に設けられる。そして、受動素子回路部は、第１のキャパシタおよび第２のキャパシタとともにフィルタを構成する。そして、受動素子回路部は、第１のキャパシタ電極と第２のキャパシタ電極とによって基板積層方向から挟まれている。
　この構成では、第１のグランド電極と第２のグランド電極との間に、フィルタを構成する全ての受動素子が挟まれるので、フィルタが第１のグランド電極や第２のグランド電極を越えて他の素子と結合することを抑制できる。また、第１のキャパシタ電極と第２のキャパシタ電極との間に、受動素子回路部が挟まれるので、受動素子回路部とグランド電極との間に浮遊容量が生じることを抑制できる。
　上述の高周波モジュールにおいて、受動素子回路部は、第１の受動素子と、第２の受動素子と、第３の受動素子と、第１の引出配線と、第２の引出配線と、を備えてもよい。第１の受動素子は、第１のキャパシタに接続され、第２の受動素子は、第２のキャパシタに接続され、第３の受動素子は、第１の受動素子と第２の受動素子との間に接続されるものである。第１の引出配線は、第１の受動素子と第３の受動素子との間に接続され、第２の引出配線は、第２の受動素子と第３の受動素子との間に接続されるものである。第１および第２の引出配線は、第１の受動素子と第２の受動素子とによって基板積層方向から挟まれる位置に接続されていると好適である。この構成では、第１および第２の引出配線と第１および第２のグランド電極との間に、第１および第２の受動素子が介在するので、第１および第２の引出配線と第１および第２のグランド電極との間に不要な浮遊容量が生じにくくなる。
　上述の高周波モジュールにおいて、第１および第２の受動素子はインダクタであり、第３の受動素子はキャパシタであると好適である。この構成では、受動素子回路部と第１のキャパシタと第２のキャパシタとによりハイパスフィルタを構成することができる。
　上述の高周波モジュールは、第１のキャパシタ電極と第２のキャパシタ電極と受動素子回路部とを複数組備えるダイプレクサであると好適である。この構成では、第１のキャパシタ電極と第２のキャパシタ電極と受動素子回路部との各組で、キャパシタと他の素子との不要な結合や、不要な浮遊容量の発生を抑制できる。
　この発明によれば、第１および第２のキャパシタ電極と受動素子回路部とが構成するフィルタが、第１のグランド電極や第２のグランド電極を越えて、他の素子との不要な結合をすることがなくなる。また、受動素子回路部と第１のグランド電極との間や、受動素子回路部と第２のグランド電極との間に、不要な浮遊容量が生じることがなくなる。したがって、高周波モジュールを小型化しても、各受動素子の設計値に応じた本来の高周波特性を容易に実現することが可能となる。
本発明の第１の実施形態に係る高周波モジュールの模式的な断面図である。 第１の実施形態に係る高周波モジュールの高周波特性を説明する図である。 本発明の第２の実施形態に係る高周波モジュールの模式的な断面図である。 本発明の第３の実施形態に係る高周波モジュールの模式的な断面図である。 第３の実施形態の実施例に係る高周波モジュールの高周波特性を説明する図である。 第３の実施形態に対する比較例に係る高周波モジュールの高周波特性を説明する図である。 本発明の第４の実施形態に係る高周波モジュールの積層構造を示す図である。 本発明の第４の実施形態に係る高周波モジュールの各層構造を示す図である。 従来構成の高周波モジュールについて説明する図である。
　まず、本発明の第１の実施形態に係る高周波モジュールについて説明する。
　図１は、第１の実施形態に係る高周波モジュール１０の模式図である。以下、高周波モジュール１０における図１中の上側を向く面を上面、下側を向く面を下面と称して説明を行う。
　高周波モジュール１０は、複数の絶縁層と複数の電極層とを上下方向に交互に積層し、電極層間を接続するビア電極を設けた構成の積層基板１２と、積層基板１２の上面に実装されたチップ型回路素子１３とを備えている。
　積層基板１２は、それぞれ単層の絶縁層または多層の絶縁層からなる積層部１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ，１１Ｅ，１１Ｆ，１１Ｇを備えている。積層部１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ，１１Ｅ，１１Ｆ，１１Ｇは、積層基板１２の上面から下面に掛けて順に積層されている。
　また、積層基板１２は、グランド電極ＧＮＤ１，ＧＮＤ２と、キャパシタ電極１４Ａ，１４Ｂ，１４Ｃ，１４Ｄと、インダクタ電極１５Ａ，１５Ｂと、引出配線１７Ａ，１７Ｂと、を備えている。
　グランド電極ＧＮＤ１は、積層部１１Ａと積層部１１Ｂとの界面に位置し、単層の電極層で設けられている。キャパシタ電極１４Ａは、積層部１１Ｂと積層部１１Ｃとの界面に位置し、単層の電極層で設けられている。インダクタ電極１５Ａは、積層部１１Ｃの内部に位置し、多層の電極層に亘って設けられている。キャパシタ電極１４Ｂは、積層部１１Ｃと積層部１１Ｄとの界面に位置し、単層の電極層で設けられている。キャパシタ電極１４Ｃは、積層部１１Ｄと積層部１１Ｅとの界面に位置し、単層の電極層で設けられている。インダクタ電極１５Ｂは、積層部１１Ｅの内部に位置し、多層の電極層に亘って設けられている。キャパシタ電極１４Ｄは、積層部１１Ｅと積層部１１Ｆとの界面に位置し、単層の電極層で設けられている。グランド電極ＧＮＤ２は、積層部１１Ｆと積層部１１Ｇとの界面に位置し、単層の電極層で設けられている。引出配線１７Ａは、積層部１１Ａから積層部１１Ｃと積層部１１Ｄとの界面に掛けて、多層の電極層に亘って設けられている。引出配線１７Ｂは、積層部１１Ｄと積層部１１Ｅとの界面から積層部１１Ｇに掛けて、多層の電極層に亘って設けられている。
　グランド電極ＧＮＤ１とキャパシタ電極１４Ａとは、積層部１１Ｂを介して対向することにより、キャパシタＣ１１を構成している。キャパシタ電極１４Ｂとキャパシタ電極１４Ｃとは、積層部１１Ｄを介して対向することにより、キャパシタＣ１２を構成している。キャパシタ電極１４Ｄとグランド電極ＧＮＤ２とは、積層部１１Ｆを介して対向することにより、キャパシタＣ１３を構成している。インダクタ電極１５Ａは、インダクタＬ１１を構成している。インダクタ電極１５Ｂは、インダクタＬ１２を構成している。
　キャパシタＣ１１，Ｃ１２，Ｃ１３とインダクタＬ１１，Ｌ１２とは、キャパシタＣ１１、インダクタＬ１１、キャパシタＣ１２、インダクタＬ１２、キャパシタＣ１３の順に、グランド電極ＧＮＤ１とグランド電極ＧＮＤ２との間に直列接続されている。そして、キャパシタＣ１２とインダクタＬ１１との接続点Ａには、引出配線１７Ａの一端が接続されている。引出配線１７Ａの他端は、積層基板１２の上面に設けられている部品接続用電極（ポートＰ１）まで引き出されて、チップ型回路素子１３に接続されている。また、キャパシタＣ１２とインダクタＬ１２との接続点Ｂには、引出配線１７Ｂの一端が接続されている。引出配線１７Ｂの他端は、積層基板１２の下面に設けられている実装用電極(ポートＰ２)まで引き出されている。
　このように高周波モジュール１０においては、ポートＰ１とポートＰ２との間、即ち接続点Ａと接続点Ｂとの間にキャパシタＣ１２が直列接続され、接続点Ａとグランド電極ＧＮＤ１との間に、インダクタＬ１１とキャパシタＣ１１とが直列接続され、接続点Ｂとグランド電極ＧＮＤ２との間に、インダクタＬ１２とキャパシタＣ１３とが直列接続されている。これにより、キャパシタＣ１１，Ｃ１２，Ｃ１３とインダクタＬ１１，Ｌ１２とは、π型フィルタ、ここではハイパスフィルタを構成している。そして、ポートＰ１は、このハイパスフィルタに高周波信号を入力する入力ポートを構成している。また、ポートＰ２は、このハイパスフィルタから高周波信号を出力する出力ポートを構成している。
　ここで、各部の上下の位置関係について詳述すると、キャパシタ電極１４Ａ，１４Ｂ，１４Ｃ，１４Ｄとインダクタ電極１５Ａ，１５Ｂとは、グランド電極ＧＮＤ１とグランド電極ＧＮＤ２とに挟まれる積層部１１Ｂから積層部１１Ｆまでの領域に形成されている。したがって、ハイパスフィルタを構成する受動素子であるキャパシタＣ１１，Ｃ１２，Ｃ１３とインダクタＬ１１，Ｌ１２は、グランド電極ＧＮＤ１とグランド電極ＧＮＤ２とに挟まれる積層部１１Ｂから積層部１１Ｆまでの領域に形成されている。
　より具体的には、グランド電極ＧＮＤ２は、グランド電極ＧＮＤ１よりも下層に設けられている。キャパシタ電極１４Ａは、グランド電極ＧＮＤ１よりも下層で、グランド電極ＧＮＤ２よりも上層に設けられている。キャパシタ電極１４Ｄは、キャパシタ電極１４Ａよりも下層で、グランド電極ＧＮＤ２よりも上層に設けられている。インダクタ電極１５Ａとキャパシタ電極１４Ｂ，１４Ｃとインダクタ電極１５Ｂとは、キャパシタ電極１４Ａよりも下層で、キャパシタ電極１４Ｄよりも上層に設けられている。また、インダクタ電極１５Ａとキャパシタ電極１４Ｂ，１４Ｃとインダクタ電極１５Ｂとは、キャパシタ電極１４Ａとキャパシタ電極１４Ｄとにより、積層基板１２の基板積層方向である上下方向から挟まれている。
　したがって、グランド電極ＧＮＤ１は、本実施形態において第１のグランド電極に相当する。キャパシタ電極１４Ａは、本実施形態において第１のキャパシタ電極に相当する。そして、キャパシタ電極１４Ａとグランド電極ＧＮＤ１とが構成するキャパシタＣ１１は、本実施形態において第１のキャパシタに相当する。また、キャパシタ電極１４Ｄは、本実施形態において第２のキャパシタ電極に相当する。グランド電極ＧＮＤ２は、本実施形態において第２のグランド電極に相当する。そして、キャパシタ電極１４Ｄとグランド電極ＧＮＤ２とが構成するキャパシタＣ１３は、本実施形態において第２のキャパシタに相当する。インダクタＬ１１とキャパシタＣ１２とインダクタＬ１２とは、本実施形態において受動素子回路部１８を構成する。引出配線１７Ａは、本実施形態において第１の引出配線に相当する。引出配線１７Ｂは、本実施形態において第２の引出配線に相当する。
　以上のように構成した本実施形態の高周波モジュール１０においては、積層部１１Ｂから積層部１１Ｆまでの領域が、グランド電極ＧＮＤ１とグランド電極ＧＮＤ２とに挟まれ、積層部１１Ａや積層部１１Ｇから区画されている。そして、積層部１１Ｂ～１１Ｆに、キャパシタＣ１１とキャパシタＣ１２とキャパシタＣ１３とインダクタＬ１１とインダクタＬ１２とからなるハイパスフィルタが設けられている。したがって、グランド電極ＧＮＤ１，ＧＮＤ２によって、チップ型回路素子１３や、積層部１１Ａに設けられる他の素子（不図示）や引出配線、積層部１１Ｇに設けられる他の素子（不図示）や引出配線などが、ハイパスフィルタに結合することを防ぐことができる。
　その上、受動素子回路部１８を構成するキャパシタＣ１２とインダクタＬ１１とインダクタＬ１２は、キャパシタＣ１１を構成するキャパシタ電極１４ＡとキャパシタＣ１３を構成するキャパシタ電極１４Ｄとによって、積層基板１２の基板積層方向から挟まれている。即ち、受動素子回路部１８は、キャパシタＣ１１を構成するキャパシタ電極１４Ａを介して、グランド電極ＧＮＤ１に対向している。また、受動素子回路部１８は、キャパシタＣ１３を構成するキャパシタ電極１４Ｄを介して、グランド電極ＧＮＤ２に対向している。したがって、受動素子回路部１８とグランド電極ＧＮＤ１との間や、受動素子回路部１８とグランド電極ＧＮＤ２との間に、グランド電極ＧＮＤ１，ＧＮＤ２に容量結合するキャパシタ電極１４Ａ，１４Ｄが介在することになり、受信素子回路部１８とグランド電極ＧＮＤ１，ＧＮＤ２との間に不要な浮遊容量が生じることを抑制できる。特には、キャパシタ電極１４Ｂ，１４Ｃとグランド電極ＧＮＤ１，ＧＮＤ２との間に不要な浮遊容量が生じることを抑制できる。
　また、キャパシタ電極１４Ｂ、１４Ｃは、インダクタ電極１５Ａが設けられている積層部１１Ｃと、インダクタ電極１５Ｂが設けられている積層部１１Ｅと、に挟まれる積層部１１Ｄの界面に設けられている。このことによって、キャパシタ電極１４Ｂ、１４Ｃとグランド電極ＧＮＤ１，ＧＮＤ２とが対向する間隔を大きく確保することができ、グランド電極ＧＮＤ１，ＧＮＤ２との間に不要な浮遊容量が生じることをより抑制できる。
　以上に説明したような構成とすることにより、高周波モジュール１０は、積層基板１２の内部の各受動素子をチップ型回路素子１３からずらすことなく配置し、また、積層基板１２の内部の各受動素子とグランド電極ＧＮＤ１，ＧＮＤ２とを最小限の間隔で配置するようにして小型化しても、ハイパスフィルタに不要な結合や浮遊容量が生じることが無く、各受動素子の設計値に応じた本来の高周波特性を容易に実現することができる。
　次に、高周波モジュール１０の具体的な高周波特性について、通過帯域を５．１５ＧＨｚ～５．８５ＧＨｚとし、約２．８ＧＨｚ付近に減衰極を持つハイパスフィルタを構成する場合を例に説明する。また、比較対象として、同様の受動素子からなるハイパスフィルタであるが、キャパシタＣ１２とグランド電極ＧＮＤ２との間に浮遊容量Ｃｉｎが発生し、キャパシタＣ１２とグランド電極ＧＮＤ１との間に浮遊容量Ｃｏｕｔが発生している比較例に係る高周波特性についても説明する。
　図２は、高周波モジュール１０の実施例と比較例とに係る高周波特性を示す図であり、（Ａ）は、実施例における高周波特性を示す周波数－電力利得図およびスミスチャート図であり、（Ｂ）は、比較例における高周波特性を示す周波数－電力利得図およびスミスチャート図である。
　図２（Ａ）に示す実施例では、５．１５ＧＨｚ～５．８５ＧＨｚの通過帯域において、スミスチャート図に示すように、キャパシタ１２とグランド電極ＧＮＤ１とＧＮＤ２の間に浮遊容量が発生しないため、ハイパスフィルタの入出力インピーダンスが整合した状態であり、周波数－電力利得図の反射特性（Ｓ２２特性）に示すように急峻で大きな減衰量を有する極が形成された。また、周波数－電力利得図の通過特性（Ｓ２１特性）に示すように、５．１５ＧＨｚでの電力利得は－０．１５ｄＢとなり、５．８５ＧＨｚでの電力利得は－０．２０ｄＢとなっている。
　これに対して、図２（Ｂ）に示す実施例では、浮遊容量ＣｉｎおよびＣｏｕｔが発生しているために、５．１５ＧＨｚ～５．８５ＧＨｚの通過帯域において、スミスチャート図に示すように、５０Ωのインピーダンスに対して不整合となり、周波数－電力利得図の反射特性（Ｓ２２特性）に示すように、前述の実施例よりも緩やかで比較的小さな減衰量を有する極が形成された。また、周波数－電力利得図の通過特性（Ｓ２１特性）に示すように、５．１５ＧＨｚでの電力利得は－０．０９ｄＢと実施例と同等となるが、５．８５ＧＨｚでの電力利得が－０．３８ｄＢであり、実施例と比較して損失が大きくなっている。
　即ち、比較例のように不要な浮遊容量Ｃｉｎ，Ｃｏｕｔが発生している場合には、ハイパスフィルタの入出力インピーダンスが不整合となり、反射が大きくなり、挿入損失が増加するなどの影響を受け、フィルタを構成する各受動素子の設計値に応じた本来の高周波特性からのずれが生じる。一方、実施例では、浮遊容量Ｃｉｎ，Ｃｏｕｔが発生しないために、フィルタを構成する各受動素子の設計値に応じた本来の高周波特性を容易に実現することができる。
　次に、本発明の第２の実施形態に係る高周波モジュールについて説明する。第２の実施形態に係る高周波モジュールは、ハイパスフィルタに替えてローパスフィルタを構成したものである。図３は、本発明の第２の実施形態に係る高周波モジュール２０の模式図である。以下、高周波モジュール２０において、図３中の上側を向く面を上面、下側を向く面を下面と称して説明を行う。
　高周波モジュール２０は、積層基板２２とチップ型回路素子２３とを備えている。積層基板２２は、積層部２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ，２１Ｅを備えている。積層部２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ，２１Ｅは、積層基板２２の上面から下面に掛けて順に積層されている。また、積層基板２２は、グランド電極ＧＮＤ１，ＧＮＤ２と、キャパシタ電極２４Ａ，２４Ｂと、インダクタ電極２５Ａと、引出配線２７Ａ，２７Ｂと、を備えている。
　グランド電極ＧＮＤ１は、積層部２１Ａと積層部２１Ｂとの界面に位置し、単層の電極層で設けられている。キャパシタ電極２４Ａは、積層部２１Ｂと積層部２１Ｃとの界面に位置し、単層の電極層で設けられている。インダクタ電極２５Ａは、積層部２１Ｃの内部に位置し、多層の電極層に亘って設けられている。キャパシタ電極２４Ｂは、積層部２１Ｃと積層部２１Ｄとの界面に位置し、単層の電極層で設けられている。グランド電極ＧＮＤ２は、積層部２１Ｄと積層部２１Ｅとの界面に位置し、単層の電極層で設けられている。引出配線２７Ａは、積層部２１Ａから積層部２１Ｃに掛けて、多層の電極層に亘って設けられている。引出配線２７Ｂは、積層部２１Ｃから積層部２１Ｅに掛けて、多層の電極層に亘って設けられている。
　グランド電極ＧＮＤ１とキャパシタ電極２４Ａとは、積層部２１Ｂを介して対向することにより、キャパシタＣ２１を構成している。キャパシタ電極２４Ｂとグランド電極ＧＮＤ２とは、積層部２１Ｄを介して対向することにより、キャパシタＣ２２を構成している。インダクタ電極２５Ａは、インダクタＬ２１を構成している。
　キャパシタＣ２１，Ｃ２２とインダクタＬ２１とは、キャパシタＣ２１、インダクタＬ２１、キャパシタＣ２２の順に、グランド電極ＧＮＤ１とグランド電極ＧＮＤ２との間に直列接続されている。そして、インダクタＬ２１とキャパシタＣ２１との接続点Ａには、引出配線２７Ａの一端が接続されている。引出配線２７Ａの他端は、積層基板２２の上面に設けられている部品接続用電極（ポートＰ１）まで引き出されて、チップ型回路素子２３に接続されている。また、インダクタＬ２１とキャパシタＣ２２との接続点Ｂには、引出配線２７Ｂの一端が接続されている。引出配線２７Ｂの他端は、積層基板２２の下面に設けられている実装用電極(ポートＰ２)まで引き出されている。
　このように高周波モジュール２０においては、ポートＰ１とポートＰ２との間、即ち接続点Ａと接続点Ｂとの間にインダクタＬ２１が接続され、接続点Ａとグランド電極ＧＮＤ１との間に、キャパシタＣ２１が接続され、接続点Ｂとグランド電極ＧＮＤ２との間に、キャパシタＣ２２が接続されている。これにより、キャパシタＣ２１，Ｃ２２とインダクタＬ２１とは、π型フィルタ、ここではローパスフィルタを構成している。そして、ポートＰ１は、このローパスフィルタに高周波信号を入力する入力ポートを構成している。また、ポートＰ２は、このローパスフィルタから高周波信号を出力する出力ポートを構成している。
　ここで、各部の上下の位置関係について詳述すると、キャパシタ電極２４Ａと、インダクタ電極２５Ａと、キャパシタ電極２４Ｂとは、グランド電極ＧＮＤ１とグランド電極ＧＮＤ２とに挟まれる積層部２１Ｂから積層部２１Ｄまでの領域に形成されている。したがって、ローパスフィルタを構成する受動素子であるキャパシタＣ２１，Ｃ２２とインダクタＬ２１とは、グランド電極ＧＮＤ１とグランド電極ＧＮＤ２とに挟まれる積層部２１Ｂから積層部２１Ｄまでの領域に形成されている。
　より具体的には、グランド電極ＧＮＤ２は、グランド電極ＧＮＤ１よりも下層に設けられている。キャパシタ電極２４Ａは、グランド電極ＧＮＤ１よりも下層で、グランド電極ＧＮＤ２よりも上層に設けられている。キャパシタ電極２４Ｂは、キャパシタ電極２４Ａよりも下層で、グランド電極ＧＮＤ２よりも上層に設けられている。インダクタ電極２５Ａは、キャパシタ電極２４Ａよりも下層で、キャパシタ電極２４Ｂよりも上層に設けられている。また、インダクタ電極２５Ａは、キャパシタ電極２４Ａとキャパシタ電極２４Ｂとにより、積層基板２２の基板積層方向である上下方向から挟まれている。
　したがって、グランド電極ＧＮＤ１は、第１のグランド電極に相当する。キャパシタ電極２４Ａは、第１のキャパシタ電極に相当する。そして、キャパシタＣ２１は、第１のキャパシタに相当する。また、キャパシタ電極２４Ｂは、第２のキャパシタ電極に相当する。グランド電極ＧＮＤ２は、第２のグランド電極に相当する。そして、キャパシタＣ２２は、第２のキャパシタに相当する。インダクタＬ２１は、受動素子回路部２８を構成する。引出配線２７Ａは、第１の引出配線に相当する。引出配線２７Ｂは、第２の引出配線に相当する。
　以上のように構成した本実施形態の高周波モジュール２０においては、積層部２１Ｂから積層部２１Ｄまでの領域が、グランド電極ＧＮＤ１とグランド電極ＧＮＤ２とに挟まれ、積層部２１Ａや積層部２１Ｅから区画されている。そして、積層部２１Ｂ～２１Ｄに、ローパスフィルタが設けられている。したがって、グランド電極ＧＮＤ１，ＧＮＤ２によって、チップ型回路素子２３や、積層部２１Ａに設けられる他の素子（不図示）や引出配線、積層部２１Ｅに設けられる他の素子（不図示）や引出配線などが、ローパスフィルタに結合することを防ぐことができる。
　その上、インダクタ２１は、キャパシタＣ２１を構成するキャパシタ電極２４Ａと、キャパシタＣ２２を構成するキャパシタ電極２４Ｂとによって、積層基板１２の基板積層方向から挟まれている。したがって、受動素子回路部２８とグランド電極ＧＮＤ１との間や、受動素子回路部２８とグランド電極ＧＮＤ２との間に、グランド電極ＧＮＤ１，ＧＮＤ２に容量結合するキャパシタ電極２４Ａ，２４Ｂが介在することになり、不要な浮遊容量が生じることを抑制できる。特に、インダクタ２１とグランド電極ＧＮＤ１，ＧＮＤ２との間に不要な浮遊容量が生じることを抑制できる。
　以上に説明したような構成とすることにより、第２の実施形態に係る高周波モジュール２０においては、第１の実施形態に係る高周波モジュール１０のようなハイパスフィルタではなく、ローパスフィルタを設けていても、第１の実施形態に係る高周波モジュール１０と同様な効果を奏することができる。
　なお、本発明の高周波モジュールは、ローパスフィルタやハイパスフィルタの他にも、様々なフィルタの構成に採用することができる。
　次に、本発明の第３の実施形態に係る高周波モジュールについて説明する。第３の実施形態に係る高周波モジュールは、２つのπ型フィルタを備えるダイプレクサを構成するものである。図４は、第３の実施形態に係る高周波モジュール３０の模式図である。以下、高周波モジュール３０において、図４中の上側を向く面を上面、下側を向く面を下面と称して説明を行う。
　高周波モジュール３０は、積層基板３２と、チップ型回路素子３３とを備えている。積層基板３２は、積層部３１Ａ，３１Ｂ，３１Ｃ，３１Ｄ，３１Ｅ，３１Ｆ，３１Ｇ，３１Ｈを備えている。積層部３１Ａ，３１Ｂ，３１Ｃ，３１Ｄ，３１Ｅ，３１Ｆ，３１Ｇ，３１Ｈは、積層基板３２の上面から下面に掛けて順に積層されている。
　また、積層基板３２は、グランド電極ＧＮＤ１，ＧＮＤ２と、キャパシタ電極３４Ａ，３４Ｂ，３４Ｃ，３４Ｄ，４４Ａ，４４Ｂ，４４Ｃ，４４Ｄ，４４Ｅと、インダクタ電極３５Ａ，３５Ｂ，３５Ｃ，４５Ａ，４５Ｂと、引出配線３７Ａ，３７Ｂ，３７Ｃと、を備えている。
　グランド電極ＧＮＤ１は、積層部３１Ａと積層部３１Ｂとの界面に位置し、単層の電極層で設けられている。キャパシタ電極３４Ａ，４４Ａは、積層部３１Ｂと積層部３１Ｃとの界面に位置し、単層の電極層で設けられている。インダクタ電極３５Ａ，３５Ｂ，４５Ａは、積層部３１Ｃの内部に位置し、多層の電極層に亘って設けられている。キャパシタ電極４４Ｂは、積層部３１Ｃと積層部３１Ｄとの界面に位置し、単層の電極層で設けられている。キャパシタ電極３４Ｂ，４４Ｃは、積層部３１Ｄと積層部３１Ｅとの界面に位置し、単層の電極層で設けられている。キャパシタ電極３４Ｃ，４４Ｄは、積層部３１Ｅと積層部３１Ｆとの界面に位置し、単層の電極層で設けられている。インダクタ電極３５Ｃ，４５Ｂは、積層部３１Ｆの内部に位置し、多層の電極層に亘って設けられている。キャパシタ電極３４Ｄ，４４Ｅは、積層部３１Ｆと積層部３１Ｇとの界面に位置し、単層の電極層で設けられている。グランド電極ＧＮＤ２は、積層部３１Ｇと積層部３１Ｈとの界面に位置し、単層の電極層で設けられている。引出配線３７Ａは、積層部３１Ａから積層部３１Ｅに掛けて、多層の電極層に亘って設けられている。引出配線３７Ｂは、積層部３１Ｃから積層部３１Ｈに掛けて、多層の電極層に亘って設けられている。引出配線３７Ｃは、積層部３１Ｆから積層部３１Ｈに掛けて、多層の電極層に亘って設けられている。
　グランド電極ＧＮＤ１とキャパシタ電極３４Ａとは、積層部３１Ｂを介して対向することにより、キャパシタＣ３１を構成している。グランド電極ＧＮＤ１とキャパシタ電極４４Ａとは、積層部３１Ｂを介して対向することにより、キャパシタＣ４１を構成している。キャパシタ電極３４Ｂとキャパシタ電極３４Ｃとは、積層部３１Ｅを介して対向することにより、キャパシタＣ３２を構成している。キャパシタ電極４４Ｂとキャパシタ電極４４Ｃとは、積層部３１Ｄを介して対向することにより、キャパシタＣ４２を構成している。キャパシタ電極４４Ｃとキャパシタ電極４４Ｄとは、積層部３１Ｅを介して対向することにより、キャパシタＣ４３を構成している。キャパシタ電極３４Ｄとグランド電極ＧＮＤ２とは、積層部３１Ｇを介して対向することにより、キャパシタＣ３３を構成している。キャパシタ電極４４Ｅとグランド電極ＧＮＤ２とは、積層部３１Ｇを介して対向することにより、キャパシタＣ４４を構成している。インダクタ電極３５Ａは、インダクタＬ３１を構成している。インダクタ電極３５Ｂは、インダクタＬ３２を構成している。インダクタ電極３５Ｃは、インダクタＬ３３を構成している。インダクタ電極４５Ａは、インダクタＬ４１を構成している。インダクタ電極４５Ｂは、インダクタＬ４２を構成している。
　キャパシタＣ３１，Ｃ３２，Ｃ３３とインダクタＬ３１，Ｌ３２，Ｌ３３とは、キャパシタＣ３１、インダクタＬ３１、インダクタＬ３２、キャパシタＣ３２、インダクタＬ３３、キャパシタＣ３３の順に、グランド電極ＧＮＤ１とグランド電極ＧＮＤ２との間に直列接続されている。そして、インダクタＬ３２とインダクタＬ３１との接続点Ａには、引出配線３７Ｂの一端が接続されている。引出配線３７Ｂの他端は、積層基板３２の下面に設けられている実装用電極（ポートＰ２）まで引き出されている。また、キャパシタＣ３２とインダクタＬ３３との接続点Ｂには、引出配線３７Ａの一端が接続されている。引出配線３７Ａの他端は、積層基板３２の上面に設けられている部品接続用電極(ポートＰ１)まで引き出されて、チップ型回路素子３３に接続されている。
　また、キャパシタＣ４１，Ｃ４３，Ｃ４４とインダクタＬ４１，Ｌ４２とは、キャパシタＣ４１、インダクタＬ４１、キャパシタＣ４３、インダクタＬ４２、キャパシタＣ４４の順に、グランド電極ＧＮＤ１とグランド電極ＧＮＤ２との間に直列接続されている。そして、キャパシタＣ４３とインダクタＬ４１との接続点Ｃには、キャパシタＣ４２を介して引出配線３７Ａの一端が接続されている。引出配線３７Ａは、先に説明したようにキャパシタＣ３２とインダクタＬ３３との接続点Ｂにも接続されており、これにより接続点Ａと接続点Ｃとは、共通するポートＰ１に接続されている。また、キャパシタＣ４３とインダクタＬ４２との接続点Ｄには、引出配線３７Ｃの一端が接続されている。引出配線３７Ｃの他端は、積層基板３２の下面に設けられている実装用電極(ポートＰ３)まで引き出されている。
　このように高周波モジュール３０においては、ポートＰ１とポートＰ２との間、即ち接続点Ｂと接続点Ａとの間に、キャパシタＣ３２とインダクタＬ３２とが直列接続され、接続点Ｂとグランド電極ＧＮＤ２との間にインダクタＬ３３とキャパシタＣ３３とが直列接続され、接続点Ａとグランド電極ＧＮＤ１との間にインダクタＬ３１とキャパシタＣ３１とが直列接続されている。これにより、キャパシタＣ３１，Ｃ３２，Ｃ３３とインダクタＬ３１，Ｌ３２，Ｌ３３とは、第１のπ型フィルタを構成している。
　また、ポートＰ１とポートＰ３との間にはキャパシタＣ４２とキャパシタＣ４３とが直列接続され、接続点Ｄとグランド電極ＧＮＤ２との間にインダクタＬ４２とキャパシタＣ４４とが直列接続され、接続点Ｃとグランド電極ＧＮＤ１との間にインダクタＬ４１とキャパシタＣ４１とが直列接続されている。これにより、キャパシタＣ４１，Ｃ４２，Ｃ４３，Ｃ４４とインダクタＬ４１，Ｌ４２とは、第２のπ型フィルタを構成している。
　これらの第１のπ型フィルタと第２のπ型フィルタとは共通するポートＰ１に接続されて、ダイプレクサを構成している。そして、ポートＰ１は、このダイプレクサに高周波信号を入力するとともに、ダイプレクサから高周波信号を出力する入出力兼用ポートを構成している。また、ポートＰ２とポートＰ３とは、一方が、このダイプレクサに高周波信号を入力する入力ポートを構成し、他方が、このダイプレクサから高周波信号を出力する出力ポートを構成している。
　ここで、各部の上下の位置関係について詳述すると、キャパシタ電極３４Ａ，３４Ｂ，３４Ｃ，３４Ｄ，４４Ａ，４４Ｂ，４４Ｃ，４４Ｄ，４４Ｅと、インダクタ電極３５Ａ，３５Ｂ，３５Ｃ，４５Ａ，４５Ｂとは、グランド電極ＧＮＤ１とグランド電極ＧＮＤ２とに挟まれる積層部３１Ｂから積層部３１Ｇまでの領域に形成されている。したがって、ダイプレクサを構成する受動素子であるキャパシタＣ３１，Ｃ３２，Ｃ３３，Ｃ４１，Ｃ４２，Ｃ４３，Ｃ４４とインダクタＬ３１，Ｌ３２，Ｌ３３，Ｌ４１，Ｌ４２とは、グランド電極ＧＮＤ１とグランド電極ＧＮＤ２とに挟まれる積層部３１Ｂから積層部３１Ｇまでの領域に形成されている。
　より具体的には、第１のπ型フィルタを構成するグランド電極ＧＮＤ２は、グランド電極ＧＮＤ１よりも下層に設けられている。キャパシタ電極３４Ａは、グランド電極ＧＮＤ１よりも下層で、グランド電極ＧＮＤ２よりも上層に設けられている。キャパシタ電極３４Ｄは、キャパシタ電極３４Ａよりも下層で、グランド電極ＧＮＤ２よりも上層に設けられている。インダクタ電極３５Ａ，３５Ｂとキャパシタ電極３４Ｂ，３４Ｃとインダクタ電極３５Ｃとは、キャパシタ電極３４Ａよりも下層で、キャパシタ電極３４Ｄよりも上層に設けられている。また、インダクタ電極３５Ａ，３５Ｂとキャパシタ電極３４Ｂ，３４Ｃとインダクタ電極３５Ｃとは、キャパシタ電極３４Ａとキャパシタ電極３４Ｄとにより、積層基板３２の基板積層方向である上下方向から挟まれている。
　したがって、第１のπ型フィルタにおいて、グランド電極ＧＮＤ１は、第１のグランド電極に相当する。キャパシタ電極３４Ａは、第１のキャパシタ電極に相当する。そして、キャパシタＣ３１は、第１のキャパシタに相当する。キャパシタ電極３４Ｄは、第２のキャパシタ電極に相当する。グランド電極ＧＮＤ２は、第２のグランド電極に相当する。そして、キャパシタＣ３３は、第２のキャパシタに相当する。インダクタＬ３１，Ｌ３２，Ｌ３３とキャパシタＣ３２とは、受動素子回路部３８Ａを構成する。引出配線３７Ｂは、第１の引出配線に相当する。引出配線３７Ａは、第２の引出配線に相当する。
　また、第２のπ型フィルタを構成するグランド電極ＧＮＤ２は、グランド電極ＧＮＤ１よりも下面側に設けられている。キャパシタ電極４４Ａは、グランド電極ＧＮＤ１よりも下面側で、グランド電極ＧＮＤ２よりも上面側に設けられている。キャパシタ電極４４Ｅは、キャパシタ電極４４Ａよりも下面側で、グランド電極ＧＮＤ２よりも上面側に設けられている。インダクタ電極４５Ａとキャパシタ電極４４Ｂ，４４Ｃ，４４Ｄとインダクタ電極４５Ｂとは、キャパシタ電極４４Ａよりも下面側で、キャパシタ電極４４Ｅよりも上面側に設けられている。また、インダクタ電極４５Ａとキャパシタ電極４４Ｂ，４４Ｃ，４４Ｄとインダクタ電極４５Ｂとは、キャパシタ電極４４Ａとキャパシタ電極４４Ｅとにより、積層基板３２の基板積層方向である上下方向から挟まれている。
　したがって、第２のπ型フィルタにおいて、グランド電極ＧＮＤ１は、第１のグランド電極に相当する。キャパシタ電極４４Ａは、第１のキャパシタ電極に相当する。そして、キャパシタＣ４１は、第１のキャパシタに相当する。キャパシタ電極４４Ｅは、第２のキャパシタ電極に相当する。グランド電極ＧＮＤ２は、第２のグランド電極に相当する。そして、キャパシタＣ４４は、第２のキャパシタに相当する。インダクタＬ４１，Ｌ４２とキャパシタＣ４２，Ｃ４３とは、受動素子回路部３８Ｂを構成する。引出配線３７Ａは、第１の引出配線に相当する。引出配線３７Ｂは、第２の引出配線に相当する。
　以上のように構成した本実施形態の高周波モジュール３０においては積層部３１Ｂから積層部３１Ｇまでの領域が、グランド電極ＧＮＤ１とグランド電極ＧＮＤ２とに挟まれ、積層部３１Ａや積層部３１Ｈから区画されている。そして、積層部３１Ｂ～３１Ｇに、ダイプレクサが設けられている。したがって、グランド電極ＧＮＤ１，ＧＮＤ２によって、チップ型回路素子３３や、積層部３１Ａに設けられている他の素子（不図示）や引出配線、積層部３１Ｈに設けられている他の素子（不図示）や引出配線などが、ダイプレクサに結合することを防ぐことができる。
　その上、受動素子回路部３８Ａ，３８Ｂは、グランド電極ＧＮＤ１に容量結合するキャパシタ電極３４Ａ，４４Ａと、グランド電極ＧＮＤ２に容量結合するキャパシタ電極３４Ｄ，４４Ｅとによって、積層基板３２の基板積層方向から挟まれている。したがって、受動素子回路部３８Ａ，３８Ｂとグランド電極ＧＮＤ１との間や、受動素子回路部３８Ａ，３８Ｂとグランド電極ＧＮＤ２との間に、グランド電極ＧＮＤ１，ＧＮＤ２に容量結合するキャパシタ電極３４Ａ，４４Ａ，３４Ｄ，４４Ｅが介在することになり、余計な浮遊容量が生じることを抑制できる。
　また、前述のグランド電極に対向しないキャパシタ電極３４Ｂ，３４Ｃ，４４Ｂ，４４Ｃ，４４Ｄは、いずれも、グランド電極に対向するキャパシタ電極に対して、インダクタ電極を介して接続されている。このことによって、キャパシタ電極３４Ｂ，３４Ｃ，４４Ｂ，４４Ｃ，４４Ｄとグランド電極ＧＮＤ１，ＧＮＤ２との対向する間隔を大きく確保することができ、キャパシタ電極３４Ｂ，３４Ｃ，４４Ｂ，４４Ｃ，４４Ｄとグランド電極ＧＮＤ１，ＧＮＤ２との間に浮遊容量が生じることを抑制できる。
　以上に説明したような構成とすることにより、第３の実施形態に係る高周波モジュール３０においては、第１の実施形態に係る高周波モジュール１０や、第２の実施形態に係る高周波モジュール２０のような一つのフィルタを設けるのではなく、複数のフィルタを設けていても、各フィルタにおいて、第１の実施形態に係る高周波モジュール１０や、第２の実施形態に係る高周波モジュール２０と同様な効果を得ることができる。
　ここで、高周波モジュール３０の具体的な高周波特性について、ポートＰ１とポートＰ２との間での通過帯域を２．４０ＧＨｚ～２．５０ＧＨｚとし、ポートＰ１とポートＰ３との間での通過帯域を５．１５ＧＨｚ～５．８５ＧＨｚとする場合を例に説明する。また、比較対象として、同様の受動素子からなるダイプレクサであるが、ポートＰ１に浮遊容量Ｃｉｎが発生している比較例に係る高周波特性についても説明する。
　図５は、高周波モジュール３０の実施例に係る高周波特性を示す図であり、（Ａ）は、周波数－電力利得図であり、（Ｂ）は、ポートＰ１－Ｐ２間の特性を示すスミスチャート図であり、（Ｃ）は、ポートＰ１－Ｐ３間の特性を示すスミスチャート図である。
　図６は、高周波モジュール３０の比較例に係る高周波特性を示す図であり、（Ａ）は、周波数－電力利得図であり、（Ｂ）は、ポートＰ１－Ｐ２間の特性を示すスミスチャート図であり、（Ｃ）は、ポートＰ１－Ｐ３間の特性を示すスミスチャート図である。
　実施例では、２．４０ＧＨｚ～２．５０ＧＨｚを通過帯域とするポートＰ１－Ｐ２間において、図５（Ｂ）のスミスチャート図に示すように、相手側となるポートＰ１－Ｐ３間の通過帯域５．１５ＧＨｚ～５．８５ＧＨｚに対して、ポートＰ１から視たインピーダンスをオープン付近とすることができている。そして、図５（Ａ）の周波数－電力利得図の通過特性（Ｓ２１特性）に示すように、２．４５ＧＨｚでの電力利得は－０．０２ｄＢとなっている。
　また、実施例では、５．１５ＧＨｚ～５．８５ＧＨｚを通過帯域とするポートＰ１－Ｐ３間において、図５（Ｃ）のスミスチャート図に示すように、相手側となるポートＰ１－Ｐ２間の通過帯域２．４０ＧＨｚ～２．５０ＧＨｚに対して、ポートＰ１から視たインピーダンスは、オープン近傍から少し外れて容量性となっている。そして、図５（Ａ）の周波数－電力利得図の通過特性（Ｓ３１特性）に示すように、５．５０ＧＨｚでの電力利得は－０．０３ｄＢであった。
　一方、キャパシタＣ３２，Ｃ４２とグランドの間に浮遊容量Ｃｉｎが生じている比較例では、２．４０ＧＨｚ～２．５０ＧＨｚを通過帯域とするポートＰ１－Ｐ２間において、図６（Ｂ）のスミスチャート図に示すように、相手側となるポートＰ１－Ｐ３間の通過帯域５．１５ＧＨｚ～５．８５ＧＨｚに対して、ポートＰ１から視たインピーダンスがオープン近傍から大きく外れ、容量性となっている。そして、図６（Ａ）の周波数－電力利得図の通過特性（Ｓ２１特性）に示すように、２．４５ＧＨｚでの電力利得は－０．２２ｄＢでとなっている。
　また、比較例では、５．１５ＧＨｚ～５．８５ＧＨｚの通過帯域を有するポートＰ１－Ｐ３間において、図６（Ｃ）のスミスチャート図に示すように、相手側となるポートＰ１－Ｐ２間の通過帯域２．４０ＧＨｚ～２．５０ＧＨｚに対して、ポートＰ１から視たインピーダンスがオープン近傍から図５（Ｃ）に示す実施例よりも大きく外れ、容量性となっている。そして、図６（Ａ）の周波数－電力利得図の通過特性（Ｓ３１特性）に示すように、５．５０ＧＨｚでの電力利得は－０．７４ｄＢとなっている。
　即ち、比較例のように不要な浮遊容量Ｃｉｎが発生している場合には、ポートＰ１－ポートＰ２間、および、ポートＰ１－ポートＰ３間のいずれも、相手側の通過帯域においてインピーダンスがオープン近傍から外れる方向に変化し、相手側の周波数信号を通過し易くなってしまうことや挿入損失の増大が生じてしまうことがある。一方、実施例では、浮遊容量Ｃｉｎが発生しないために、ダイプレクサを構成する各受動素子の設計値に応じた本来のダイプレクサの性能を容易に実現することができる。
　次に、本発明の第４の実施形態に係る高周波モジュールについて説明する。第４の実施形態に係る高周波モジュールは、第３の実施形態で示したダイプレクサと、第１の実施形態で示したハイパスフィルタとを含んで構成されるものである。図７および図８は、第４の実施形態に係る高周波モジュールの積層構造を示す平面図（積み図）である。図７（１）～（１８）は、第４の実施形態に係る高周波モジュールの各電極層の形態を１層目から１８層目まで順に示す図である。図８（１９）～（３０）は、第４の実施形態に係る高周波モジュールの各電極層の形態を１９層目から３０層目まで順に示す図である。
　まず、積層構造の概要を説明すると、１層目の電極層は、複数の部品接続用電極が形成されている。２層目の電極層は、引出配線が主に形成されている。３層目の電極層は、グランド電極が主に形成されている。４層目および５層目の電極層は、引出配線が主に形成されている。６層目の電極層は、グランド電極が主に形成されている。７層目から２６層目の電極層は、キャパシタ電極とインダクタ電極とが主に形成されている。２７層目の電極層は、グランド電極が主に形成されている。２８層目および２９層目の電極層は、引出配線が主に形成されている。３０層目の電極層は、複数の実装用電極が形成されている。
　ここで、第１の実施形態で示したハイパスフィルタと同様の構成について説明する。
　６層目の電極層には、グランド電極ＧＮＤ１が形成されている。２７層目の電極層には、グランド電極ＧＮＤ２が形成されている。７層目の電極層には、キャパシタ電極１４Ａが形成されている。キャパシタ電極１４Ａは、図１に示したハイパスフィルタと同様に、グランド電極ＧＮＤ１に対向してキャパシタＣ１１を構成するものである。１１層目の電極層から１４層目の電極層に掛けて、インダクタ電極１５Ａが形成されている。インダクタ電極１５Ａは、図１に示したハイパスフィルタと同様に、インダクタＬ１１を構成するものである。１６層目の電極層には、キャパシタ電極１４Ｂが形成されている。また、１７層目の電極層には、キャパシタ電極１４Ｂに対向してキャパシタ電極１４Ｃが形成されている。キャパシタ電極１４Ｂとキャパシタ電極１４Ｃとは、図１に示したハイパスフィルタと同様に、キャパシタＣ１２を構成するものである。２０層目の電極層から２３層目の電極層に掛けて、インダクタ電極１５Ｂが形成されている。インダクタ電極１５Ｂは、図１に示したハイパスフィルタと同様に、インダクタＬ１２を構成するものである。２６層目の電極層には、キャパシタ電極１４Ｄが形成されている。キャパシタ電極１４Ｄは、図１に示したハイパスフィルタと同様に、グランド電極ＧＮＤ２に対向してキャパシタＣ１３を構成するものである。
　このように、ハイパスフィルタを構成するキャパシタＣ１１、インダクタＬ１１、キャパシタＣ１２、インダクタＬ１２、およびキャパシタＣ１３は、グランド電極ＧＮＤ１とグランド電極ＧＮＤ２とに挟まれる６層目から２７層目までの電極層に設けられている。したがって、このハイパスフィルタは、６層目よりも上層に設けられた他の素子や、引出配線に結合することが無く、また、２７層目よりも下層に設けられた他の素子や、引出配線に結合することも無い。
　その上、インダクタＬ１１とキャパシタＣ１２とインダクタＬ１２とは、キャパシタ電極１４Ａとキャパシタ電極１４Ｄとにより、基板積層方向から挟まれている。したがって、このハイパスフィルタでは、インダクタＬ１１、キャパシタＣ１２、インダクタＬ１２などの受動素子と、グランド電極ＧＮＤ１，ＧＮＤ２との間に、不要な浮遊容量が生じることが無い。
　次に、第３の実施形態で示したダイプレクサと同様の構成について説明する。
　７層目の電極層には、キャパシタ電極４４Ａが形成されている。キャパシタ電極４４Ａは、図４に示したダイプレクサと同様に、グランド電極ＧＮＤ１に対向してキャパシタＣ４１を構成するものである。８層目の電極層には、キャパシタ電極３４Ａが形成されている。キャパシタ電極３４Ａは、図４に示したダイプレクサと同様に、グランド電極ＧＮＤ１に対向してキャパシタＣ３１を構成するものである。
　１１層目の電極層から１３層目の電極層に掛けて、インダクタ電極４５Ａが形成されている。インダクタ電極４５Ａは、図４に示したダイプレクサと同様に、インダクタＬ４１を構成するものである。１０層目の電極層から１１層目の電極層に掛けて、インダクタ電極３５Ａが形成されている。インダクタ電極３５Ａは、図４に示したダイプレクサと同様に、インダクタＬ３１を構成するものである。１２層目の電極層から１５層目の電極層に掛けて、インダクタ電極３５Ｂが形成されている。インダクタ電極３５Ｂは、図４に示したダイプレクサと同様に、インダクタＬ３２を構成するものである。
　１６層目の電極層には、キャパシタ電極４４Ｂが形成されている。また、１７層目の電極層には、キャパシタ電極４４Ｂに対向してキャパシタ電極４４Ｃが形成されている。また、１８層目の電極層には、キャパシタ電極４４Ｃに対向してキャパシタ電極４４Ｄが形成されている。キャパシタ電極４４Ｂとキャパシタ電極４４Ｃとは、図４に示したダイプレクサと同様に、キャパシタＣ４２を構成するものである。また、キャパシタ電極４４Ｃとキャパシタ電極４４Ｄとは、図４に示したダイプレクサと同様に、キャパシタＣ４３を構成するものである。
　１６層目の電極層には、キャパシタ電極３４Ｂが形成されている。また、２１層目の電極層には、キャパシタ電極３４Ｃが形成されている。なお、キャパシタ電極３４Ｃは、後述するインダクタ電極３５Ｃを兼ねるものである。キャパシタ電極３４Ｂとキャパシタ電極３４Ｃとは、図４に示したダイプレクサと同様に、キャパシタＣ３２を構成するものである。
　２０層目の電極層から２４層目の電極層に掛けて、インダクタ電極４５Ｂが形成されている。インダクタ電極４５Ｂは、図４に示したダイプレクサと同様に、インダクタＬ４２を構成するものである。また、２１層目の電極層から２３層目の電極層に掛けて、インダクタ電極３５Ｃが形成されている。インダクタ電極３５Ｃは、図４に示したダイプレクサと同様に、インダクタＬ３３を構成するものである。
　２６層目の電極層には、キャパシタ電極４４Ｅが形成されている。キャパシタ電極４４Ｅは、図４に示したダイプレクサと同様に、グランド電極ＧＮＤ２に対向してキャパシタＣ４４を構成するものである。２６層目の電極層には、キャパシタ電極３４Ｄが形成されている。キャパシタ電極３４Ｄは、図４に示したダイプレクサと同様に、グランド電極ＧＮＤ２に対向してキャパシタＣ３３を構成するものである。
　このように、ダイプレクサを構成するキャパシタＣ３１、インダクタＬ３１、インダクタＬ３２、キャパシタＣ３２、インダクタＬ３３、キャパシタＣ３３、キャパシタＣ４１、インダクタＬ４１、キャパシタＣ４２、キャパシタＣ４３、インダクタＬ４２、および、キャパシタＣ４４、は、グランド電極ＧＮＤ１とグランド電極ＧＮＤ２とに挟まれる６層目から２７層目までの電極層に設けられている。したがって、このダイプレクサは、６層目よりも上層に設けられた他の素子や、引出配線に結合することが無く、また、２７層目よりも下層に設けられた他の素子や、引出配線に結合することも無い。
　その上、ダイプレクサの一方のπ型フィルタを構成するキャパシタＣ３１、インダクタＬ３１、インダクタＬ３２、キャパシタＣ３２、インダクタＬ３３、キャパシタＣ３３は、キャパシタ電極３４Ａとキャパシタ電極３４Ｄとによって、基板積層方向から挟まれている。したがって、このダイプレクサでは、インダクタＬ３１、インダクタＬ３２、キャパシタＣ３２、インダクタＬ３３などの受動素子と、グランド電極ＧＮＤ１，ＧＮＤ２との間に、不要な浮遊容量が生じることが無い。
　また、ダイプレクサの他方のπ型フィルタを構成するキャパシタＣ４１、インダクタＬ４１、キャパシタＣ４２、キャパシタＣ４３、インダクタＬ４２、および、キャパシタＣ４４は、キャパシタ電極４４Ａとキャパシタ電極４４Ｅとにより、基板積層方向から挟まれている。したがって、このダイプレクサでは、インダクタＬ４１、キャパシタＣ４２、キャパシタＣ４３、インダクタＬ４２などの受動素子と、グランド電極ＧＮＤ１，ＧＮＤ２との間にも、不要な浮遊容量が生じることが無い。
１０，２０，３０…高周波モジュール
１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ，１１Ｅ，１１Ｆ，１１Ｇ，２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ，２１Ｅ，３１Ａ，３１Ｂ，３１Ｃ，３１Ｄ，３１Ｅ，３１Ｆ，３１Ｇ，３１Ｈ…積層部
１２，２２，３２…積層基板
１３，２３，３３…チップ型回路素子
１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ，２４Ａ，２４Ｂ，３４Ａ，３４Ｂ，３４Ｃ，３４Ｄ，４４Ａ，４４Ｂ，４４Ｃ，４４Ｄ，４４Ｅ…キャパシタ電極
１５Ａ，１５Ｂ，２５Ａ，３５Ａ，３５Ｂ，３５Ｃ，４５Ａ，４５Ｂ…インダクタ電極
１７Ａ，１７Ｂ，２７Ａ，２７Ｂ，３７Ａ，３７Ｂ，３７Ｃ…引出配線
１８，２８，３８Ａ，３８Ｂ…受動素子回路部
Ｌ１１，Ｌ１２，Ｌ２１，Ｌ３１，Ｌ３２，Ｌ３３，Ｌ４１，Ｌ４２…インダクタ
Ｃ１１，Ｃ１２，Ｃ１３，Ｃ２１，Ｃ２２，Ｃ３１，Ｃ３２，Ｃ３３，Ｃ４１，Ｃ４２，Ｃ４３，Ｃ４４…キャパシタ
Ｃｉｎ，Ｃｏｕｔ…浮遊容量
ＧＮＤ１，ＧＮＤ２…グランド電極

Claims (4)

  1. 　積層基板と、
    　前記積層基板における任意の層に設けられる第１のグランド電極と、
    　前記積層基板における前記第１のグランド電極よりも下層に設けられる第２のグランド電極と、
    　前記積層基板における前記第１のグランド電極よりも下層で前記第２のグランド電極よりも上層に設けられ、前記第１のグランド電極に対向して第１のキャパシタを構成する第１のキャパシタ電極と、
    　前記積層基板における前記第１のキャパシタ電極よりも下層で前記第２のグランド電極よりも上層に設けられ、前記第２のグランド電極に対向して第２のキャパシタを構成する第２のキャパシタ電極と、
    　前記積層基板における前記第１のキャパシタ電極よりも下層で前記第２のキャパシタ電極よりも上層に設けられ、前記第１のキャパシタおよび前記第２のキャパシタとともにフィルタを構成する受動素子回路部と、
    　を備え、
    　前記受動素子回路部は、前記第１のキャパシタ電極と前記第２のキャパシタ電極とによって基板積層方向から挟まれていることを特徴とする、高周波モジュール。
  2. 　前記受動素子回路部は、
    　　前記第１のキャパシタに接続される第１の受動素子と、
    　　前記第２のキャパシタに接続される第２の受動素子と、
    　　前記第１の受動素子と前記第２の受動素子との間に接続される第３の受動素子と、
    　　前記第１の受動素子と前記第３の受動素子との間に接続される第１の引出配線と、
    　　前記第２の受動素子と前記第３の受動素子との間に接続される第２の引出配線と、を備え、
    　前記第１および第２の引出配線は、前記第１の受動素子と前記第２の受動素子とによって基板積層方向から挟まれる位置に接続されている、請求項１に記載の高周波モジュール。
  3. 　前記第１および第２の受動素子はインダクタであり、前記第３の受動素子はキャパシタである、請求項２に記載の高周波モジュール。
  4. 　前記第１のキャパシタ電極と前記第２のキャパシタ電極と前記受動素子回路部とを複数組備えるダイプレクサである、請求項１～３のいずれかに記載の高周波モジュール。
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