JP4879764B2

JP4879764B2 - 半導体装置

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Publication number: JP4879764B2
Application number: JP2007016720A
Authority: JP
Inventors: 透合田
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2007-01-26
Filing date: 2007-01-26
Publication date: 2012-02-22
Anticipated expiration: 2027-01-26
Also published as: JP2008187257A

Description

本発明は、半導体装置に関し、特に、アナログ入力電圧をデジタル値に変換する半導体装置に関する。

電荷再配分型のアナログ／デジタル（Analog to Digital）変換器が開発されている。一般的に、電荷再配分型のアナログ／デジタル変換器は、アナログ入力電圧に対応する電荷を蓄えるためのコンデンサを備える。たとえば、特許文献１には以下のようなアナログ／デジタル変換器が開示されている。すなわち、２ⁿ個の単位容量を使用して２の重み付けに基づく容量値を備えるように構成した複数の容量の一方の端子にチョッパ型比較器、他方の端子に逐次比較制御部で制御される切り替え回路を接続する。各容量にはまずアナログ入力信号に応じた電荷を充電し、次いで各容量に参照電圧信号を順次入力してアナログ入力信号をデジタル信号に変換する。そして、容量には参照電圧信号の１／２ⁿの電圧の第２の参照電圧信号を出力する第２の参照電圧発生回路を接続し、参照電圧信号ＡＶＲによる変換後に第２の参照電圧信号に基づいて変換を行なう。
特開平５−１６０７３２号公報

ところで、半導体装置では、製造プロセスの簡易化を図るためにトランジスタと同じ構造を有するバラクタ容量が用いられる場合がある。バラクタ容量はＭＩＭ（Metal Insulator Metal）容量等と比べてバイアス依存性が大きい、すなわちバイアス電圧によって容量値が大きく変動する。このため、電荷再配分型のアナログ／デジタル変換器にバラクタ容量を用いると、バラクタ容量のバイアス依存性によってアナログ／デジタル変換の誤差が大きくなってしまう。

それゆえに、本発明の目的は、容量素子のバイアス依存性に起因するアナログ／デジタル変換の誤差を低減することが可能な半導体装置を提供することである。

本発明に係る半導体装置は、要約すれば、参照電圧制御部は、アナログ入力電圧に基づいて、アナログ入力電圧のサンプリング時において第２の比較動作用のコンデンサに電荷を充電するための第２の参照電圧を決定する。

参照電圧生成部は、第１の参照電圧および第２の参照電圧を生成する。比較部は、アナログ入力電圧と第１の参照電圧および第２の参照電圧とを比較し、比較結果を表わす電圧を出力する。参照電圧制御部は、参照電圧生成部を制御して第１の参照電圧および第２の参照電圧を決定する。比較部は、第１のコンデンサと、第２のコンデンサと、電位判定回路とを含む。第１のコンデンサは、アナログ入力電圧のサンプリング時、アナログ入力電圧を受けてアナログ入力電圧に対応する電荷を充電する。第２のコンデンサは、第１端が第１のコンデンサの第１端に接続され、サンプリング時、第２の参照電圧を受けて第２の参照電圧に対応する電荷を充電する。電位判定回路は、第１のコンデンサおよび第２のコンデンサの接続点の電位に基づいてＨレベルまたはＬレベルの電圧を比較結果として出力する。参照電圧生成部は、サンプリング後の第１の比較動作時および第１の比較動作後の第２の比較動作時、第１のコンデンサの第２端へ第１の参照電圧を出力する。また、参照電圧生成部は、サンプリング時、第１の比較動作時および第２の比較動作時、第２のコンデンサの第２端へ第２の参照電圧を出力する。参照電圧制御部は、アナログ入力電圧に基づいて、参照電圧生成部を制御してサンプリング時における第２の参照電圧を決定する。また、参照電圧制御部は、第１の比較動作時、電位判定回路の出力電圧に基づいて、参照電圧生成部を制御して第１の参照電圧を決定する。また、参照電圧制御部は、第２の比較動作時、電位判定回路の出力電圧に基づいて、参照電圧生成部を制御して第２の参照電圧を決定する。

本発明によれば、アナログ入力電圧のサンプリング時における第１のコンデンサの単位容量値とアナログ入力電圧のサンプリング時における第２のコンデンサの単位容量値との差を小さくする。これにより、デジタル変換値の下位ビットの誤差を小さくすることができ、容量素子のバイアス依存性に起因するアナログ／デジタル変換の誤差を低減することができる。

以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係る半導体装置２０１の構成およびその使用例を示す図である。

図１を参照して、光ディスク装置３０１は、半導体装置２０１と、ピックアップユニット２０２と、サーボモータ２０３とを備える。半導体装置２０１は、アナログ／デジタル変換装置１０１と、サーボモータ制御部１５１とを備える。

ピックアップユニット２０２は、装着された光ディスクの記録面にレーザ光を照射することにより、光ディスクＤの記録面からデータを読み取るとともに、光ディスクＤの記録面に対してデータを記録する。また、ピックアップユニット２０２は、自己の位置を表わすアナログ入力電圧Ａｉｎをアナログ／デジタル変換装置１０１へ出力する。

アナログ／デジタル変換装置１０１は、ピックアップユニット２０２から受けたアナログ入力電圧Ａｉｎをデジタル値に変換し、変換したデジタル値をサーボモータ制御部１５１へ出力する。

サーボモータ制御部１５１は、アナログ／デジタル変換装置１０１から受けたデジタル値に基づいて、サーボモータ２０３を制御してピックアップユニット２０２の位置を決定する。

図２は、本発明の第１の実施の形態に係るアナログ／デジタル変換装置１０１の構成を示す図である。

図２を参照して、アナログ／デジタル変換装置１０１は、電荷再配分型逐次比較アナログ／デジタルコンバータであり、参照電圧生成部１と、チョッパコンパレータ回路（比較部）３と、記憶部１０と、参照電圧制御部２１とを備える。参照電圧生成部１は、抵抗ラダー回路４と、参照電圧切り替え回路２とを含む。

参照電圧切り替え回路２は、スイッチＳＷ２と、参照電圧Ｖｈｉｇｈ用の複数個のスイッチＳＷＨと、参照電圧Ｖｌｏｗ０用の複数個のスイッチＳＷＬと、参照電圧Ｖｌｏｗ１用の複数個のスイッチＳＷＬとを含む。図２では、代表的に参照電圧Ｖｈｉｇｈ用のスイッチＳＷＨ１〜ＳＷＨ３と、参照電圧Ｖｌｏｗ０用のスイッチＳＷＬ１〜ＳＷＬ３と、参照電圧Ｖｌｏｗ１用のスイッチＳＷＬ１１〜ＳＷＬ１３とを示す。

チョッパコンパレータ回路３は、スイッチＳＷ１と、コンデンサＣ１〜Ｃ３と、電位判定回路９とを含む。電位判定回路９は、スイッチＳＷ３と、インバータＧ１とを含む。

参照電圧制御部２１は、参照電圧初期値制御部１１と、参照電圧切り替え部６とを含む。参照電圧初期値制御部１１は、Ｖｌｏｗ初期値決定部５と、複数個のコンパレータとを含む。図２では、代表的にコンパレータ７および８を示し、以下これらについて説明を行なう。

抵抗ラダー回路４は、複数個の参照電圧を生成し、参照電圧切り替え回路２および参照電圧初期値制御部１１へ出力する。

参照電圧切り替え回路２は、抵抗ラダー回路４から受けた複数個の参照電圧の中から３個の電圧を選択し、それぞれ参照電圧（第１の参照電圧）Ｖｈｉｇｈ、参照電圧（第２の参照電圧）Ｖｌｏｗ０および参照電圧（第３の参照電圧）Ｖｌｏｗ１としてチョッパコンパレータ回路３へ出力する。

図３は、抵抗ラダー回路４および参照電圧切り替え回路２の構成を示す回路図である。
図３を参照して、抵抗ラダー回路４は、正電源である電源電圧ＶＣＣおよび接地電圧ＶＳＳ間で直列に接続され、かつ行列状に配置される複数個の抵抗Ｒｒｅｆを含む。参照電圧切り替え回路２は、行列状に配置された抵抗Ｒｒｅｆに対応して配置される参照電圧Ｖｈｉｇｈ用のスイッチＳＷＨと、参照電圧Ｖｈｉｇｈ用のスイッチＳＷＨＺと、抵抗Ｒｒｅｆの行列のたとえば２行目に対応して配置される参照電圧Ｖｌｏｗ０用のスイッチＳＷＬＡと、抵抗Ｒｒｅｆの行列のたとえば３行目に対応して配置される参照電圧Ｖｌｏｗ１用のスイッチＳＷＬＢとを含む。スイッチＳＷＨ、ＳＷＬＡおよびＳＷＬＢは、各抵抗Ｒｒｅｆの間にそれぞれ接続される。

たとえば、丸印で囲んだスイッチＳＷＨと、丸印で囲んだスイッチＳＷＨＺとがオン状態となり、かつ他のスイッチＳＷＨおよびＳＷＨＺがオフ状態となることにより、参照電圧ＲＥＦＡが参照電圧Ｖｈｉｇｈとして出力される。

また、丸印で囲んだスイッチＳＷＬＡがオン状態となり、かつ他の参照電圧Ｖｌｏｗ０用のスイッチＳＷＬＡがオフ状態となることにより、参照電圧ＲＥＦＢが参照電圧Ｖｌｏｗ０として出力される。

また、丸印で囲んだスイッチＳＷＬＢがオン状態となり、他の参照電圧Ｖｌｏｗ１用のスイッチＳＷＬＢがオフ状態となることにより、参照電圧ＲＥＦＣが参照電圧Ｖｌｏｗ１として出力される。

また、コンパレータ７および８へそれぞれ出力される参照電圧ＲＥＦ１およびＲＥＦ２は、図３に示すようにたとえば所定の抵抗Ｒｒｅｆ間の電圧が固定的に用いられる。

各スイッチＳＷＨは、たとえばＮチャネルＭＯＳトランジスタまたはＰチャネルＭＯＳトランジスタである。この場合、複数個のスイッチＳＷＨのうち、一方端の抵抗Ｒｒｅｆすなわち電源電圧ＶＣＣに接続される抵抗Ｒｒｅｆに接続されるスイッチＳＷＨまたは一方端の抵抗Ｒｒｅｆから連続する複数個の抵抗Ｒｒｅｆに接続される複数個のスイッチＳＷＨは、ＰチャネルＭＯＳトランジスタである。そして、他のスイッチＳＷＨはＮチャネルＭＯＳトランジスタである。このように、ＭＯＳトランジスタに印加される電圧値に応じてＭＯＳトランジスタの種類を選択する構成により、各ＭＯＳトランジスタのオン抵抗を小さくすることができ、コンデンサＣ１〜Ｃ３に対する充放電のスピードを速くすることができる。

なお、各スイッチＳＷＨは、トランスミッションゲート、すなわちＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを組み合わせた構成であってもよい。この場合、複数個のスイッチＳＷＨのうち、一方端の抵抗Ｒｒｅｆすなわち電源電圧ＶＣＣに接続される抵抗Ｒｒｅｆに接続されるスイッチＳＷＨまたは一方端の抵抗Ｒｒｅｆから連続する複数個の抵抗Ｒｒｅｆに接続される複数個のスイッチＳＷＨは、ＮチャネルＭＯＳトランジスタと比べてＰチャネルＭＯＳトランジスタのサイズの方が大きい。また、他のスイッチＳＷＨはＰチャネルＭＯＳトランジスタと比べてＮチャネルＭＯＳトランジスタのサイズの方が大きい。この場合も、各ＭＯＳトランジスタのオン抵抗を小さくすることができ、コンデンサＣ１〜Ｃ３に対する充放電のスピードを速くすることができる。

スイッチＳＷＬも同様にＭＯＳトランジスタで構成し、ＭＯＳトランジスタに印加される電圧値に応じてＭＯＳトランジスタの種類またはサイズを選択する構成により、各ＭＯＳトランジスタのオン抵抗を小さくすることができ、コンデンサＣ１〜Ｃ３に対する充放電のスピードを速くすることができる。

再び図２を参照して、チョッパコンパレータ回路３は、アナログ入力電圧Ａｉｎと参照電圧Ｖｈｉｇｈ、参照電圧Ｖｌｏｗ０または参照電圧Ｖｌｏｗ１とを比較し、比較結果を表わす電圧を出力する。より詳細には、スイッチＳＷ１の第１端にアナログ入力電圧Ａｉｎが供給される。スイッチＳＷ２の第１端に参照電圧Ｖｈｉｇｈが供給される。コンデンサＣ１〜Ｃ３の第１端と、インバータＧ１の入力と、スイッチＳＷ３の第１端とが接続される。コンデンサＣ２の第２端およびコンデンサＣ３の第２端に参照電圧Ｖｌｏｗ０および参照電圧Ｖｌｏｗ１がそれぞれ供給される。スイッチＳＷ３の第２端とインバータＧ１の出力とが接続される。スイッチＳＷ１の第２端と、スイッチＳＷ２の第２端と、コンデンサＣ１の第２端とが接続される。

電位判定回路９は、コンデンサＣ１〜Ｃ３の第１端の接続点ａにおける電位に基づいてＨレベルまたはＬレベルの電圧を比較結果として記憶部１０および参照電圧切り替え部６へ出力する。このＨレベルまたはＬレベルの電圧が、アナログ入力電圧Ａｉｎのデジタル変換値の１ビットに相当する。

ここで、コンデンサＣ１はアナログ入力電圧Ａｉｎのデジタル変換値の上位ビットを決定するためのものである。また、コンデンサＣ２およびＣ３はアナログ入力電圧Ａｉｎのデジタル変換値の下位ビットを決定するためのものである。デジタル変換値の下位ビットがＮビット（Ｎは１以上の自然数）である場合、コンデンサＣ２およびＣ３の容量はコンデンサＣ１の１／２^Nに設定される。

記憶部１０は、チョッパコンパレータ回路３から受けたデータすなわち電位判定回路９の出力電圧をたとえば１０ビット分記憶する。また、記憶部１０は、１０ビットの記憶データをアナログ入力電圧Ａｉｎのデジタル変換値として外部へ出力する。

参照電圧切り替え回路２は、Ｖｌｏｗ初期値決定部５から受けた制御信号ＲＥＦＳＷ２に基づいて、抵抗ラダー回路４から受けた複数個の参照電圧の中から参照電圧Ｖｌｏｗ０および参照電圧Ｖｌｏｗ１としてサンプリング時に出力する参照電圧を選択する。

参照電圧切り替え回路２は、スイッチＳＷ２およびスイッチＳＷＨのオン状態およびオフ状態を切り替えることにより、サンプリング後に行われる上位ビット決定時（第１の比較動作時）および上位ビット決定後に行われる下位ビット決定時（第２の比較動作時）、コンデンサＣ１の第２端へ参照電圧Ｖｈｉｇｈを出力する。また、参照電圧切り替え回路２は、スイッチＳＷＬのオン状態およびオフ状態を切り替えることにより、サンプリング時、上位ビット決定時および下位ビット決定時、コンデンサＣ２の第２端へ参照電圧Ｖｌｏｗ０を出力し、かつコンデンサＣ３の第２端へ参照電圧Ｖｌｏｗ１を出力する。

参照電圧制御部２１は、参照電圧切り替え回路２を制御して、抵抗ラダー回路４からの複数個の参照電圧の中から参照電圧Ｖｈｉｇｈ、参照電圧Ｖｌｏｗ０および参照電圧Ｖｌｏｗ１を決定する。

より詳細には、コンパレータ７は、アナログ入力電圧Ｖｉｎと参照電圧ＲＥＦ１とを比較し、比較結果を表わす電圧をＶｌｏｗ初期値決定部５へ出力する。コンパレータ８は、アナログ入力電圧Ｖｉｎと参照電圧ＲＥＦ２とを比較し、比較結果を表わす電圧をＶｌｏｗ初期値決定部５へ出力する。Ｖｌｏｗ初期値決定部５は、サンプリング時、コンパレータ７および８の出力電圧に基づいて、抵抗ラダー回路４からの複数個の参照電圧の中から参照電圧Ｖｌｏｗ０および参照電圧Ｖｌｏｗ１を選択する。そして、Ｖｌｏｗ初期値決定部５は、選択した参照電圧Ｖｌｏｗ０および参照電圧Ｖｌｏｗ１を表わす制御信号ＲＥＦＳＷ２を参照電圧切り替え回路２へ出力する。

参照電圧切り替え部６は、上位ビット決定時、電位判定回路９の出力電圧に基づいて、抵抗ラダー回路４からの複数個の参照電圧の中から参照電圧Ｖｈｉｇｈを選択する。そして、参照電圧切り替え部６は、選択した参照電圧Ｖｈｉｇｈを表わす制御信号ＲＥＦＳＷ１を参照電圧切り替え回路２へ出力する。上位ビット決定時、参照電圧Ｖｌｏｗ０および参照電圧Ｖｌｏｗ１はサンプリング時の電圧値が維持される。

参照電圧切り替え部６は、下位ビット決定時、電位判定回路９の出力電圧に基づいて、抵抗ラダー回路４からの複数個の参照電圧の中から参照電圧Ｖｌｏｗ０または参照電圧Ｖｌｏｗ１の選択を行なう。そして、参照電圧切り替え部６は、選択した参照電圧Ｖｌｏｗ０または参照電圧Ｖｌｏｗ１を表わす制御信号ＲＥＦＳＷ１を参照電圧切り替え回路２へ出力する。すなわち、下位ビット決定時は、参照電圧Ｖｌｏｗ０および参照電圧Ｖｌｏｗ１のいずれか一方が電位判定回路９の出力電圧に基づいて変更され、他方はサンプリング時の電圧値が維持される。また、下位ビット決定時、参照電圧Ｖｈｉｇｈは上位ビット比較時の電圧値が維持される。

参照電圧切り替え回路２は、サンプリング時、制御信号ＲＥＦＳＷ２が表わす参照電圧を選択して参照電圧Ｖｌｏｗ０およびＶｌｏｗ１としてコンデンサＣ２およびＣ３の第２端へ出力する。また、参照電圧切り替え回路２は、上位ビット決定時、制御信号ＲＥＦＳＷ１が表わす参照電圧を選択して参照電圧ＶｈｉｇｈとしてコンデンサＣ１の第２端へ出力する。また、参照電圧切り替え回路２は、下位ビット決定時、制御信号ＲＥＦＳＷ１が表わす参照電圧を選択して参照電圧Ｖｌｏｗ０またはＶｌｏｗ１としてコンデンサＣ２およびＣ３の第２端へ出力する。

次に、本発明の第１の実施の形態に係るアナログ／デジタル変換装置１０１がアナログ入力電圧Ａｉｎをデジタル値に変換する際の動作について詳細に説明する。なお、スイッチＳＷ１〜ＳＷ３のオン状態およびオフ状態の切り替え制御は、参照電圧切り替え回路２およびチョッパコンパレータ回路３が行なう構成であってもよいし、参照電圧制御部２１が行なう構成であってもよい。

まず、アナログ／デジタル変換装置１０１はサンプリングモードに遷移し、スイッチＳＷ１およびＳＷ３がオン状態となり、スイッチＳＷ２がオフ状態となる。そうすると、外部からのアナログ入力電圧Ａｉｎに対応する電荷がコンデンサＣ１に充電される。すなわち、アナログ入力電圧Ａｉｎがサンプリングされる。また、接続点ａの電位がインバータＧ１の閾値電圧となる。

また、参照電圧初期値制御部１１は、アナログ入力電圧Ａｉｎに基づいて、抵抗ラダー回路４からの複数個の参照電圧の中から参照電圧Ｖｌｏｗ０の初期値および参照電圧Ｖｌｏｗ１の初期値を選択し、選択した参照電圧Ｖｌｏｗ０および参照電圧Ｖｌｏｗ１を表わす制御信号ＲＥＦＳＷ２を参照電圧切り替え回路２へ出力する。

参照電圧切り替え回路２は、制御信号ＲＥＦＳＷ２に対応する参照電圧を参照電圧Ｖｌｏｗ０およびＶｌｏｗ１としてそれぞれコンデンサＣ２の第２端およびコンデンサＣ３の第２端へ出力する。そうすると、コンデンサＣ２およびＣ３に参照電圧Ｖｌｏｗ０およびＶｌｏｗ１に対応する電荷がそれぞれ充電される。

また、参照電圧初期値制御部１１は、アナログ入力電圧Ａｉｎに基づいて、参照電圧Ｖｌｏｗ０および参照電圧Ｖｌｏｗ１のいずれを用いて下位ビット決定を行なうかを決定し、参照電圧切り替え部６へ通知する。

次に、アナログ／デジタル変換装置１０１は上位ビット比較モードに遷移し、スイッチＳＷ１およびＳＷ３がオフ状態となり、スイッチＳＷ２がオン状態となる。また、参照電圧切り替え部６は、参照電圧Ｖｈｉｇｈの初期値を表わす制御信号ＲＥＦＳＷ１を参照電圧切り替え回路２へ出力する。参照電圧切り替え回路２は、制御信号ＲＥＦＳＷ１に対応する参照電圧を参照電圧ＶｈｉｇｈとしてスイッチＳＷ２の第１端へ出力する。

ここで、スイッチＳＷ３がオフ状態であるため、接続点ａはハイインピーダンスであり、サンプリング時に充電されたコンデンサＣ１〜Ｃ３の電荷は保存される。また、参照電圧Ｖｌｏｗ０および参照電圧Ｖｌｏｗ１はサンプリング時と同じであり、かつスイッチＳＷ１はオフ状態であることから、接続点ａの電位は参照電圧Ｖｈｉｇｈに応じて変化することになる。たとえば、サンプリングされたアナログ入力電圧Ａｉｎよりも参照電圧Ｖｈｉｇｈの方が小さい場合には、接続点ａの電位はサンプリング時と比べて小さくなる。そうすると、インバータＧ１が認識する接続点ａの電位はＬレベルとなり、インバータＧ１はＨレベルの電圧を出力する。一方、サンプリングされたアナログ入力電圧Ａｉｎよりも参照電圧Ｖｈｉｇｈの方が大きい場合には、接続点ａの電位はサンプリング時と比べて大きくなる。そうすると、インバータＧ１が認識する接続点ａの電位はＨレベルとなり、インバータＧ１はＬレベルの電圧を出力する。

記憶部１０は、インバータＧ１の出力電圧をデジタル変換値の最上位ビットのデータとして記憶する。

また、参照電圧切り替え部６は、インバータＧ１の出力電圧に基づいて、抵抗ラダー回路４からの複数個の参照電圧の中から参照電圧Ｖｈｉｇｈを選択し、選択した参照電圧Ｖｈｉｇｈを表わす制御信号ＲＥＦＳＷ１を参照電圧切り替え回路２へ出力する。

参照電圧切り替え回路２は、制御信号ＲＥＦＳＷ１に対応する参照電圧を新たに参照電圧ＶｈｉｇｈとしてスイッチＳＷ２の第１端へ出力する。

そうすると、接続点ａの電位は新たな参照電圧Ｖｈｉｇｈに応じて変化し、インバータＧ１はＨレベルまたはＬレベルの電圧を新たに出力する。

記憶部１０は、インバータＧ１の新たな出力電圧をデジタル変換値の最上位ビットから２ビット目のデータとして記憶する。このように、記憶部１０は、インバータＧ１の新たな出力電圧を前回保存したビットの次の下位ビットとして記憶する。

アナログ／デジタル変換装置１０１は、上位ビット比較モードの対象であるすべてのビットが記憶部１０に保存されるまで以上の動作を繰り返す。

上位ビット比較モードの対象であるすべてのビットが記憶部１０に保存されると、アナログ／デジタル変換装置１０１は下位ビット比較モードに遷移する。ここで、参照電圧切り替え回路２は、上位ビット比較モードにおける最終的な参照電圧Ｖｈｉｇｈを維持する。

また、ここでは、サンプリングモードにおいて参照電圧初期値制御部１１から参照電圧Ｖｌｏｗ０を用いて下位ビット決定を行なうことが通知されたと仮定して説明する。すなわち、参照電圧切り替え部６は、サンプリングモードにおいて設定した参照電圧Ｖｌｏｗ１の初期値を維持し、参照電圧Ｖｌｏｗ０を電位判定回路９の出力電圧に基づいて変更する。

参照電圧切り替え部６は、抵抗ラダー回路４からの複数個の参照電圧の中から参照電圧Ｖｌｏｗ０を選択し、選択した参照電圧Ｖｌｏｗ０を表わす制御信号ＲＥＦＳＷ１を参照電圧切り替え回路２へ出力する。

参照電圧切り替え回路２は、制御信号ＲＥＦＳＷ１に対応する参照電圧を新たに参照電圧Ｖｌｏｗ０としてコンデンサＣ２の第２端へ出力する。

そうすると、サンプリングモードにおける参照電圧Ｖｈｉｇｈと同様の理由により、接続点ａの電位は新たな参照電圧Ｖｌｏｗ０に応じて変化し、インバータＧ１はＨレベルまたはＬレベルの電圧を出力する。

ここで、前述のように下位ビット比較モードにおいて決定されるデジタル変換値の下位ビットがＮビットである場合、コンデンサＣ２およびＣ３の容量はコンデンサＣ１の１／２^Nに設定される。たとえば、下位ビット比較モードの対象が３ビットである場合には、コンデンサＣ１とコンデンサＣ２およびＣ３との面積比を８：１とすることにより、コンデンサＣ２およびＣ３の容量はコンデンサＣ１の１／８に設定される。

この場合、上位ビット比較モードにおける参照電圧Ｖｈｉｇｈの変動に対する接続点ａの電位変動をΔＶとすると、下位ビット比較モードにおける参照電圧Ｖｌｏｗの変動に対する接続点ａの電位変動はΔＶ／８となる。

このような構成により、上位ビット比較モードにおける参照電圧と共通の参照電圧を用いながら上位ビット比較モードと比べて接続点ａの電位を細かく変化させることができ、デジタル変換値の下位ビットを決定することができる。すなわち、抵抗ラダー回路４および参照電圧切り替え回路２の構成の簡易化を図ることができる。

記憶部１０は、インバータＧ１の出力電圧を下位ビット比較モードの対象であるビットの最上位ビットのデータとして記憶する。

また、参照電圧切り替え部６は、インバータＧ１の出力電圧に基づいて、抵抗ラダー回路４から受けた複数個の参照電圧の中から参照電圧Ｖｌｏｗ０を新たに選択し、選択した参照電圧Ｖｌｏｗ０を表わす制御信号ＲＥＦＳＷ１を参照電圧切り替え回路２へ出力する。

そうすると、接続点ａの電位は新たな参照電圧Ｖｌｏｗ０に応じて変化し、インバータＧ１はＨレベルまたはＬレベルの電圧を新たに出力する。

記憶部１０は、インバータＧ１の新たな出力電圧を前回保存したビットの次の下位ビットとして記憶する。

アナログ／デジタル変換装置１０１は、下位ビット比較モードの対象であるすべてのビットが記憶部１０に保存されるまで以上の動作を繰り返す。

下位ビット比較モードの対象であるすべてのビットが記憶部１０に保存されると、アナログ／デジタル変換装置１０１はアナログ入力電圧Ａｉｎのデジタル値への変換動作を完了する。

図４（ａ）は、Ｎｗｅｌｌバラクタ容量であるコンデンサの構成を概略的に示す図である。図４（ｂ）は、Ｎｗｅｌｌバラクタ容量のバイアス電圧対容量特性を示すグラフ図である。図５は、Ｎｗｅｌｌバラクタ容量の断面図である。

Ｎｗｅｌｌバラクタ容量は、図５に示す断面構造を有する。すなわち、Ｐ型基板においてＮ型分離層ＮＩＳＯと、Ｐ型拡散層ＰＷおよびｐ＋と、Ｎ型拡散層ＮＷと、ＳＴＩ分離層ＳＴＩと、Ｎ型拡散層ＮＷおよびｎ＋と、酸化膜ＯＸと、ゲートＰＯと、メタル配線Ｍ１と、コバルトシリコン（ＣｏＳｉ）とが形成される。

図４（ｂ）を参照して、Ｎｗｅｌｌバラクタ容量は、ゲート電圧Ｖｇａｔｅすなわちバイアス電圧によって容量値が大きく変動する。

図６（ａ）は、コンデンサＣ１〜Ｃ３の構成を概略的に示す図である。図６（ｂ）は、コンデンサＣ１〜Ｃ３のバイアス電圧対容量特性を示すグラフ図である。

前述のように、Ｎｗｅｌｌバラクタ容量単体ではバイアス依存性が大きいため、本発明の第１の実施の形態に係る半導体装置２０１では、Ｎｗｅｌｌバラクタ容量を抱き合わせた構成、すなわちＮｗｅｌｌバラクタＣＡおよびＣＢの極性が異なる電極同士を接続したものをコンデンサＣ１〜Ｃ３として用いる。

図６（ｂ）を参照して、グラフＣＡおよびＣＢは、それぞれＮｗｅｌｌバラクタＣＡおよびＣＢのバイアス電圧対容量特性を示す。コンデンサＣ１〜Ｃ３のバイアス電圧対容量特性は、グラフＣＣで示される特性となる。

図７は、Ｐｗｅｌｌバラクタ容量の断面図である。
アナログ／デジタル変換装置１０１は、Ｎｗｅｌｌバラクタ容量の代わりにＰｗｅｌｌバラクタ容量を用いる構成であってもよい。Ｐｗｅｌｌバラクタ容量は、図７に示す断面構造を有する。すなわち、Ｐ型基板においてＮ型分離層ＮＩＳＯと、Ｐ型拡散層ＰＷおよびｐ＋と、Ｎ型拡散層ＮＷと、ＳＴＩ分離層ＳＴＩと、Ｎ型拡散層ＮＷおよびｎ＋と、酸化膜ＯＸと、ゲートＰＯと、メタル配線Ｍ１と、コバルトシリコン（ＣｏＳｉ）とが形成される。

図８は、キャパドープの断面図である。
アナログ／デジタル変換装置１０１は、Ｎｗｅｌｌバラクタ容量の代わりにキャパドープを用いる構成であってもよい。キャパドープは、図８に示す断面構造を有する。すなわち、Ｐ型基板においてＮ型分離層ＮＩＳＯと、Ｐ型拡散層ＰＷおよびｐ＋と、Ｎ型拡散層ＮＷと、ＳＴＩ分離層ＳＴＩと、Ｎ型拡散層ＮＷおよびｎ＋と、酸化膜ＯＸと、ゲートＰＯと、メタル配線Ｍ１と、コバルトシリコン（ＣｏＳｉ）と、キャパドープ拡散層ＫＤとが形成される。

図９は、コンデンサＣ１〜Ｃ３のバイアス電圧対単位容量特性の一例を示すグラフ図である。図９において、Ｖｒｔはアナログ入力電圧Ａｉｎの範囲の上限値であり、Ｖｒｂはアナログ入力電圧Ａｉｎの範囲の下限値である。ここでは、サンプリング時の参照電圧Ｖｌｏｗ０およびＶｌｏｗ１が電源電圧ＶＣＣの１／２であると仮定して説明する。また、単位容量とは、コンデンサの所定面積たとえば１マイクロ平方メートルあたりの容量値である。

以下、下位ビット比較モードの対象が２ビットであると仮定して説明する。すなわち、コンデンサＣ１とコンデンサＣ２およびＣ３との面積比を４：１とすることにより、コンデンサＣ２およびＣ３の容量はコンデンサＣ１の１／４に設定される。

図９を参照して、コンデンサＣ１〜Ｃ３のバイアス電圧対単位容量特性のグラフは、０バイアス付近すなわちＶＣＣ／２付近で盛り上がった形となる。

ここで、参照電圧Ｖｌｏｗ０およびＶｌｏｗ１の初期値が固定値である、すなわち参照電圧制御部２１がアナログ入力電圧Ａｉｎに関係なく参照電圧Ｖｌｏｗ０およびＶｌｏｗ１の初期値を決定する構成であると仮定する。この場合、コンデンサＣ２およびＣ３は、アナログ入力電圧Ａｉｎに関係なく固定の単位容量値を有する。これに対してコンデンサＣ１は、アナログ入力電圧Ａｉｎに応じて単位容量値が変わる。

図９より、コンデンサＣ２およびＣ３の単位容量値は６．７６ｆ（フェムト）Ｆとなる。一方、アナログ入力電圧ＡｉｎがＶｒｔまたはＶｒｂの場合、コンデンサＣ１の単位容量値は５．６１ｆＦとなる。

このように、充電時のコンデンサＣ１の単位容量値と充電時のコンデンサＣ２およびＣ３との単位容量値が異なることから、コンデンサＣ１の電荷量Ｑ１とコンデンサＣ２の電荷量Ｑ２およびコンデンサＣ３の電荷量Ｑ３との比は、Ｑ１：Ｑ２，Ｑ３＝５．６１×４：６．７６＝４：１．２となる。したがって、デジタル変換値の１ビットに対して０．２ビットの誤差が生じることになる。これは、コンデンサの容量値が１．２になることと同じである。

図１０は、参照電圧Ｖｌｏｗ０およびＶｌｏｗ１の初期値が固定値であると仮定した場合においてデジタル変換誤差が生じる様子を示す図である。図１０において、縦方向はアナログ入力電圧Ａｉｎをデジタル値に変換する際の閾値電圧を表わし、横方向は時間を表わす。Ｋは上位ビット比較モード終了時におけるデジタル変換結果である。すなわち、上位ビット比較モード終了時においてアナログ電圧ＡｉｎがＫで示す範囲に存在することが検出されている。範囲Ｋは、ｋ１〜ｋ４の４段階に分割され、１段階がデジタル変換値の１ビットに相当する。

図１０を参照して、以下、上位ビット比較モード終了時における参照電圧Ｖｈｉｇｈ、Ｖｌｏｗ０およびＶｌｏｗ１で決まる閾値電圧がｋ４であると仮定して説明する。

下位ビット比較モードにおいて、まず、アナログ／デジタル変換装置１０１は、下位ビット比較モードの対象ビットである２ビットのうちの上位ビットを決定するために、閾値電圧が範囲Ｋの中心のｋ２になるように参照電圧Ｖｌｏｗ０またはＶｌｏｗ１を変更する。

しかしながら、前述した充電時のコンデンサＣ１の単位容量値と充電時のコンデンサＣ２およびＣ３の単位容量値との相違により、閾値電圧はｍになってしまう。すなわち、実際の閾値電圧は、理想的な閾値電圧に対して０．４ビットのデジタル変換誤差を生じてしまう。

次に、アナログ／デジタル変換装置１０１は、下位ビット比較モードの対象ビットである２ビットのうちの下位ビットを決定するために、閾値電圧がｋ３またはｋ１になるように参照電圧Ｖｌｏｗ０またはＶｌｏｗ１を変更する。すなわち、アナログ／デジタル変換装置１０１は、アナログ入力電圧Ａｉｎが閾値電圧ｍより大きい場合には閾値電圧がｋ３になるように参照電圧Ｖｌｏｗ０またはＶｌｏｗ１を変更する。一方、アナログ／デジタル変換装置１０１は、アナログ入力電圧Ａｉｎが閾値電圧ｍより小さい場合には閾値電圧がｋ１になるように参照電圧Ｖｌｏｗ０またはＶｌｏｗ１を変更する。

しかしながら、前述した充電時のコンデンサＣ１の単位容量値と充電時のコンデンサＣ２およびＣ３の単位容量値との相違により、閾値電圧はｎ１またはｎ３になってしまう。すなわち、０．２ビット分または０．６ビット分のデジタル変換誤差が生じてしまう。

特に、電圧ｋ０から電圧ｋ１までの範囲に相当するデジタル変換値は前述した単位容量値の相違によって０．４ビット分の幅しか有しないことから、たとえばアナログ入力電圧Ｖｉｎを徐々に大きくしてデジタル変換値を得る試験を行なった場合、電圧ｋ０から電圧ｋ１までの範囲に相当するデジタル変換値が得られない可能性が高くなってしまう。

図１１は、コンデンサＣ１〜Ｃ３のバイアス電圧対単位容量特性と参照電圧Ｖｌｏｗ０およびＶｌｏｗ１との関係を示すグラフ図である。

図１１を参照して、Ｖｌｏｗ初期値決定部５は、アナログ入力電圧Ａｉｎの範囲を３つの電圧範囲Ｂ１〜Ｂ３に分割し、各領域においてコンデンサＣ１〜Ｃ３がとる容量値の範囲の中間に対応する電圧値を参照電圧Ｖｌｏｗとする。より詳細には、Ｖｌｏｗ初期値決定部５は、電圧範囲Ｂ２においてコンデンサＣ１〜Ｃ３がとる容量値の範囲ｂの中間に対応する電圧値を参照電圧Ｖｌｏｗ０とする。また、Ｖｌｏｗ初期値決定部５は、電圧範囲Ｂ１およびＢ３においてコンデンサＣ１〜Ｃ３がとる容量値の範囲ａの中間に対応する電圧値を参照電圧Ｖｌｏｗ１とする。

Ｖｌｏｗ初期値決定部５は、アナログ入力電圧Ａｉｎが電圧範囲Ｂ２にある場合には、参照電圧Ｖｌｏｗ０を用いて下位ビット決定を行なうことを決定する。これにより、充電時のコンデンサＣ１の単位容量値と充電時のコンデンサＣ２の単位容量値との差は最大でｂ／２となる。

また、Ｖｌｏｗ初期値決定部５は、アナログ入力電圧Ａｉｎが電圧範囲Ｂ１またはＢ３にある場合には、参照電圧Ｖｌｏｗ１を用いて下位ビット決定を行なうことを決定する。これにより、充電時のコンデンサＣ１の単位容量値と充電時のコンデンサＣ３の単位容量値との差は最大でａ／２となる。

ここで、参照電圧Ｖｌｏｗ０およびＶｌｏｗ１の初期値が固定値であると仮定した場合、充電時のコンデンサＣ１の単位容量値と充電時のコンデンサＣ２およびＣ３の単位容量値との差は最大でａ＋ｂとなる。これに対して、本発明の第１の実施の形態に係るアナログ／デジタル変換装置１０１では、充電時のコンデンサＣ１の単位容量値と充電時のコンデンサＣ２およびＣ３の単位容量値との差を最大でａ／２またはｂ／２に抑えることができる。

具体的な数値をあげて説明する。図１１より、アナログ入力電圧ＡｉｎがＶｒｔまたはＶｒｂの場合、コンデンサＣ１〜Ｃ３の単位容量値は５．６１ｆＦである。また、電圧範囲Ｂ２の端におけるコンデンサＣ１〜Ｃ３の単位容量値は５．９９ｆＦである。

アナログ入力電圧Ａｉｎが電圧範囲Ｂ２にある場合には、コンデンサＣ１の電荷量Ｑ１とコンデンサＣ２の電荷量Ｑ２との比は、以下のようになる。すなわち、アナログ入力電圧Ａｉｎが電圧範囲Ｂ２の下限値である場合には、Ｑ１：Ｑ２＝５．９９×４：６．３７５＝４：１．０６４となる。また、アナログ入力電圧ＡｉｎがＶＣＣ／２である場合には、Ｑ１：Ｑ２＝６．７６×４：６．３７５＝４：０．９４３となる。したがって、デジタル変換値の誤差を−０．０５７ビット〜＋０．０６４ビットに抑えることができる。

また、アナログ入力電圧Ａｉｎが電圧範囲Ｂ１またはＢ３にある場合には、コンデンサＣ１の電荷量Ｑ１とコンデンサＣ３の電荷量Ｑ３との比は、以下のようになる。すなわち、アナログ入力電圧Ａｉｎが電圧範囲Ｂ１またはＢ３の下限値である場合には、Ｑ１：Ｑ３＝５．６１×４：５．８＝４：１．０３４となる。また、アナログ入力電圧ＡｉｎがＶＣＣ／２である場合には、Ｑ１：Ｑ３＝５．９９×４：５．８＝４：０．９６８となる。したがって、デジタル変換値の誤差を−０．０３２ビット〜＋０．０３４ビットに抑えることができる。

なお、上記の各数値はあくまで例示であって、電圧範囲Ｂ１〜Ｂ３および参照電圧Ｖｌｏｗの電圧値を最適化することにより、デジタル変換誤差をさらに小さくすることが可能である。

図１２は、参照電圧Ｖｌｏｗ０の設定方法の変形例を示すグラフ図である。
図１２を参照して、コンデンサＣ１〜Ｃ３のバイアス電圧対単位容量特性のグラフは０バイアスを中心として対称な形状になる。したがって、図１１に示した参照電圧Ｖｌｏｗ０に対応するグラフ上の点と対称な点に対応する参照電圧を参照電圧Ｖｌｏｗ０としてもよい。これは、参照電圧Ｖｌｏｗ１についても同様である。

図１３（ａ）は、抵抗ラダー回路４の一部の構成を示す回路図である。図１３（ｂ）は、抵抗ラダー回路４の一部の構成を示す断面図である。

図１３を参照して、抵抗Ｒｒｅｆ間は多層配線化される。すなわち、複数層に抵抗Ｒｒｅｆ間を接続するメタル配線ＭＬが設けられる。また、各配線層のメタル配線ＭＬはスルーホールＴＨを介して接続する。このような構成により、抵抗Ｒｒｅｆ間の配線抵抗を小さくすることができる。

さらに、抵抗Ｒｒｅｆの行列におけるある行の最後の抵抗Ｒｒｅｆと次の行の抵抗Ｒｒｅｆとの間の配線部分である折り返し配線部Ｄ２は、他の抵抗Ｒｒｅｆ間の配線部分である配線部Ｄ１と比べて配線長が長くなる。このため、配線部Ｄ２は、配線部Ｄ１と比べて配線層の数を多くする。このような構成により、配線部Ｄ２の抵抗値と配線部Ｄ１の抵抗値とを等しくすることができる。そして、アナログ／デジタル変換装置１０１のアナログ入力電圧対デジタル変換値特性の直線性を向上させることができる。

図１４は、抵抗ラダー回路４における抵抗Ｒｒｅｆの配置を示す図である。
図１４を参照して、抵抗Ｒｒｅｆの形状は長方形である。また、抵抗ラダー回路４は、複数個のダミー抵抗ＤＲを含む。ダミー抵抗ＤＲは、抵抗Ｒｒｅｆと同じ種類の抵抗である。そして、ダミー抵抗ＤＲは、図１４に示すようにたとえば縦方向に配置された各抵抗Ｒｒｅｆの配置間隔と同じ間隔で、かつ各抵抗Ｒｒｅｆの両側に、各抵抗Ｒｒｅｆに対して平行に配置される。このような構成により、半導体装置２０１の製造工程における抵抗ラダー回路４の仕上がりを均等にすることができる。

ところで、電荷再配分型のアナログ／デジタル変換器にバラクタ容量を用いると、バラクタ容量のバイアス依存性によってアナログ／デジタル変換の誤差が大きくなってしまう。しかしながら、本発明の第１の実施の形態に係る半導体装置２０１では、参照電圧初期値制御部１１は、アナログ入力電圧Ａｉｎのサンプリング時、アナログ入力電圧Ａｉｎに基づいて、下位ビット決定用のコンデンサＣ２およびＣ３に電荷を充電するための参照電圧を決定する。このような構成により、アナログ入力電圧Ａｉｎのサンプリング時におけるコンデンサＣ１の単位容量値とアナログ入力電圧Ａｉｎのサンプリング時におけるコンデンサＣ２およびＣ３の単位容量値との差を小さくすることができ、デジタル変換値の下位ビットの誤差を小さくすることができる。すなわち、本発明の第１の実施の形態に係る半導体装置２０１では、容量素子のバイアス依存性に起因するアナログ／デジタル変換の誤差を低減することができる。

次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

＜第２の実施の形態＞
本実施の形態は、第１の実施の形態に係るアナログ／デジタル変換装置と比べて参照電圧Ｖｌｏｗを１種類としたアナログ／デジタル変換装置に関する。以下で説明する内容以外は第１の実施の形態に係るアナログ／デジタル変換装置と同様である。

図１５は、本発明の第２の実施の形態に係るアナログ／デジタル変換装置１０２の構成を示す図である。

図１５を参照して、アナログ／デジタル変換装置１０２は、電荷再配分型逐次比較アナログ／デジタルコンバータであり、参照電圧生成部３１と、チョッパコンパレータ回路（比較部）３３と、記憶部１０と、参照電圧制御部４１とを備える。参照電圧生成部３１は、抵抗ラダー回路４と、参照電圧切り替え回路３２とを含む。

参照電圧切り替え回路３２は、スイッチＳＷ２と、参照電圧Ｖｈｉｇｈ用の複数個のスイッチＳＷＨと、参照電圧Ｖｌｏｗ用の複数個のスイッチＳＷＬとを含む。図１５では、代表的に参照電圧Ｖｈｉｇｈ用のスイッチＳＷＨ１〜ＳＷＨ３と、参照電圧Ｖｌｏｗ用のスイッチＳＷＬ１〜ＳＷＬ３とを示す。

チョッパコンパレータ回路３３は、スイッチＳＷ１と、コンデンサＣ１およびＣ２と、電位判定回路９とを含む。電位判定回路９は、スイッチＳＷ３と、インバータＧ１とを含む。

参照電圧制御部４１は、参照電圧初期値制御部１１と、参照電圧切り替え部６とを含む。参照電圧初期値制御部１１は、Ｖｌｏｗ初期値決定部５と、複数個のコンパレータとを含む。図１５では、代表的にコンパレータ７および８を示し、以下これらについて説明を行なう。

抵抗ラダー回路４は、複数個の参照電圧を生成し、参照電圧切り替え回路３２および参照電圧初期値制御部１１へ出力する。

参照電圧切り替え回路３２は、抵抗ラダー回路４から受けた複数個の参照電圧の中から２個の電圧を選択し、それぞれ参照電圧（第１の参照電圧）Ｖｈｉｇｈおよび参照電圧（第２の参照電圧）Ｖｌｏｗとしてチョッパコンパレータ回路３３へ出力する。

チョッパコンパレータ回路３３は、アナログ入力電圧Ａｉｎと参照電圧Ｖｈｉｇｈおよび参照電圧Ｖｌｏｗとを比較し、比較結果を表わす電圧を出力する。より詳細には、スイッチＳＷ１の第１端にアナログ入力電圧Ａｉｎが供給される。スイッチＳＷ２の第１端に参照電圧Ｖｈｉｇｈが供給される。コンデンサＣ１およびＣ２の第１端と、インバータＧ１の入力と、スイッチＳＷ３の第１端とが接続される。コンデンサＣ２の第２端に参照電圧Ｖｌｏｗが供給される。スイッチＳＷ３の第２端とインバータＧ１の出力とが接続される。スイッチＳＷ１の第２端と、スイッチＳＷ２の第２端と、コンデンサＣ１の第２端とが接続される。

電位判定回路９は、コンデンサＣ１およびＣ２の第１端の接続点ａにおける電位に基づいてＨレベルまたはＬレベルの電圧を比較結果として記憶部１０および参照電圧切り替え部６へ出力する。このＨレベルまたはＬレベルの電圧が、アナログ入力電圧Ａｉｎのデジタル変換値の１ビットに相当する。

ここで、コンデンサＣ１はアナログ入力電圧Ａｉｎのデジタル変換値の上位ビットを決定するためのものである。また、コンデンサＣ２はアナログ入力電圧Ａｉｎのデジタル変換値の下位ビットを決定するためのものである。デジタル変換値の下位ビットがＮビット（Ｎは１以上の自然数）である場合、コンデンサＣ２の容量はコンデンサＣ１の１／２^Nに設定される。

記憶部１０は、チョッパコンパレータ回路３３から受けたデータすなわち電位判定回路９の出力電圧をたとえば１０ビット分記憶する。また、記憶部１０は、１０ビットの記憶データをアナログ入力電圧Ａｉｎのデジタル変換値として外部へ出力する。

参照電圧切り替え回路３２は、Ｖｌｏｗ初期値決定部５から受けた制御信号ＲＥＦＳＷ２に基づいて、抵抗ラダー回路４から受けた複数個の参照電圧の中から参照電圧Ｖｌｏｗとしてサンプリング時に出力する参照電圧を選択する。

参照電圧切り替え回路３２は、スイッチＳＷ２およびスイッチＳＷＨのオン状態およびオフ状態を切り替えることにより、サンプリング後に行われる上位ビット決定時（第１の比較動作時）および上位ビット決定後に行われる下位ビット決定時（第２の比較動作時）、コンデンサＣ１の第２端へ参照電圧Ｖｈｉｇｈを出力する。また、参照電圧切り替え回路３２は、スイッチＳＷＬのオン状態およびオフ状態を切り替えることにより、サンプリング時、上位ビット決定時および下位ビット決定時、コンデンサＣ２の第２端へ参照電圧Ｖｌｏｗを出力する。

参照電圧制御部４１は、参照電圧切り替え回路３２を制御して、抵抗ラダー回路４からの複数個の参照電圧の中から参照電圧Ｖｈｉｇｈおよび参照電圧Ｖｌｏｗを決定する。

より詳細には、コンパレータ７は、アナログ入力電圧Ｖｉｎと参照電圧ＲＥＦ１とを比較し、比較結果を表わす電圧をＶｌｏｗ初期値決定部５へ出力する。コンパレータ８は、アナログ入力電圧Ｖｉｎと参照電圧ＲＥＦ２とを比較し、比較結果を表わす電圧をＶｌｏｗ初期値決定部５へ出力する。Ｖｌｏｗ初期値決定部５は、サンプリング時、コンパレータ７および８の出力電圧に基づいて、抵抗ラダー回路４からの複数個の参照電圧の中から参照電圧Ｖｌｏｗを選択する。そして、Ｖｌｏｗ初期値決定部５は、選択した参照電圧Ｖｌｏｗを表わす制御信号ＲＥＦＳＷ２を参照電圧切り替え回路３２へ出力する。

参照電圧切り替え部６は、上位ビット決定時、電位判定回路９の出力電圧に基づいて、抵抗ラダー回路４からの複数個の参照電圧の中から参照電圧Ｖｈｉｇｈを選択する。そして、参照電圧切り替え部６は、選択した参照電圧Ｖｈｉｇｈを表わす制御信号ＲＥＦＳＷ１を参照電圧切り替え回路３２へ出力する。上位ビット決定時、参照電圧Ｖｌｏｗはサンプリング時の電圧値が維持される。

参照電圧切り替え部６は、下位ビット決定時、電位判定回路９の出力電圧に基づいて、抵抗ラダー回路４からの複数個の参照電圧の中から参照電圧Ｖｌｏｗの選択を行なう。そして、参照電圧切り替え部６は、選択した参照電圧Ｖｌｏｗを表わす制御信号ＲＥＦＳＷ１を参照電圧切り替え回路３２へ出力する。また、下位ビット決定時、参照電圧Ｖｈｉｇｈは上位ビット比較時の電圧値が維持される。

参照電圧切り替え回路３２は、サンプリング時、制御信号ＲＥＦＳＷ２が表わす参照電圧を選択して参照電圧ＶｌｏｗとしてコンデンサＣ２の第２端へ出力する。また、参照電圧切り替え回路３２は、上位ビット決定時、制御信号ＲＥＦＳＷ１が表わす参照電圧を選択して参照電圧ＶｈｉｇｈとしてコンデンサＣ１の第２端へ出力する。また、参照電圧切り替え回路３２は、下位ビット決定時、制御信号ＲＥＦＳＷ１が表わす参照電圧を選択して参照電圧ＶｌｏｗとしてコンデンサＣ２の第２端へ出力する。

次に、本発明の第２の実施の形態に係るアナログ／デジタル変換装置１０２がアナログ入力電圧Ａｉｎをデジタル値に変換する際の動作について詳細に説明する。なお、スイッチＳＷ１〜ＳＷ３のオン状態およびオフ状態の切り替え制御は、参照電圧切り替え回路３２およびチョッパコンパレータ回路３が行なう構成であってもよいし、参照電圧制御部４１が行なう構成であってもよい。

まず、アナログ／デジタル変換装置１０２はサンプリングモードに遷移し、スイッチＳＷ１およびＳＷ３がオン状態となり、スイッチＳＷ２がオフ状態となる。そうすると、外部からのアナログ入力電圧Ａｉｎに対応する電荷がコンデンサＣ１に充電される。すなわち、アナログ入力電圧Ａｉｎがサンプリングされる。また、接続点ａの電位がインバータＧ１の閾値電圧となる。

また、参照電圧初期値制御部１１は、アナログ入力電圧Ａｉｎに基づいて、抵抗ラダー回路４からの複数個の参照電圧の中から参照電圧Ｖｌｏｗの初期値を選択し、選択した参照電圧Ｖｌｏｗを表わす制御信号ＲＥＦＳＷ２を参照電圧切り替え回路３２へ出力する。

参照電圧切り替え回路３２は、制御信号ＲＥＦＳＷ２に対応する参照電圧を参照電圧ＶｌｏｗとしてコンデンサＣ２の第２端へ出力する。そうすると、コンデンサＣ２に参照電圧Ｖｌｏｗに対応する電荷が充電される。

次に、アナログ／デジタル変換装置１０２は上位ビット比較モードに遷移し、スイッチＳＷ１およびＳＷ３がオフ状態となり、スイッチＳＷ２がオン状態となる。また、参照電圧切り替え部６は、参照電圧Ｖｈｉｇｈの初期値を表わす制御信号ＲＥＦＳＷ１を参照電圧切り替え回路３２へ出力する。参照電圧切り替え回路３２は、制御信号ＲＥＦＳＷ１に対応する参照電圧を参照電圧ＶｈｉｇｈとしてスイッチＳＷ２の第１端へ出力する。

ここで、スイッチＳＷ３がオフ状態であるため、接続点ａはハイインピーダンスであり、サンプリング時に充電されたコンデンサＣ１およびＣ２の電荷は保存される。また、参照電圧Ｖｌｏｗはサンプリング時と同じであり、かつスイッチＳＷ１はオフ状態であることから、接続点ａの電位は参照電圧Ｖｈｉｇｈに応じて変化することになる。たとえば、サンプリングされたアナログ入力電圧Ａｉｎよりも参照電圧Ｖｈｉｇｈの方が小さい場合には、接続点ａの電位はサンプリング時と比べて小さくなる。そうすると、インバータＧ１が認識する接続点ａの電位はＬレベルとなり、インバータＧ１はＨレベルの電圧を出力する。一方、サンプリングされたアナログ入力電圧Ａｉｎよりも参照電圧Ｖｈｉｇｈの方が大きい場合には、接続点ａの電位はサンプリング時と比べて大きくなる。そうすると、インバータＧ１が認識する接続点ａの電位はＨレベルとなり、インバータＧ１はＬレベルの電圧を出力する。

また、参照電圧切り替え部６は、インバータＧ１の出力電圧に基づいて、抵抗ラダー回路４からの複数個の参照電圧の中から参照電圧Ｖｈｉｇｈを選択し、選択した参照電圧Ｖｈｉｇｈを表わす制御信号ＲＥＦＳＷ１を参照電圧切り替え回路３２へ出力する。

参照電圧切り替え回路３２は、制御信号ＲＥＦＳＷ１に対応する参照電圧を新たに参照電圧ＶｈｉｇｈとしてスイッチＳＷ２の第１端へ出力する。

アナログ／デジタル変換装置１０２は、上位ビット比較モードの対象であるすべてのビットが記憶部１０に保存されるまで以上の動作を繰り返す。

上位ビット比較モードの対象であるすべてのビットが記憶部１０に保存されると、アナログ／デジタル変換装置１０２は下位ビット比較モードに遷移する。ここで、参照電圧切り替え回路３２は、上位ビット比較モードにおける最終的な参照電圧Ｖｈｉｇｈを維持する。

参照電圧切り替え部６は、参照電圧Ｖｌｏｗを電位判定回路９の出力電圧に基づいて変更する。

参照電圧切り替え部６は、抵抗ラダー回路４からの複数個の参照電圧の中から参照電圧Ｖｌｏｗを選択し、選択した参照電圧Ｖｌｏｗを表わす制御信号ＲＥＦＳＷ１を参照電圧切り替え回路３２へ出力する。

参照電圧切り替え回路３２は、制御信号ＲＥＦＳＷ１に対応する参照電圧を新たに参照電圧ＶｌｏｗとしてコンデンサＣ２の第２端へ出力する。

そうすると、接続点ａの電位は新たな参照電圧Ｖｌｏｗに応じて変化し、インバータＧ１はＨレベルまたはＬレベルの電圧を出力する。

ここで、前述のように下位ビット比較モードにおいて決定されるデジタル変換値の下位ビットがＮビットである場合、コンデンサＣ２の容量はコンデンサＣ１の１／２^Nに設定される。たとえば、下位ビット比較モードの対象が３ビットである場合には、コンデンサＣ１とコンデンサＣ２との面積比を８：１とすることにより、コンデンサＣ２の容量はコンデンサＣ１の１／８に設定される。

このような構成により、上位ビット比較モードにおける参照電圧と共通の参照電圧を用いながら上位ビット比較モードと比べて接続点ａの電位を細かく変化させることができ、デジタル変換値の下位ビットを決定することができる。すなわち、抵抗ラダー回路４および参照電圧切り替え回路３２の構成の簡易化を図ることができる。

また、参照電圧切り替え部６は、インバータＧ１の出力電圧に基づいて、抵抗ラダー回路４から受けた複数個の参照電圧の中から参照電圧Ｖｌｏｗを新たに選択し、選択した参照電圧Ｖｌｏｗを表わす制御信号ＲＥＦＳＷ１を参照電圧切り替え回路３２へ出力する。

そうすると、接続点ａの電位は新たな参照電圧Ｖｌｏｗに応じて変化し、インバータＧ１はＨレベルまたはＬレベルの電圧を新たに出力する。

アナログ／デジタル変換装置１０２は、下位ビット比較モードの対象であるすべてのビットが記憶部１０に保存されるまで以上の動作を繰り返す。

下位ビット比較モードの対象であるすべてのビットが記憶部１０に保存されると、アナログ／デジタル変換装置１０２はアナログ入力電圧Ａｉｎのデジタル値への変換動作を完了する。

その他の構成および動作は第１の実施の形態に係る半導体装置２０１と同様であるため、ここでは詳細な説明を繰り返さない。

したがって、本発明の第２の実施の形態に係る半導体装置では、本発明の第１の実施の形態に係る半導体装置２０１と同様に、容量素子のバイアス依存性に起因するアナログ／デジタル変換の誤差を低減することができる。

また、本発明の第２の実施の形態に係る半導体装置では、参照電圧Ｖｌｏｗを１種類とする構成により、本発明の第１の実施の形態に係る半導体装置２０１と比べて、コンデンサＣ３および参照電圧Ｖｌｏｗ１用のスイッチが不要となるため、回路構成の簡易化を図ることができる。また、アナログ／デジタル変換処理の簡易化を図ることができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の第１の実施の形態に係る半導体装置２０１の構成およびその使用例を示す図である。本発明の第１の実施の形態に係るアナログ／デジタル変換装置１０１の構成を示す図である。抵抗ラダー回路４および参照電圧切り替え回路２の構成を示す回路図である。（ａ）は、Ｎｗｅｌｌバラクタ容量であるコンデンサの構成を概略的に示す図である。（ｂ）は、Ｎｗｅｌｌバラクタ容量のバイアス電圧対容量特性を示すグラフ図である。Ｎｗｅｌｌバラクタ容量の断面図である。（ａ）は、コンデンサＣ１〜Ｃ３の構成を概略的に示す図である。（ｂ）は、コンデンサＣ１〜Ｃ３のバイアス電圧対容量特性を示すグラフ図である。Ｐｗｅｌｌバラクタ容量の断面図である。キャパドープの断面図である。コンデンサＣ１〜Ｃ３のバイアス電圧対単位容量特性の一例を示すグラフ図である。参照電圧Ｖｌｏｗ０およびＶｌｏｗ１の初期値が固定値であると仮定した場合においてデジタル変換誤差が生じる様子を示す図である。コンデンサＣ１〜Ｃ３のバイアス電圧対単位容量特性と参照電圧Ｖｌｏｗ０およびＶｌｏｗ１との関係を示すグラフ図である。参照電圧Ｖｌｏｗ０の設定方法の変形例を示すグラフ図である。（ａ）は、抵抗ラダー回路４の一部の構成を示す回路図である。（ｂ）は、抵抗ラダー回路４の一部の構成を示す断面図である。抵抗ラダー回路４における抵抗Ｒｒｅｆの配置を示す図である。本発明の第２の実施の形態に係るアナログ／デジタル変換装置１０２の構成を示す図である。

符号の説明

１，３１参照電圧生成部、２，３２参照電圧切り替え回路、３，３３チョッパコンパレータ回路（比較部）、４抵抗ラダー回路、５Ｖｌｏｗ初期値決定部、６参照電圧切り替え部、７，８コンパレータ、９電位判定回路、１０記憶部、１１参照電圧初期値制御部、２１，４１参照電圧制御部、１０１，１０２アナログ／デジタル変換装置、１５１サーボモータ制御部、２０１半導体装置、２０２ピックアップユニット、２０３サーボモータ、３０１光ディスク装置、ＳＷ１〜ＳＷ３，ＳＷＨ，ＳＷＨ１〜ＳＷＨ３，ＳＷＬ，ＳＷＬ１〜ＳＷＬ３，ＳＷＬ１１〜ＳＷＬ１３スイッチ、Ｃ１〜Ｃ３コンデンサ、ＣＡ，ＣＢＮｗｅｌｌバラクタ、Ｇ１インバータ、Ｒｒｅｆ抵抗、ＮＩＳＯＮ型分離層、ＰＷ，ｐ＋Ｐ型拡散層、ＳＴＩＳＴＩ分離層、ＮＷ，ｎ＋Ｎ型拡散層、ＯＸ酸化膜、ＰＯゲート、ＫＤキャパドープ拡散層、Ｍ１，ＭＬメタル配線、ＴＨスルーホール、ＤＲダミー抵抗。

Claims

第１の参照電圧および第２の参照電圧を生成する参照電圧生成部と、
アナログ入力電圧と前記第１の参照電圧および前記第２の参照電圧とを比較し、比較結果を表わす電圧を出力する比較部と、
前記参照電圧生成部を制御して前記第１の参照電圧および前記第２の参照電圧を決定する参照電圧制御部とを備え、
前記比較部は、
前記アナログ入力電圧のサンプリング時、前記アナログ入力電圧を受けて前記アナログ入力電圧に対応する電荷を充電する第１のコンデンサと、
第１端が前記第１のコンデンサの第１端に接続され、前記サンプリング時、前記第２の参照電圧を受けて前記第２の参照電圧に対応する電荷を充電する第２のコンデンサと、
前記第１のコンデンサおよび前記第２のコンデンサの接続点の電位に基づいてＨレベルまたはＬレベルの電圧を前記比較結果として出力する電位判定回路とを含み、
前記参照電圧生成部は、前記サンプリング後の第１の比較動作時および前記第１の比較動作後の第２の比較動作時、前記第１のコンデンサの第２端へ前記第１の参照電圧を出力し、かつ前記サンプリング時、前記第１の比較動作時および前記第２の比較動作時、前記第２のコンデンサの第２端へ前記第２の参照電圧を出力し、
前記参照電圧制御部は、前記アナログ入力電圧に基づいて、前記参照電圧生成部を制御して前記サンプリング時における前記第２の参照電圧を決定し、
かつ前記第１の比較動作時、前記電位判定回路の出力電圧に基づいて、前記参照電圧生成部を制御して前記第１の参照電圧を決定し、
かつ前記第２の比較動作時、前記電位判定回路の出力電圧に基づいて、前記参照電圧生成部を制御して前記第２の参照電圧を決定する半導体装置。
前記参照電圧生成部は、さらに、第３の参照電圧を生成し、
前記比較部は、アナログ入力電圧と前記第１の参照電圧、前記第２の参照電圧および前記第３の参照電圧とを比較し、比較結果を表わす電圧を出力し、
前記参照電圧制御部は、さらに、前記参照電圧生成部を制御して前記第３の参照電圧を決定し、
前記比較部は、さらに、第１端が前記第１のコンデンサの第１端に接続され、前記サンプリング時、前記第３の参照電圧を受けて前記第３の参照電圧に対応する電荷を充電する第３のコンデンサを含み、
前記電位判定回路は、前記第１のコンデンサ、前記第２のコンデンサおよび前記第３のコンデンサの接続点の電位に基づいてＨレベルまたはＬレベルの電圧を前記比較結果として出力し、
前記参照電圧生成部は、さらに、前記サンプリング時、前記第１の比較動作時および前記第２の比較動作時、前記第３のコンデンサの第２端へ前記第３の参照電圧を出力し、
前記参照電圧制御部は、前記アナログ入力電圧に基づいて、前記参照電圧生成部を制御して前記サンプリング時における前記第２の参照電圧および前記第３の参照電圧を決定し、
かつ前記アナログ入力電圧に基づいて、前記第２の参照電圧および前記第３の参照電圧のいずれを前記第２の比較動作時に前記電位判定回路の出力電圧に基づいて変更するかを決定する請求項１記載の半導体装置。
前記第１のコンデンサおよび前記第２のコンデンサは、バラクタ容量である請求項１記載の半導体装置。
前記第１のコンデンサおよび前記第２のコンデンサの各々は、
正電極および負電極を有する第１のバラクタ容量と、
正電極が前記第１のバラクタ容量の負電極に接続され、負電極が前記第１のバラクタ容量の正電極に接続される第２のバラクタ容量とを含む請求項３記載の半導体装置。
前記参照電圧生成部は、
直列接続され、一方端の抵抗が第１の電圧に接続され、他方端の抵抗が前記第１の電圧より小さい第２の電圧に接続された複数個の抵抗と、
前記各抵抗の間にそれぞれ接続される複数個のスイッチとを含み、
前記複数個のスイッチのうち、前記一方端の抵抗に接続される前記スイッチまたは前記一方端の抵抗から連続する複数個の抵抗に接続される複数個の前記スイッチは、ＰチャネルＭＯＳトランジスタであるか、あるいは、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタを含みかつＮチャネルＭＯＳトランジスタと比べてＰチャネルＭＯＳトランジスタのサイズの方が大きく、
他の前記スイッチは、ＮチャネルＭＯＳトランジスタであるか、あるいは、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタを含みかつＰチャネルＭＯＳトランジスタと比べてＮチャネルＭＯＳトランジスタのサイズの方が大きい請求項１記載の半導体装置。