JP4864980B2 - 差動回路からの2次相互変調積を低減するシステム - Google Patents
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Description
(1)I=gm *Vx
ここで、gmは、相互コンダクタンスであり、Vxは、入力信号xの電圧である。
(2)I=a1Vx+a2Vx2+a3Vx3+a4Vx4...
ここで、a1、a2、a3およびa4は係数であり、a2以降の項は、n次の相互変調積と見なされている。
Claims (19)
- 入力信号をクロック信号を用いて変調する差動パッシブCMOS回路であって、
前記クロック信号に応じて前記入力信号を第1出力ノードにつなぐ第1トランジスタを有する第1信号パスと、
相補クロック信号に応じて前記入力信号を第2出力ノードにつなぐ第2トランジスタを有する第2信号パスと、
オフセット信号に応じてオフセット電圧を生成する少なくとも1つのデジタル・アナログ変換器を含むミスマッチ補正回路であって、前記オフセット信号は、nビットワードであり、nは0よりも大きい任意の整数値であり、前記オフセット電圧は、前記第1信号パスと前記第2信号パスの電気的特性を釣り合わせるために前記第1信号パスに動作可能なように接続され、2次相互変調積を最小化するミスマッチ補正回路と、
を備えることを特徴とする差動パッシブCMOSミキサ。 - 前記第1信号パスおよび前記第2信号パスは、対称的なレイアウトを有することを特徴とする請求項1に記載の差動パッシブCMOS回路。
- 前記ミスマッチ補正回路は、第2オフセット信号に応じて第2オフセット電圧を生成する第2デジタル・アナログ変換器を含むことを特徴とする請求項1に記載の差動パッシブCMOS回路。
- 前記ミスマッチ補正回路は、
nビットの前記オフセット信号を記憶し、nビットの前記オフセット信号を前記デジタル・アナログ変換器に供給する第1組のレジスタと、
nビットの前記第2オフセット信号を記憶し、nビットの第2オフセット信号を第2デジタル・アナログ変換器に供給する第2組のレジスタと、
前記オフセット信号と前記第2オフセット信号は順々に受信され、
前記オフセット信号を前記第1組のレジスタに、前記第2オフセット信号を前記第2組のレジスタに選択的につなぐマルチプレクサ回路と、
をさらに含むことを特徴とする請求項3に記載の差動パッシブCMOS回路。 - 前記オフセット信号および前記第2オフセット信号は、前記デジタル・アナログ変換器および前記第2デジタル・アナログ変換器により並列に受信されることを特徴とする請求項3に記載の差動パッシブCMOS回路。
- 前記第1トランジスタは、前記第1トランジスタの閾値電圧を調整するために、前記オフセット電圧につながれたバルク端子を有することを特徴とする請求項1に記載の差動パッシブCMOS回路。
- 前記第2トランジスタは、前記第2トランジスタの閾値電圧を調整するために、前記第2オフセット電圧につながれたバルク端子を有することを特徴とする請求項3に記載の差動パッシブCMOS回路。
- 前記オフセット電圧は、前記第1出力ノードに直接つながれ、前記オフセット電圧は、コモンモード電圧と調整電圧との和であることを特徴とする請求項1に記載の差動パッシブCMOS回路。
- 前記第2オフセット電圧は、前記第2出力ノードに直接つながれ、前記第2オフセット電圧は、コモンモード電圧と調整電圧の和であることを特徴とする請求項3に記載の差動パッシブCMOS回路。
- 前記相補クロック信号に応じて相補入力信号を前記第1出力ノードにつなぐ第3トランジスタを有する第3信号パスと、
前記クロック信号に応じて前記相補入力信号を前記第2出力ノードにつなぐ第4トランジスタを有する第4信号パスと、
をさらに含むことを特徴とする請求項1に記載の差動パッシブCMOS回路。 - 前記ミスマッチ補正回路は、前記オフセット信号に応じて、第2オフセット電圧、第3オフセット電圧および第4オフセット電圧をさらに生成し、前記第2オフセット電圧は、前記第2トランジスタのバルク端子につながれ、前記第3オフセット電圧は、前記第3トランジスタのバルク端子につながれ、前記第4オフセット電圧は、前記第4トランジスタのバルク端子につながれることを特徴とする請求項10に記載の差動パッシブCMOS回路。
- 前記ミスマッチ補正回路は、前記オフセット信号に応じて第2オフセット電圧をさらに生成し、前記オフセット電圧は、前記第1出力ノードに直接つながれ、前記第2オフセット電圧は、前記第2出力ノードに直接つながれることを特徴とする請求項10に記載の差動パッシブCMOS回路。
- 前記ミスマッチ補正回路は、前記オフセット信号に応じて第2オフセット電圧をさらに生成し、前記オフセット電圧は、前記入力信号につながれ、前記第2オフセット電圧は、前記相補入力信号につながれることを特徴とする請求項10に記載の差動パッシブCMOS回路。
- 第1共通入力端子に並列につながれた第1トランジスタおよび第2トランジスタであって、前記第1トランジスタは、クロック信号により制御され、前記第2トランジスタは、相補クロック信号により制御される第1トランジスタおよび第2トランジスタと、
第2共通入力端子に並列につながれた第3トランジスタおよび第4トランジスタであって、前記第3トランジスタは、前記相補クロック信号により制御され、前記第4トランジスタは、前記クロック信号により制御される第3トランジスタおよび第4トランジスタと、
前記第1トランジスタおよび前記第3トランジスタは、第1共通出力端子に並列に接続されており、前記第2トランジスタおよび前記第4トランジスタは、第2共通出力端子に並列に接続されており、
前記第1トランジスタの閾値電圧を設定するために、前記第1トランジスタのバルク端子につながれた第1オフセット電圧と、
前記第2トランジスタの閾値電圧を設定するために、前記第2トランジスタのバルク端子につながれた第2オフセット電圧と、
前記第3トランジスタの閾値電圧を設定するために、前記第3トランジスタのバルク端子につながれた第3オフセット電圧と、
前記第4トランジスタの閾値電圧を設定するために、前記第4トランジスタのバルク端子につながれた第4オフセット電圧と、
ミスマッチ補正回路と、
を備え、
前記ミスマッチ補正回路は、
第1iビット信号に応じて前記第1オフセット電圧を生成する第1デジタル・アナログ変換器と、
第2iビット信号に応じて前記第2オフセット電圧を生成する第2デジタル・アナログ変換器と、
第3iビット信号に応じて前記第3オフセット電圧を生成する第3デジタル・アナログ変換器と、
第4iビット信号に応じて前記第4オフセット電圧を生成する第4デジタル・アナログ変換器と、を有し、
前記第1から第4iビット信号は、nビットのオフセット信号を構成しており、nおよびiは0より大きい整数値である、
ことを特徴とする差動パッシブCMOSミキサ。 - オフセット電圧の組み合わせを印加することにより、製造されたパッシブCMOSミキサ回路における差動出力のミスマッチを補正する方法であって、
a)オフセット電圧のデフォルトの組み合わせを前記ミキサ回路に印加するステップとと、
b)前記ミキサ回路のIIP2値を測定するステップと、
c)前記IIP2値を所定値と比較するステップと、
d)測定されたIIP2値が所定値を満たさないときに新しいオフセット電圧の組み合わせを印加するステップと、
e)測定されたIIP2値が所定値を満たさないとき、測定されたIIP2値が少なくとも所定値となるまでステップb)からd)を繰り返すステップと、
を備えることを特徴とする方法。 - オフセット電圧のデフォルトの組み合わせは、デフォルトのオフセットコードに対応することを特徴とする請求項15に記載の方法。
- 新しいオフセット電圧の組み合わせのそれぞれは、新しいオフセットコードに対応することを特徴とする請求項15に記載の方法。
- オフセット電圧の組み合わせは、前記ミキサ回路におけるn個のトランジスタの対応するバルク端子につながれたn個のオフセット電圧を含み、nは0より大きい整数値であることを特徴とする請求項15に記載の方法。
- オフセット電圧の組み合わせは、前記ミキサ回路の差動出力端子につながれた2つのオフセット電圧、または前記ミキサ回路の差動入力端子につながれた2つのオフセット電圧を含むことを特徴とする請求項15に記載の方法。
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