CN111404489B - 混频器偏压电路 - Google Patents

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Abstract

本发明披露了一种混频器偏压电路，包含一第一参考电压产生电路、一放大器、一第一晶体管阵列、一第一开关阵列、一第二参考电压产生电路、一第二晶体管阵列、一第二开关阵列、一第一电阻以及一第二电阻。混频器偏压电路通过动态追踪转阻放大器的共模电压来提供多个偏压，且通过不对称地调整这些偏压来补偿不平衡和不匹配效应，从而改善射频接收器前端的二阶交越点。

Description

混频器偏压电路
技术领域
本发明涉及混频器偏压电路，尤其涉及具有二阶交越点(second-orderintercept point，以下简称IP2)校正功能的混频器偏压电路。
背景技术
尽管混频器因为具有高集成度和低功耗而被广泛用于射频收发器，但由金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，以下简称MOSFET)所构成的混频器面临着一些设计挑战，例如低输出直流偏移(low output directcurrent offset)以及以IP2和三阶交越点(third-order intercept point，以下简称IP3)为特征的高线性度。现有的接收器可以用直接转换(direct conversion)结构来实现，如图1所示。天线101接收下行链路射频信号，并且经由天线接口单元105将接收到的下行链路射频信号输出到低噪声放大器110。天线接口单元105可以包含双工器(duplexer)、开关、滤波器以及匹配网络。
低噪声放大器110用来增强从天线101所接收到的下行链路射频信号的信号噪声比，并将放大后的下行链路射频信号提供给同相位(in-phase)路径(简称I路径)的混频器120的输入端以及正交相位(quadrature-phase)路径(简称Q路径)的混频器125的输入端。此外，本地振荡器170产生两个差动本地振荡信号，分别是同相位本地振荡信号(标记为0°及180°)和正交相位本地振荡信号(标记为90°及270°)。同相位和正交相位本地振荡信号分别输入混频器120和混频器125。
混频器120混合来自低噪声放大器110的放大后的下行链路射频信号和同相位本地振荡信号，以降频接收到的下行链路射频信号的同相位部分。类似地，混频器125混合来自低噪声放大器110的放大后的下行链路射频信号和正交相位本地振荡信号，以降频接收到的下行链路射频信号的正交相位部分。
混频器120所产生的降频信号被馈送到包含转阻放大器(trans-impedanceamplifier，TIA)130、低通滤波器140和模拟数字转换器150的I路径链路中，以放大和恢复接收到的下行链路射频信号的同相位部分。类似地，混频器125所产生的降频信号被馈送到包含转阻放大器135、低通滤波器145和模拟数字转换器155的Q路径链路中，以放大和恢复接收到的下行链路射频信号的正交相位部分。随后，基频处理器160从射频接收器前端(RFreceiver front-end)接收下行链路射频信号的I路径和Q路径部分，以译码并处理数字的数据流使其成为标准通信形式。
在频分双工(frequency division duplexing，FDD)系统中存在发射机泄漏(transmitter leakage)的情况下，可能会在混频器的输出端产生由发射机的人为或电气干扰所引起的二阶互调失真(second order intermodulation distortion，以下简称IMD2)产物，该IMD2产物使得采用直接转换结构的射频接收器前端变得不灵敏。对时分双工(time division duplexing，TDD)系统来说，当采用直接转换结构的射频接收器前端没有使用表面声波(surface acoustic wave，SAW)滤波器且受到拍频(beat)干扰时，由于带外互调效应(out-of-band intermodulation effect)，IMD2会使所需信号的信号噪声比显著降低。
一般来说，混频器的性能会受到诸如不平衡、不匹配、温度及工艺等各种影响，从而影响射频接收器前端的IP2、直流偏移及镜像抑制比(image rejection ratio，IMR)等性能。众所周知，在射频接收器前端，执行降频的混频器是IMD2的巨大贡献者，而已有一些文献提出了IP2校正，以最小化由混频器中的不匹配和不平衡效应所引起的IMD2产物。然而，这些提出的技术可能受转阻放大器所引起的共模电压变化的影响，导致已校正的混频器发生IP2退化。
图2显示以N信道(n-channel)MOSFET(以下简称NMOS)MMIX_1、MMIX_2、MMIX_3及MMIX_4实施的现有双平衡(double-balanced)混频器的核心220的示意图。混频器的核心220耦接转阻放大器的输入阻抗210。非反相的本地振荡信号VLO_P通过交流耦合电容CLO_P施加到开关晶体管(switching transistor)MMIX_1和MMIX_4的栅极。反相的本地振荡信号VLO_N通过交流耦合电容CLO_N施加到晶体管MMIX_2和MMIX_3的栅极。另外，直流栅极偏压电压VLO_BIAS经由电阻RBIAS_P及RBIAS_N被施加到晶体管MMIX_1至MMIX_4的栅极，以在大信号本地振荡扫描下使晶体管MMIX_1至MMIX_4操作于开关模式。非反相的射频信号VRF_P经由交流耦合电容CRF_P被施加到晶体管MMIX_1和MMIX_2的源极。反相的射频信号VRF_N经由交流耦合电容CRF_N被施加到晶体管MMIX_3和MMIX_4的源极。晶体管MMIX_1和MMIX_3的漏极一起耦接到电阻RL_P，电阻RL_P是转阻放大器的正端VIF_P的输入电阻。晶体管MMIX_2和MMIX_4的漏极一起耦接到电阻RL_N，电阻RL_N是转阻放大器的负端VIF_N的输入电阻。如上所述，因为晶体管MMIX_1至MMIX_4操作于开关模式，晶体管MMIX_1至MMIX_4混合本地振荡信号和射频信号以实现频率转换。然而，非线性成分(例如三阶互调失真(third order intermodulation distortion，以下简称IMD3)及IMD2)会降低射频接收器前端的灵敏度。如前所述，射频接收器前端中的混频器是IMD2非线性成分的巨大贡献者。另外，存在于混频器的电子组件中的不匹配和不对称效应也会放大IMD2。
另外，如图3所示，也已经有通过调节混频器中开关晶体管MMIX_1至MMIX_4的栅极偏压VB_1、VB_2、VB_3及VB_4(由参考电压产生电路305根据控制信号所产生，经由电阻RBIAS分别施加至晶体管MMIX_1、MMIX_2、MMIX_3及MMIX_4)来补偿不平衡的混频器的IP2校正技术，以提高混频器的IP2(320为混频器的核心)。此外，IP2校正算法已被广泛应用于射频接收器前端中。通常，当射频接收器前端的电子组件中存在不匹配、不平衡和直流偏移效应时，IMD2将被放大。通过对混频器的开关晶体管的栅极偏压VB_1、VB_2、VB_3及VB_4进行非对称调整，可以补偿不平衡和不匹配效应，从而提高射频接收器前端的整体IP2性能。然而，上述的IP2校正技术仍然受到转阻放大器的共模电压变化的影响，使得已优化的IP2变差。
发明内容
鉴于先前技术之不足，本发明之一目的在于提供混频器偏压电路，以减少IMD2。
本发明披露一种混频器偏压电路，应用于一射频接收器前端。该射频接收器前端包含一混频器及一转阻放大器。该混频器偏压电路具有分别输出一第一偏压、一第二偏压及一第三偏压之一第一输出端、一第二输出端及一第三输出端。该混频器偏压电路包含一第一参考电压产生电路、一放大器、一第一晶体管阵列、一第一开关阵列、一第二参考电压产生电路、一第二晶体管阵列、一第二开关阵列、一第一电阻以及一第二电阻。该第一参考电压产生电路根据该转阻放大器之一共模电压产生一参考电压。该放大器耦接该第一参考电压产生电路，且具有一第一输入端、一第二输入端及一输出端，其中该第一输入端接收该参考电压，该第二输入端耦接该第二输出端且接收该第二偏压。该第一晶体管阵列包含多个第一晶体管。该第一开关阵列耦接于该第一晶体管阵列与该第一输出端之间且包含多个第一开关，其中这些第一开关的导通个数由一校正码决定。该第二晶体管阵列包含多个第二晶体管，这些第二晶体管耦接该第二参考电压产生电路。该第二开关阵列耦接于该第二晶体管阵列与该第三输出端之间且包含多个第二开关，其中这些第二开关的导通个数由该校正码决定。该第一电阻耦接于该第一输出端及该第二输出端之间。该第二电阻耦接于该第二输出端及该第三输出端之间。
本发明之混频器偏压电路通过动态追踪转阻放大器的共模电压来提供多个偏压，且通过不对称地调整这些偏压来补偿不平衡和不匹配效应，从而改善射频接收器前端的IP2。
有关本发明的特征、实施与功效，兹配合图式作实施例详细说明如下。
附图说明
图1为利用直接转换结构所实现的接收器；
图2为利用NMOS实施的现有双平衡混频器的核心的示意图；
图3为通过调节混频器中开关晶体管的栅极偏压来补偿不平衡的混频器的示意图；
图4为本发明混频器偏压电路应用于射频接收器前端的示意图；
图5为本发明混频器偏压电路与混频器核心连接的示意图；
图6为本发明I路径的混频器偏压电路之一实施例的电路图；
图7为参考电压产生电路之一实施例的电路图；以及
图8为本发明之I路径或Q路径的混频器偏压电路之一实施例的具体电路图。
具体实施方式
以下说明内容之技术用语是参照本技术领域之习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语之解释是以本说明书之说明或定义为准。
本发明之披露内容包含混频器偏压电路。由于本发明之混频器偏压电路所包含之部分组件单独而言可能为已知组件，因此在不影响该装置发明之充分披露及可实施性的前提下，以下说明对于已知组件的细节将予以节略。
图4为本发明混频器偏压电路400应用于射频接收器前端的示意图。混频器偏压电路400可以分别地对I路径的混频器120及Q路径的混频器125进行IP2校正。对I路径而言，混频器偏压电路400根据基频处理器160所输出的校正码CIP_I及转阻放大器130的共模电压VCM_I产生提供给混频器120的第一偏压VIC+、第二偏压VIC及第三偏压VIC-。对Q路径而言，混频器偏压电路400根据基频处理器160所输出的校正码CIP_Q及转阻放大器135的共模电压VCM_Q产生提供给混频器125的第一偏压VQC+、第二偏压VQC及第三偏压VQC-。校正码CIP_I及CIP_Q是基频处理器160根据IP2校正算法所产生。IP2校正算法为现有技术。
图5为本发明混频器偏压电路400与混频器核心连接的示意图。如先前所讨论的，混频器偏压电路400包含用于I路径的电路及用于Q路径的电路，图5的示意图是以I路径为例，此时混频器核心320为混频器120的核心。I路径的混频器偏压电路400a根据共模电压VCM_I及校正码CIP_I产生第一偏压VIC+、第二偏压VIC及第三偏压VIC-，第一偏压VIC+、第二偏压VIC及第三偏压VIC-分别由I路径的混频器偏压电路400a的第一、第二及第三输出端输出。混频器核心320包含两个晶体管对──MMIX_1及MMIX_2为第一对，MMIX_3及MMIX_4为第二对。每个晶体管对的其中一个晶体管的栅极通过电阻RBIAS接收第二偏压VIC，另一晶体管的栅极通过电阻RBIAS接收第一偏压VIC+或第三偏压VIC-。
图6为本发明I路径的混频器偏压电路400a之一实施例的电路图。I路径的混频器偏压电路400a包含参考电压产生电路410、放大器420、第一晶体管阵列430、第一开关阵列440、第二开关阵列450、第二晶体管阵列460、参考电压产生电路470以及反相器480。I路径的混频器偏压电路400a从第一输出端O1、第二输出端O2及第三输出端O3分别输出第一偏压VIC+、第二偏压VIC及第三偏压VIC-。参考电压产生电路410根据共模电压VCM_I产生参考电压VM。
放大器420的第一输入端(例如是反相输入端)接收参考电压VM。放大器420的第二输入端(例如是非反相输入端)耦接第二输出端O2，并且接收第二偏压VIC。第一晶体管阵列430包含多个第一晶体管，这些第一晶体管的栅极耦接放大器420的输出端。第一开关阵列440耦接于第一晶体管阵列430与第一输出端O1之间，并且包含多个第一开关。第一开关阵列440中开关的导通个数由校正码CIP_I控制。
参考电压产生电路470提供参考电压VR。第二晶体管阵列460包含多个第二晶体管，且这些第二晶体管耦接参考电压产生电路470。第二开关阵列450耦接于第二晶体管阵列460与第三输出端O3之间，并且包含多个第二开关。第二开关阵列450中开关的导通个数由校正码CIP_I控制。因为反相器480的设置，所以第一开关阵列440接收到的校正码为第二开关阵列450所接收到的校正码的反相。
电阻R1_1及电阻R2_I串接于第一输出端O1及第三输出端O3之间；更明确地说，电阻R1_1耦接于第一输出端O1及第二输出端O2之间，且电阻R2_I耦接于第二输出端O2及第三输出端O3之间。电阻R1_1及电阻R2_I的电阻值可以是相等或不相等。
放大器420可以例如由误差放大器(error amplifier)实施。参考电压产生电路410及放大器420构成共模电压追踪电路405，也就是说，第二偏压VIC(亦即第二输出端O2的输出及放大器420的输入)与共模电压VCM_I有关。在一个实施例中，共模电压VCM_I上升时第二偏压VIC跟着上升，共模电压VCM_I下降时第二偏压VIC跟着下降。参考电压VM可以设计为VM＝VCM_I+Vth，Vth为混频器核心320中晶体管MMIX-1至MMIX-4的临界电压(threshold voltage)。图7为参考电压产生电路410之一实施例的电路图。参考电压产生电路410包含电流源710、晶体管MN及电阻RCM。电压VCM即是转阻放大器的共模电压(VCM_I或VCM_Q)。
图8为本发明之I路径或Q路径的混频器偏压电路之一实施例的具体电路图。传输晶体管(pass transistor)MP0_I、MP1_I、…、MPN-1_I、MPN_I为构成第一晶体管阵列430的多个第一晶体管。开关晶体管MPS0_I、MPS1_I、…、MPSN-1_I、MPSN_I为构成第一开关阵列440的多个第一开关。这些第一晶体管的栅极耦接放大器420的输出端。这些第一晶体管与这些第一开关呈现一对一的对应关系(皆为N+1个)；更明确地说，传输晶体管MP0_I与开关晶体管MPS0_I串接、晶体管MP1_I与晶体管MPS1_I串接、…，以此类推。
类似地，电流元晶体管(current cell transistor)MN0_I、MN1_I、…、MNN-1_I、MNN_I为构成第二晶体管阵列460的多个第二晶体管。开关晶体管MNS0_I、MNS1_I、…、MNSN-1_I、MNSN_I为构成第二开关阵列450的多个第二开关。这些第二晶体管的栅极耦接参考电压产生电路470。这些第二晶体管与这些第二开关呈现一对一的对应关系(皆为N+1个)；更明确地说，电流元晶体管MN0_I与开关晶体管MNS0_I串接、晶体管MN1_I与晶体管MNS1_I串接、…，以此类推。
放大器420控制传输晶体管MP0_I至MPN_I的栅极，以将放大器420的非反相输入端的输入电压保持在与参考电压VM相同的电位。当共模电压VCM_I提高时，放大器420降低传输晶体管MP0_I至MPN_I的栅极电压，这会增加传输晶体管MP0_I至MPN_I的导通程度，并且第二偏压VIC将再次升高至提高后的共模电压VCM_I之调节电压。反之，当共模电压VCM_I下降时第二偏压VIC将随之降低。在这种配置中，可以将传输晶体管MP0_I至MPN_I控制得非常接近MOSFET的导通程度，这使得第二偏压VIC可以非常接近参考电压VM。此外，共模电压追踪的特征可以确保混频器120中的开关晶体管的栅极偏压VIC、VIC+及VIC-动态工作于相对于来自转阻放大器的共模电压变化的临界偏压点处。如上所述，当由转阻放大器引起共模电压变化时，栅极偏压VIC、VIC+及VIC-也动态追踪共模电压VCM_I，以减小已优化的IP2校准的变化。
参考电压产生电路470包含电压源475、电流源IR及电流汲取晶体管MB_I。电压源475例如是可以提供稳定电压的能隙电压(bandgap voltage)参考电路。参考电压产生电路470在电流汲取晶体管MB_I的栅极提供参考电压VR。第二晶体管阵列460的每个第二晶体管的栅极与电流汲取晶体管MB_I的栅极耦接，因此每个第二晶体管皆与电流汲取晶体管MB_I形成电流镜。
校正码CIP_I的位数等于第一开关及第二开关的个数(N+1)，且呈一对一的对应关系；也就是说，校正码CIP_I的最低有效位(least significant bit，LSB)(b0_I)控制晶体管MPS0_I及MNS0_I导通或不导通，而校正码CIP_I的最高有效位(most significant bit，MSB)(bN_I)控制晶体管MPSN_I及MNSN_I导通或不导通。第一开关及第二开关成对导通或不导通；举例来说，晶体管MPS0_I及MNS0_I受位b0_I控制而同时导通或同时不导通，晶体管MPS1_I及MNS1_I受位b1_I控制同时导通或同时不导通，…，晶体管MPSN_I及MNSN_I受位bN_I控制同时导通或同时不导通。在一个优选的实施例中，N为大于等于1的整数。
校正电流ICAL_I可以表示如下(IMPn_I为第n传输晶体管MPn_I的漏极电流，IMNn_I为第n电流元晶体管MNn_I的漏极电流)：
Figure BDA0002350507060000091
可以通过改变校正码CIP_I的数值来调整校正电流ICAL_I，继而调整第一偏压VIC+及第三偏压VIC-。因此，可根据用于I路径的N+1位校正码CIP_I产生电压降ICal_I×R1_I及ICal_I×R2_I，以调整混频器120中开关晶体管MMIX_1和MMIX_4的栅极偏压。第一偏压VIC+及第三偏压VIC-可以分别表示为VIC+＝VIC+ICal_I×R1_I及VIC-＝VIC-ICal_I×R2_I。由于I路径链路的特性可能与Q路径链路的特性不同，所以基频处理器160为I路径链路产生N+1位校正码CIP_I，以及为Q路径链路产生N+1位校正码CIP_Q。由于校正码CIP_I可能与校正码CIP_Q无关，因此I路径的第一偏压VIC+及第三偏压VIC-可能不同于Q路径的第一偏压VQC+及第三偏压VQC-。此外，校正码CIP_I及CIP_Q是基频处理器160根据IP2算法控制和生成的。
串联的电阻R_I及电容C_I形成前馈路径，以提高I路径中工作于N+1位校准码的LSB的IP2校正的稳定性。电阻R_I及电容C_I为选择性的，也就是说，放大器420的输出亦可以直接耦接第一输出端O1。电流源IR可以是特性与绝对温度无关的电流源，以防止IP2的表现随温度变化。
图5、图6、图8仅以I路径为例做说明，I路径与Q路径的混频器偏压电路实质上相同，本技术领域具有通常知识者可根据以上的披露内容了解Q路径的实施细节。I路径与Q路径的混频器偏压电路可以共享电压源475及电流源IR。虽然上述电路中的晶体管以MOSFET实施，本技术领域具有通常知识者可根据以上的披露内容使用其他种类的晶体管实施，例如双极结型晶体管(bipolar junction transistor，BJT)。
如图4所示，本发明所提出的混频器偏压电路具有IP2校正的功能，可用于混频器中开关晶体管的栅极直流偏压，以减少采用直接转换结构的射频接收器前端的I路径和Q路径链之间的不平衡。通过不对称地调整混频器120和混频器125中开关晶体管的栅极电压VIC、VIC+、VIC-、VQC、VQC+及VQC-，可以补偿不平衡和不匹配效应，从而改善射频接收器前端的IP2。
以另一种观点来说，I路径的混频器偏压电路400a包括共模电压追踪电路405和基于N+1位互补阵列的低压差稳压器(Low-dropout regulator，以下简称LDO)。如图6及图8所示，基于N+1位互补阵列的LDO包含放大器420、第一晶体管阵列430、第一开关阵列440、电阻R1_1、电阻R2_I、第二开关阵列450、第二晶体管阵列460及电流汲取晶体管MB_I。这里的「互补」指的是电路中同时使用P信道(p-channel)MOSFET及NMOS。本发明所提出的基于N+1位互补阵列的LDO是多输入多输出(multiple-input multiple-output，MIMO)架构(多位输入及多电压输出)，可用于调整混频器中开关晶体管MMIX_1至MMIX_4的栅极偏压。
请注意，前述图标中，组件之形状、尺寸、比例以及步骤之顺序等仅为示意，是供本领域普通技术人员了解本发明之用，非用以限制本发明。虽然本发明之实施例如上所述，然而这些实施例并非用来限定本发明，本领域普通技术人员可依据本发明之明示或隐含之内容对本发明之技术特征施以变化，凡此种种变化均可能属于本发明所要求的专利保护范围，换言之，本发明之专利保护范围须视本说明书之申请专利范围所界定者为准。
【符号说明】
101 天线
105 天线接口单元
110 低噪声放大器
120、125 混频器
130、135 转阻放大器
140、145 低通滤波器
150、155 模拟数字转换器
160 基频处理器
170 本地振荡器
210 转阻放大器的输入阻抗
220、320 混频器核心
305、410、470 参考电压产生电路
400 混频器偏压电路
400a I路径的混频器偏压电路
405 共模电压追踪电路
420 放大器
430 第一晶体管阵列
440 第一开关阵列
460 第二晶体管阵列
450 第二开关阵列
480 反相器
O1 第一输出端
O2 第二输出端
O3 第三输出端
VR、VM 参考电压
RL_P、RL_N、RBIAS_P、RBIAS_N、RBIAS、R1_1、R2_1、R_I 电阻
MMIX_1、MMIX_2、MMIX_3、MMIX_4 晶体管
MP0_I、MP1_I、MPN-1_I、MPN_I 传输晶体管
MPS0_I、MPS1_I、MPSN-1_I、MPSN_I、MNS0_I、MNS1_I、MNSN-1_I、MNSN_I 开关晶体管
MN0_I、MN1_I、MNN-1_I、MNN_I 电流元晶体管
CLO_P、CLO_N、CRF_P、CRF_N 交流耦合电容
C_I 电容
710 电流源
MN 晶体管
RCM 电阻
475 电压源
IR 电流源
MB_I 电流汲取晶体管
ICAL_I 校正电流
VIC+ 第一偏压
VIC 第二偏压
VIC- 第三偏压
VCM、VCM_I、VCM_Q 共模电压
CIP_I、CIP_Q 校正码。

Claims (7)

1.一种混频器偏压电路，应用于一射频接收器前端，该射频接收器前端包含一混频器及一转阻放大器，该混频器偏压电路具有分别输出一第一偏压、一第二偏压及一第三偏压之一第一输出端、一第二输出端及一第三输出端，该混频器偏压电路包含：
一第一参考电压产生电路，用来根据该转阻放大器之一共模电压产生一参考电压；
一放大器，耦接该第一参考电压产生电路，具有一第一输入端、一第二输入端及一输出端，该第一输入端接收该参考电压，该第二输入端耦接该第二输出端且接收该第二偏压；
一第一晶体管阵列，包含多个第一晶体管；
一第一开关阵列，耦接于该第一晶体管阵列与该第一输出端之间且包含多个第一开关，其中该多个第一开关的导通个数由一校正码决定；
一第二参考电压产生电路；
一第二晶体管阵列，包含多个第二晶体管，该多个第二晶体管耦接该第二参考电压产生电路；
一第二开关阵列，耦接于该第二晶体管阵列与该第三输出端之间且包含多个第二开关，其中该多个第二开关的导通个数由该校正码决定；
一第一电阻，耦接于该第一输出端及该第二输出端之间；以及
一第二电阻，耦接于该第二输出端及该第三输出端之间。
2.如权利要求1所述的混频器偏压电路，其中该多个第一晶体管与该多个第一开关呈现一对一的对应关系，且该多个第二晶体管与该多个第二开关呈现一对一的对应关系。
3.如权利要求2所述的混频器偏压电路，其中该多个第一开关的个数等于该多个第二开关的个数，且该多个第一开关的导通个数等于该多个第二开关的导通个数。
4.如权利要求2所述的混频器偏压电路，其中该多个第一开关的源极耦接对应的第一晶体管的漏极，该多个第一开关的栅极接收该校正码，该多个第一开关的漏极耦接该第一输出端；以及该多个第二开关的源极耦接对应的第二晶体管的漏极，该多个第二开关的栅极接收该校正码，该多个第二开关的漏极耦接该第三输出端。
5.如权利要求1所述的混频器偏压电路，其中该多个第一开关的个数与该多个第二开关的个数相同。
6.如权利要求1所述的混频器偏压电路，还包含：
一第三电阻；以及
一电容；
其中该第三电阻及该电容串接于该放大器的该输出端与该第一输出端之间。
7.如权利要求1所述的混频器偏压电路，其中该多个第一晶体管的栅极耦接该放大器的该输出端，且该多个第二晶体管的栅极接收该第二参考电压产生电路所提供的一偏压。
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