CN115378520A - 基于数字基带的载波泄漏及iq幅度失调校准电路及方法 - Google Patents

基于数字基带的载波泄漏及iq幅度失调校准电路及方法 Download PDF

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Abstract

本发明公开了一种基于数字基带的载波泄漏及IQ幅度失调校准电路，该电路包括平方电路、滤波电路与放大电路。进行校准时，首先通过数字基带向数模转换器(DAC)发射中频测试信号，并将上混频器的差分输出输入校准电路中进行平方、滤波与放大的操作，得到与幅度失调量以及载波泄漏量成比例的信号，再将该信号发送回数字基带中，数字基带接收后向DAC发射偏移码来实现反馈调节，实现对幅度失调以及载波泄漏的抑制作用。该校准电路结构简单，矫正效果好，具有良好的应用价值。

Description

基于数字基带的载波泄漏及IQ幅度失调校准电路及方法
技术领域
本发明提出一种基于数字基带的载波泄漏及IQ幅度失调校准电路及方法，属于发射机失调校准领域。
背景技术
由于数模转换器(DAC)、滤波器及上混频器的直流失调，本振信号的耦合路径偏差，电路的非对称如本振开关、射频跨导级等因素，直接上变频发射机中会存在IQ幅度失调以及载波泄漏的问题。IQ幅度失调会引入镜像频率信号，影响输出信号的调制质量，恶化误差矢量幅度(EVM)，而载波泄漏则会在输出产生无效的载波信号，不仅会浪费发射能量，还会破坏信号质量，影响EVM，引入相位误差，恶化发射信号的信噪比。在上述背景下，本发明提出一种基于数字基带的载波泄漏及IQ幅度失调校准电路，当数字基带向DAC发射中频测试信号时，将上混频器的输出接入本发明的校准电路输入端，可在输出端得到与直流失调量及IQ幅度失调量成比例的信号，将该信号传回数字基带，并根据回传信号对DAC发射相应偏移码，即可通过反馈将直流失调及幅度失调进行抑制，实现校准功能。
发明内容
(一)解决的技术问题
针对背景技术中提出的技术问题，本发明提供了一种基于数字基带的载波泄漏及IQ幅度失调校准电路，可以对直接变频发射机中的直流失调量及IQ幅度失调量进行校准，从而减小其对发射信号质量的影响。
(二)技术方案
本发明提供如下技术方案：一种基于数字基带的载波泄漏及IQ幅度失调校准电路，包括：平方电路，滤波电路与放大电路。设IQ两路的直流失调量和幅度分别为K1、K2、A1、A2，本振信号频率为ωLO，输入信号频率为ω1，当带有载波泄漏和幅度失调的差分信号经过平方电路进行自平方后会得到频率分量为DC，ω1，2ω1，2ωLO，2ωLO±ω1，2ωLO±2ω1的信号，其中与直流失调量及幅度量成比例的频率分量为ω1和2ω1，将此信号经过滤波及放大的处理，将频率分量为ω1和2ω1的信号筛选出来进行放大并发送回数字基带中，数字基带接收到该信号后对其进行快速傅里叶变换处理，得到与之相关的频率分量幅度，根据幅度值对DAC发送相应偏移码来进行反馈调节，实现载波泄漏与IQ幅度失调的校准。
优选的，所述的平方电路包括：第一P型金属氧化物晶体管(以下简称PMOS管)P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第一电阻R1、第二电阻R2、第三电阻R3，第一电容C1、第二电容C2，其中：
所述第一PMOS管P1的源极接电源；P1的栅极接P1的漏极；P1的漏极接第一电阻R1的正极；R1的负极接地；第二PMOS管P2的源极接电源；P2的栅极接P1的栅极；P2的漏极接第三PMOS管P3的源极；P3的栅极接第二电阻R2的正极；P3的漏极接地；R2的负极接偏置电压VG1；第一电容C1的正极接输入信号INP；C1的负极接P3的栅极；第四PMOS管P4的源极接P2的漏极；P4的栅极接第三电阻R3的正极；P4的漏极接地；R3的负极接地；第二电容C2的正极接输入信号INN；C2的负极接P4的栅极；
所述的滤波电路包括：第一N型金属氧化物晶体管(以下简称NMOS管)N1、第四电阻R4、第四电容C4、第五电容C5、第六电容C6、第七电容C7，其中：
所述第四电阻R4的正极接P2的漏极；R4的负极接第一NMOS管N1的栅极；N1的源极接地；N1的漏极接地；第四电容C4的正极接第四NMOS管N4的漏极；C4的负极接第八电阻R8的正极；第五电容C5的正极接第五NMOS管N5的漏极；C5的负极接第九电阻R9的正极；第六电容C6的正极接第七NMOS管N7的漏极；C6的负极接第十二电阻的正极；第七电容C7的正极接第八NMOS管N8的漏极；C7的负极接第十三电阻R13的正极；
所述的放大电路包括：第五PMOS管P5、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第十一NMOS管N11、第十二NMOS管N12、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第九电阻R9、第十电阻R10、第十一电阻R11、第十二电阻R12、第十三电阻R13、第三电容C3、第四电容C4、第五电容C5、第六电容C6、第七电容C7，其中：
所述第五PMOS管P5的源极接电源；P5的栅极接P1的栅极；P5的漏极接第二NMOS管N2的漏极；N2的栅极接N2的漏极；N2的源极接地；第三NMOS管N3的源极接地；M3的栅极接N2的栅极；N3的漏极接N4的源极；N4的栅极接N1的栅极；N4的漏极接第六电阻R6的负极；R6的正极接电源；N5的源极接N3的漏极；N5的栅极接第五电阻R5的负极；N5的漏极接第七电阻R7的负极；R7的正极接电源；R5的正极接N4的栅极；第三电容C3的正极接N5的栅极；C3的负极接地；C4的正极接N4的漏极；C4的负极接R8的正极；C5的正极接N5的漏极；C5的负极接R9的正极；R8的负极接偏置电压VG2；R9的负极接偏置电压VG2；第六NMOS管N6的源极接地；N6的栅极接N2的栅极；N6的漏极接N7的源极；N7的栅极接R8的正极；N7的漏极接第十电阻R10的负极；R10的正极接电源；N8的源极接N6的漏极；N8的栅极接R9的正极；N8的漏极接第十一电阻R11的负极；R11的正极接电源；C6的正极接N7的漏极；C6的负极接R12的正极；C7的正极接N8的漏极；C7的负极接R13的正极；R12的负极接偏置电压VG2；R13的负极接偏置电压VG2；第九NMOS管N9的源极接地；N9的栅极接N2的栅极；N9的漏极接输出端OUTP；第十NMOS管N10的源极接地；N10的栅极接N2的栅极；N10的漏极接输出端OUTN；第十一NMOS管N11的源极接输出端OUTP；N11的栅极接R12的正极；N11的漏极接电源；第十二NMOS管N12的源极接输出端OUTN；N12的栅极接R13的正极；N12的源极接电源。
(三)有益效果
本发明提出的基于数字基带的载波泄漏及IQ幅度失调校准电路，具有以下效果：
1、通过在射频发射部分引入该校准电路，可以有效降低载波泄漏及IQ幅度失调对发射信号质量的影响；
2、校准电路结构简单，功耗小，且校准与补偿主要在数字基带中进行，成本较低；
3、该发明提出的平方电路相比于传统平方电路效果更好，在MOS管处于饱和区与线性区的情况下均能工作。
附图说明
图1为本发明的一种基于数字基带的载波泄露及IQ幅度失调校准电路的一个优选实施例的电路图；
图2为本发明的校准电路的一个优选实施例的校准框图；
图3为本发明的载波泄漏及IQ幅度失调的校准流程图；
图4为载波泄漏及IQ幅度失调校准前后上混频器输出频谱对比图。
具体实施方式
下面结合附图对本发明作更进一步的说明。
如图1所示为一种基于数字基带的载波泄漏及IQ幅度失调校准电路，包括：平方电路、滤波电路与放大电路。
如图1所示，本实施例中，所述的平方电路包括：第一P型金属氧化物晶体管(以下简称PMOS管)P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第一电阻R1、第二电阻R2、第三电阻R3，第一电容C1、第二电容C2，其中：
所述第一PMOS管P1的源极接电源；P1的栅极接P1的漏极；P1的漏极接第一电阻R1的正极；R1的负极接地；第二PMOS管P2的源极接电源；P2的栅极接P1的栅极；P2的漏极接第三PMOS管P3的源极；P3的栅极接第二电阻R2的正极；P3的漏极接地；R2的负极接偏置电压VG1；第一电容C1的正极接输入信号INP；C1的负极接P3的栅极；第四PMOS管P4的源极接P2的漏极；P4的栅极接第三电阻R3的正极；P4的漏极接地；R3的负极接地；第二电容C2的正极接输入信号INN；C2的负极接P4的栅极；
所述的滤波电路包括：第一N型金属氧化物晶体管(以下简称NMOS管)N1、第四电阻R4、第四电容C4、第五电容C5、第六电容C6、第七电容C7，其中：
所述第四电阻R4的正极接P2的漏极；R4的负极接第一NMOS管N1的栅极；N1的源极接地；N1的漏极接地；第四电容C4的正极接第四NMOS管N4的漏极；C4的负极接第八电阻R8的正极；第五电容C5的正极接第五NMOS管N5的漏极；C5的负极接第九电阻R9的正极；第六电容C6的正极接第七NMOS管N7的漏极；C6的负极接第十二电阻的正极；第七电容C7的正极接第八NMOS管N8的漏极；C7的负极接第十三电阻R13的正极；
所述的放大电路包括：第五PMOS管P5、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第十一NMOS管N11、第十二NMOS管N12、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第九电阻R9、第十电阻R10、第十一电阻R11、第十二电阻R12、第十三电阻R13、第三电容C3、第四电容C4、第五电容C5、第六电容C6、第七电容C7，其中：
所述第五PMOS管P5的源极接电源；P5的栅极接P1的栅极；P5的漏极接第二NMOS管N2的漏极；N2的栅极接N2的漏极；N2的源极接地；第三NMOS管N3的源极接地；M3的栅极接N2的栅极；N3的漏极接N4的源极；N4的栅极接N1的栅极；N4的漏极接第六电阻R6的负极；R6的正极接电源；N5的源极接N3的漏极；N5的栅极接第五电阻R5的负极；N5的漏极接第七电阻R7的负极；R7的正极接电源；R5的正极接N4的栅极；第三电容C3的正极接N5的栅极；C3的负极接地；C4的正极接N4的漏极；C4的负极接R8的正极；C5的正极接N5的漏极；C5的负极接R9的正极；R8的负极接偏置电压VG2；R9的负极接偏置电压VG2；第六NMOS管N6的源极接地；N6的栅极接N2的栅极；N6的漏极接N7的源极；N7的栅极接R8的正极；N7的漏极接第十电阻R10的负极；R10的正极接电源；N8的源极接N6的漏极；N8的栅极接R9的正极；N8的漏极接第十一电阻R11的负极；R11的正极接电源；C6的正极接N7的漏极；C6的负极接R12的正极；C7的正极接N8的漏极；C7的负极接R13的正极；R12的负极接偏置电压VG2；R13的负极接偏置电压VG2；第九NMOS管N9的源极接地；N9的栅极接N2的栅极；N9的漏极接输出端OUTP；第十NMOS管N10的源极接地；N10的栅极接N2的栅极；N10的漏极接输出端OUTN；第十一NMOS管N11的源极接输出端OUTP；N11的栅极接R12的正极；N11的漏极接电源；第十二NMOS管N12的源极接输出端OUTN；N12的栅极接R13的正极；N12的源极接电源。
如图2所示为本发明的校准电路应用于直接变频发射机中的一个优选实施例的校准框图，如图3所示为载波泄漏和IQ幅度失调的校准流程图，下面结合图2和图3对校准过程进行详述：
S1：通过数字基带向DAC的I路发射中频测试信号，Q路不发射；
S2：上变频输出信号经校准电路处理后发送回数字基带，数字基带检测到该信号并进行快速傅里叶变换处理，得到ω1和2ω1的频谱幅度，此时观察ω1分量的幅度是否为0，若不为0，则通过数字基带向DAC发送相反的偏移码；
S3：持续步骤S2，直至ω1分量的幅度为0；
S4：当ω1分量的幅度为0后，通过数字基带向DAC的Q路发射中频测试信号，I路不发射；
S5：上变频输出信号经校准电路处理后发送回数字基带，数字基带检测到该信号并进行快速傅里叶变换处理，得到ω1和2ω1的频谱幅度，此时观察ω1分量的幅度是否为0，若不为0，则通过数字基带向DAC发送相反的偏移码；
S6：持续步骤S5，直至ω1分量的幅度为0；
S7：当ω1分量的幅度为0后，记录此时经过快速傅里叶变换得到的2ω1分量的幅度；
S8：通过数字基带向DAC的I路发射中频测试信号，Q路不发射，同时改变发送信号摆幅，即改变发送码；
S9：上变频输出信号经校准电路处理后发送回数字基带，数字基带检测到该信号并进行快速傅里叶变换处理，得到ω1和2ω1的频谱幅度，此时观察2ω1分量的幅度是否等于之前记录的2ω1分量的幅度，若不相等，则通过数字基带改变向DAC的I路发送的偏移码；
S10：当两个2ω1分量的幅度相等时，校准完成。
如图4所示为本发明的一种基于数字基带的载波泄漏及IQ幅度失调校准电路校准前后上变频器的输出频谱对比图，可以看到校准前后，载波分量被抑制了17.1dB，可以实现良好的校准效果。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (5)

1.一种基于数字基带的载波泄漏及IQ幅度失调校准电路，其特征在于，包括：平方电路，滤波电路与放大电路。
2.根据权利要求1所述的基于数字基带的载波泄漏及IQ幅度失调校准电路，其特征在于：所描述的平方电路包括：第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第一电阻R1、第二电阻R2、第三电阻R3，第一电容C1、第二电容C2，其中：
所第一PMOS管P1的源极接电源；P1的栅极接P1的漏极；P1的漏极接第一电阻R1的正极；R1的负极接地；第二PMOS管P2的源极接电源；P2的栅极接P1的栅极；P2的漏极接第三PMOS管P3的源极；P3的栅极接第二电阻R2的正极；P3的漏极接地；R2的负极接偏置电压VG1；第一电容C1的正极接输入信号INP；C1的负极接P3的栅极；第四PMOS管P4的源极接P2的漏极；P4的栅极接第三电阻R3的正极；P4的漏极接地；R3的负极接地；第二电容C2的正极接输入信号INN；C2的负极接P4的栅极。
3.根据权利要求1所述的基于数字基带的载波泄漏及IQ幅度失调校准电路，其特征在于：所述的滤波电路包括：第一NMOS管N1、第四电阻R4、第四电容C4、第五电容C5、第六电容C6、第七电容C7，其中：
所述第四电阻R4的正极接P2的漏极；R4的负极接第一NMOS管N1的栅极；N1的源极接地；N1的漏极接地；第四电容C4的正极接第四NMOS管N4的漏极；C4的负极接第八电阻R8的正极；第五电容C5的正极接第五NMOS管N5的漏极；C5的负极接第九电阻R9的正极；第六电容C6的正极接第七NMOS管N7的漏极；C6的负极接第十二电阻的正极；第七电容C7的正极接第八NMOS管N8的漏极；C7的负极接第十三电阻R13的正极。
4.根据权利要求1所述的基于数字基带的载波泄漏及IQ幅度失调校准电路，其特征在于：所述的放大电路包括：第五PMOS管P5、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第十一NMOS管N11、第十二NMOS管N12、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第九电阻R9、第十电阻R10、第十一电阻R11、第十二电阻R12、第十三电阻R13、第三电容C3、第四电容C4、第五电容C5、第六电容C6、第七电容C7，其中：
所述第五PMOS管P5的源极接电源；P5的栅极接P1的栅极；P5的漏极接第二NMOS管N2的漏极；N2的栅极接N2的漏极；N2的源极接地；第三NMOS管N3的源极接地；M3的栅极接N2的栅极；N3的漏极接N4的源极；N4的栅极接N1的栅极；N4的漏极接第六电阻R6的负极；R6的正极接电源；N5的源极接N3的漏极；N5的栅极接第五电阻R5的负极；N5的漏极接第七电阻R7的负极；R7的正极接电源；R5的正极接N4的栅极；第三电容C3的正极接N5的栅极；C3的负极接地；C4的正极接N4的漏极；C4的负极接R8的正极；C5的正极接N5的漏极；C5的负极接R9的正极；R8的负极接偏置电压VG2；R9的负极接偏置电压VG2；第六NMOS管N6的源极接地；N6的栅极接N2的栅极；N6的漏极接N7的源极；N7的栅极接R8的正极；N7的漏极接第十电阻R10的负极；R10的正极接电源；N8的源极接N6的漏极；N8的栅极接R9的正极；N8的漏极接第十一电阻R11的负极；R11的正极接电源；C6的正极接N7的漏极；C6的负极接R12的正极；C7的正极接N8的漏极；C7的负极接R13的正极；R12的负极接偏置电压VG2；R13的负极接偏置电压VG2；第九NMOS管N9的源极接地；N9的栅极接N2的栅极；N9的漏极接输出端OUTP；第十NMOS管N10的源极接地；N10的栅极接N2的栅极；N10的漏极接输出端OUTN；第十一NMOS管N11的源极接输出端OUTP；N11的栅极接R12的正极；N11的漏极接电源；第十二NMOS管N12的源极接输出端OUTN；N12的栅极接R13的正极；N12的源极接电源。
5.基于权利要求1-4任一所述的校准电路的基于数字基带的载波泄漏及IQ幅度失调校准方法，其特征在于，包括如下步骤：
S1：通过数字基带向DAC的I路发射中频测试信号，Q路不发射；
S2：上变频输出信号经校准电路处理后发送回数字基带，数字基带检测到该信号并进行快速傅里叶变换处理，得到ω1和2ω1的频谱幅度，此时观察ω1分量的幅度是否为0，若不为0，则通过数字基带向DAC发送相反的偏移码；
S3：持续步骤S2，直至ω1分量的幅度为0；
S4：当ω1分量的幅度为0后，通过数字基带向DAC的Q路发射中频测试信号，I路不发射；
S5：上变频输出信号经校准电路处理后发送回数字基带，数字基带检测到该信号并进行快速傅里叶变换处理，得到ω1和2ω1的频谱幅度，此时观察ω1分量的幅度是否为0，若不为0，则通过数字基带向DAC发送相反的偏移码；
S6：持续步骤S5，直至ω1分量的幅度为0；
S7：当ω1分量的幅度为0后，记录此时经过快速傅里叶变换得到的2ω1分量的幅度；
S8：通过数字基带向DAC的I路发射中频测试信号，Q路不发射，同时改变发送信号摆幅，即改变发送码；
S9：上变频输出信号经校准电路处理后发送回数字基带，数字基带检测到该信号并进行快速傅里叶变换处理，得到ω1和2ω1的频谱幅度，此时观察2ω1分量的幅度是否等于之前记录的2ω1分量的幅度，若不相等，则通过数字基带改变向DAC的I路发送的偏移码；
S10：当两个2ω1分量的幅度相等时，校准完成。
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CN115987308A (zh) * 2023-02-16 2023-04-18 芯翼信息科技(南京)有限公司 杂散信号的抑制方法及抑制电路
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