JP4827933B2 - データパケットを送信する方法およびデバイス - Google Patents

Description

本発明は、通信分野に関し、より正確には、高速パケット伝送に関する。

現在の技術状態によれば、データパケットを送信する方法は、誤ったパケットを再送するためにパケットの受信を確認するメカニズムを実施する。

ＭＡＣ（「媒体アクセス制御、Ｍｅｄｉｕｍ Ａｃｃｅｓｓ Ｃｈａｎｎｅｌ」を表わす）レイヤでは、送信されるデータすなわちＭＳＤＵ（「ＭＡＣサービスデータユニット、ＭＡＣ Ｓｅｒｖｉｃｅ Ｄａｔａ Ｕｎｉｔ」を表わす）は、ＭＡＣヘッダとともにＰＤＵ（「プロトコルデータユニット、Ｐｒｏｔｏｃｏｌ Ｄａｔａ Ｕｎｉｔ」を表わす）にカプセル化される。ＭＳＤＵが送信されるとき、ＭＳＤＵは、束ねられてもよいし（いくつかのＭＳＤＵのいくつかのフラグメントが１つのＰＤＵで送信される）、また単にばらばらに分けられてもよい（１つのＭＳＤＵの一部（すなわちフラグメント）だけが１つのＰＤＵで送信され、残りの部分は１つ以上の他のＰＤＵで送信される）。ＡＲＱ（「自動再送要求、Ａｕｔｏｍａｔｉｃ Ｒｅｐｅａｔ Ｒｅｑｕｅｓｔ」を表わす）を有する通信に関しては、ＭＳＤＵのフラグメントはいくつかのブロックに分けられ、各ブロックは受信を確認されなければならない。ＩＥＥＥ８０２．１６規格によれば、フラグメントは、発送も受信確認もされていない連続するブロックを備えなければならない。

送信／受信局のマイクロプロセッサによって実施されるそのような方法について図１に示し、この方法は、初期設定ステップ１０から始まり、その過程では、カレントブロックを示す変数が１番目に送信するブロックを指す。次いで、ステップ１１の過程では、１ブロックセットに一致する１ＭＳＤＵに対応する１つ以上のデータパケットが送信される。その後ステップ１２の過程では、局は、誤り記述子を待ちそれを受信する。送信された各ブロックは、その受信機での受信が良好か不良かに応じて、肯定応答されるかまたはされない。次いで、１３の過程では、マイクロプロセッサが、送信した１番目のブロックに一致するカレントブロックポインタを初期設定する。その後テスト１４の過程では、マイクロプロセッサは、カレントブロックがその受信機によって確かに受信されたどうかを確認する。肯定の場合、ステップ１５の過程でマイクロプロセッサが、再送するブロックのリストの中にカレントブロックに相当するブロックを挿入することにより、再送するブロックのリストを更新する。否定の場合またはステップ１５に続いて、テスト１６の過程でマイクロプロセッサは、カレントブロックが送信する最後のブロックに相当するかどうかを確認する。最後のブロックである場合、ステップ１１が繰り返され、送信されるブロックは、新しいブロックに相当するか、またはステップ１５の過程で更新したリストに一致する再送するブロックに相当する。最後のブロックでない場合、ステップ１７の過程で、マイクロプロセッサは、カレントブロックポインタで送信する次のブロックを指すことにより、カレントブロックポインタを更新する。その後、テスト１４が繰り返される。従って、送信（１回目の送信または受信確認不良に続く再送）するブロックのリストの更新のプロセスは、基本の演算数が多い（ＭＳＤＵに存在するブロック数の少なくとも２倍（ステップ１４から１７までに相当））ので、比較的長い。それ故この技術は、高い応答性を必要とするアプリケーション（例えば、オーディオビジュアルストリーム伝送タイプのアプリケーション）に適していないという欠点を生じる。

本発明は、先行技術の上記の欠点を軽減することを目的とする。

より詳細には、本発明の目的は、通信システムの性能（例えば、特に再送要求受信後に通信リンクに送信するデータブロックを決定するスピード）を改善することである。

この目的のために、本発明は、データパケットを送信する方法を提案し、その方法は、
−送信するパケットの少なくとも１つの記述子を第１のレジスタに書き込むステップと、
−第１のレジスタのコンテンツに基づいて１番目に送信するデータパケットを決定するステップと、１番目に送信するデータパケットの識別子を第２のレジスタに記録するステップと、
−データパケットセットを送信するステップと
を備え、送信するパケットの各記述子はセットに属する各パケットの状態を表す情報を備え、各パケットの状態はパケットが送信されるか否かを示すことを特徴とする。

特定の特徴によれば、１番目のパケットを決定するステップは、最長でもバイナリデータ数で表される第１のレジスタのサイズより完全に小さいクロックサイクル数内、好ましくは最長でも１クロックサイクル内に実行される単純なステップである。

好ましい特徴によれば、方法は、１番目に送信するデータパケットとともに、連続して送信するパケット数を決定するステップを備える。

有利なことに、連続して送信するパケット数を決定するステップは、最長でもバイナリデータ数で表される第１のレジスタのサイズより完全に小さいクロックサイクル数内、好ましくは最長でも１クロックサイクル内に実行される単純なステップである。

好ましくは、１番目のパケットを決定するステップと連続して送信するパケット数を決定するステップとを、同時に行う。

有利な特徴によれば、方法は、連続して送信するパケット数を第２のレジスタに記録するステップを備える。

有利なことに、第２のレジスタの読み取りは、送信する必要があることを第２のレジスタが示す各パケットの状態について、第１のレジスタに純粋に電子的な更新をもたらす。

特定の特徴によれば、第２のレジスタの読み取りおよび第１のレジスタの対応する更新は、最長でも１クロックサイクル内に行われる。

特定の特徴によれば、送信するパケットの１つ以上の記述子の少なくとも１つは、前に送信したパケットに対応する確認応答パケットの受信後、またはパケット送信に続くタイムアウト終了後に更新した、パケットの現在の送信の状態の記述子である。

有利なことに、第１のレジスタのコンテンツに基づいて１番目に送信するデータパケットを決定するステップと１番目に送信するデータパケットの識別子を第２のレジスタに記録するステップとは、記述子が送信するパケットに相当する状態を表す情報を備える限り繰り返される。

好ましくは、ある状態に相当するパケットは、少なくとも一部は状態を表す情報の位置によって識別される。

特定の特徴によれば、データパケットセットの伝送は、無線チャネルで実行される。

本発明は、データパケットを送信するデバイスにも関し、デバイスは、
−送信するパケットの少なくとも１つの記述子を第１のレジスタに書き込む手段と、
−第１のレジスタのコンテンツに基づいて１番目に送信するデータパケットを決定する手段と、１番目に送信するデータパケットの識別子を第２のレジスタに記録する手段と、
−データパケットセットを送信する手段と
を備え、送信するパケットの各記述子はセットに属する各パケットの状態を表す情報を備え、各パケットの状態はパケットが送信されるか否かを示すことを特徴とする。

添付の図面を参照して以下の説明を読むことにより、本発明をもっとよく理解し、他の特徴および利点も見えてくるだろう。

図２は、本発明の特定の実施形態による通信ネットワーク２を表す。

ネットワーク２は、例えばＩＥＥＥ８０２．１６タイプの無線ネットワークであり、
−アクセスポイント２０と
−端末２１、２２と
を備える。

アクセスポイント２０は、無線リンク上で端末２１、２２宛てのＭＳＤＵを送信または受信できる。

図３は、アクセスポイント２０に相当するか、または端末２１、２２の１つに相当する装置３を概略的に示す。

装置３では、要素はアドレスおよびデータバス３４によって結合され、データバス３４はクロック信号も伝送しており、装置３は
−マイクロプロセッサ３１（またはＣＰＵ）と、
−ＲＯＭ（「リードオンリメモリ、Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ」を表わす）タイプの不揮発性メモリ３２と、
−ランダムアクセスメモリすなわちＲＡＭ３３と、
−無線リンク上に信号を送信するモジュール３５と、
−無線リンク上の信号を受信するモジュール３６と、
−送信するブロックを管理するモジュール３７と
を備える。

また、要素３１〜３７の各々は、当業者には周知である。これらの一般的な要素については、本明細書では説明しない。

注意することは、説明で使用する用語「レジスタ」は、記述するメモリの各々において、小容量のメモリ領域（２〜３のバイナリデータ）または大容量のメモリ領域（プログラム全体または受信オーディオ／ビデオサービスを表わすデータの全部もしくは一部の格納を可能にする）のどちらでも意味することである。

ＲＯＭメモリ３２は、特にプログラム「ｐｒｏｇ」３２０を備える。

これから説明する方法のステップを実施するアルゴリズムは、これらのステップを実施する装置３に付随するＲＯＭメモリ３２に格納されている。電源投入時、マイクロプロセッサ３１は、これらのアルゴリズムの命令をロードし実行する。

ランダムアクセスメモリ３３は、特に
−レジスタ３３０の中に、装置３の電源投入時にロードしたマイクロプロセッサ３１のオペレーティングプログラムと、
−レジスタ３３１１〜３３１Ｎの中にＮ個の記述子と、
−レジスタ３３２の中にオーディオビジュアルデータおよび／またはこのデータを収容しているＭＳＤＵと、
−レジスタ３３３の中に１番目に送信するブロックについての変数と、
−レジスタ３３４の中に送信するブロック数につての変数と
を備える。

送信するブロックを管理するモジュール３７は、
−ＣＰＵ３１による記述子の書き込みを特に目的とするレジスタ３７００を備え、バス３４を通じてＣＰＵ３１から書き込みアクセスが可能なように自素子のアドレスを有するモジュール３７０と、
−１番目のブロックを識別するレジスタ３７１０およびブロック数を識別するレジスタ３７１１を備え、ＣＰＵ３１からリードアクセスし得るモジュール３７１であって、バス３４を通じてＣＰＵ３１からリードアクセス可能なように、レジスタ３７１０および３７１１が各々自素子のアドレスを有することを特徴とするモジュール３７１と、
−レジスタ３７００のコンテンツを１番目のブロックの識別子およびブロック数に変換するモジュール３７２と
を備える。

本発明によれば、モジュール３７は、１つ以上の個別の構成要素（例えば、プログラム可能なＡＳＩＣまたはプログラム可能な構成要素タイプ）を備える電子ブロックであるか、または他の機能を備える構成要素（例えば、メモリ３２および／または３３および／またはＣＰＵ３１を備えるＡＳＩＣ）に全部もしくは一部挿入される。

記載の実施形態によれば、記述子は３２ビットを備える。本発明の異なる実施形態によれば、記述子は３２とは異なる固定サイズ（数ビット（例えば８ビット）から数百もしくは数千ビットに及ぶことができる）を有するかまたは可変サイズを有する。通常、記述子の各ビットは、送信するブロックの状態に相当し、例えば、状態の値が０に等しいのは、（１回目の送信または再送信のどちらかで）送信するブロックに相当する。もちろん、本発明に従って、状態に関して他の意味もしくは他の値（例えば、前述の値と反対の値）ならびに他のフォーマット（例えば、数ビット）も可能である。

平明さのために、「送信する」ブロックに関する記述子だけを本明細書に記載する。他の記述子、特に受信を確認されたブロックの記述子が、実施されてもよい。受信を確認されたブロックの記述子は、送信中（確認応答されていないと表示される送信されたブロック）および確認応答フレームの受信時（確認応答フレームのコンテンツに応じて更新された表示）に更新される。確認応答フレーム（または誤り記述子）の受信時、送信された記述子は、送信するブロックの記述子にビット単位で実行する簡単な演算でも更新される。

変換モジュール３７２は、電子形態および好ましくはプログラム可能な構成要素（例えば、ゲートアレイ）、ＰＬＤ（登録商標）（「プログラマブルロジックデバイス、Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ」を表わす）、もしくはＡＳＩＣの中の電子回路の形態で実施される。例えばこのような回路は、例えば以下の論理式に相当する、そのコンテンツのＶＨＤＬ定義によって得られ最適化される。
−入力として読み取られるビット値に応じて、１番目のブロック数の出力は以下に等しい。
・最初のビット＝０の場合、０であり、
・最初の２ビット＝１０（入力として読み取られる最初のビットは左側に表わされるビットである）の場合、１であり、
・最初の３ビット＝１１０の場合、２であり、
・最初の４ビット＝１１１０の場合、３であり、
・より一般的には、最初の（ｎ＋１）ビットが１（ｎ個）０に等しい場合、ｎである。
−入力時３２ビットのワードは、その後、１番目のブロック数の値だけ１を右側に挿入することにより左側にシフトされる。
−次いで、シフトされたワードに応じて、ビット数に対する出力は、
・最初の２ビット＝０１（シフトされたワードの最初のビットは左側に表わされるビットである）の場合、１であり、
・最初の３ビット＝００１の場合、２であり、
・最初の４ビット＝０００１の場合、３であり、
・より一般的には、最初の（ｎ＋１）ビットが０（ｎ個）１に等しい場合、ｎである。

モジュール３７２のこのような実施は、簡単な論理機能を備えた比較的少ない論理ゲートしか必要としない利点を与える。

また、変換モジュールは、レジスタ３７００の中の記述子を直接読み取り、その値を１番目のブロックの番号およびブロック数に変換する。変換物は、モジュール３７２によってそれぞれのレジスタ３７１０および３７１１に自動的に格納される。従って、レジスタ３７００のコンテンツは、ほぼ即座に変換され、変換物はレジスタ３７１０および３７１１に記録される。このやり方で、レジスタ３７００への書き込みに続いて１クロックサイクル以内に、レジスタ３７１０および３７１１は更新される。それ故、レジスタ３７００に記述子を書き込むＣＰＵ３１は、次のクロックサイクルから直ぐに、レジスタ３７１０および３７１１のコンテンツを読み取り得る。

本発明の有利な実施形態によれば、２つのレジスタ３７１０および３７１１のリードアクセスにより、モジュール３７１とモジュール３７０との間のリンク３７３を通じて、レジスタ３７００のコンテンツが自動更新される。この更新は、レジスタの１つが他のレジスタの後に読み取られると想定すると、このレジスタを読み取ることにより実行されてもよいし、２つのレジスタの読み取りを格納し、レジスタ３７００の自動更新が実行されると直ぐにゼロに設定することにより実行されてもよい。好ましくは、自動更新は、最後の読み取りのクロックサイクル中に実行され、レジスタ３７００へのライトアクセスの衝突を避ける。更新を実行するために、モジュール３７１は、３２ビットワードのマスクを生成し、その３２ビットの最初のｍビットは１に設定され、（３２−ｍ＋１）ビットは０に設定され、ｍはレジスタ３７１０および３７１１のコンテンツの合計を表わす。このマスク生成の電子的実施は、０に初期設定されたシフトレジスタのＶＨＤＬコードに基づいて取得されてもよく、シフトレジスタでは、入力１でｍ桁シフトを実行する。このマスクは、モジュール３７０に対してコマンド信号と一緒にリンク３７３上で与えられ、それによって、レジスタ３７００の現在のコンテンツとマスクとの間でビット単位に「ＯＲ」演算が実行され、結果がレジスタ３７００へ書き込まれる。

図４は、装置３が実施するデータパケットを送信するアルゴリズムを概略的に示す。

最初のステップ４０の過程では、装置３は、その種々の構成要素および変数を初期設定する。

次いでステップ４１の過程では、ＣＰＵ３１は、（例えば、平明さのために図３に示していないアプリケーションが送信するブロックの到着に応じて）送信するブロックのリストを初期設定する。

その後、ステップ４２の過程では、装置３は、無線媒体上に送信するブロックのリストに対応するブロックを送信する一方で、タイムアウトの計時を行う。

次いでステップ４３の過程では、装置３は、ステップ４２の過程で送信したブロックの受信によって送信される誤り記述子もしくは確認応答か、またはステップ４２の過程で始めた計時のタイムアウトの終了（誤り記述子が恐らく紛失した）のどちらかを待つ。誤り記述子を受信した場合、ＣＰＵ３１は、受信した誤り記述子を使用してビット単位に実行する簡単な「ＡＮＤ」演算（値は、肯定応答ブロックに対しては１に等しく、誤りに対しては０に等しいと想定）を用いて、送信するブロックの対応する記述子を更新する。タイムアウトが終了した場合、ＣＰＵ３１は、受信確認されたブロックの記述子を使用してビット単位に実行する簡単な「ＡＮＤ」演算（値は、肯定応答ブロックに対しては１に等しいと想定）を用いて、送信するブロックの対応する記述子を更新し、次いで受信確認されていないので送信されると想定されるブロック（送信されるブロックの記述子の値が１）は、送信されると印を付けられる。

その後、ステップ４４の過程では、装置３は、（適切な場合）受信した誤り記述子に応じて送信するブロックのリストを更新する。その後、ステップ４２が繰り返される。

これらのステップは、一部はＣＰＵ３１で、一部はモジュール３７で実施される。ＣＰＵ３１によるソフトウェア部分の実施は、マルチタスク形態または疑似マルチタスク形態で実行されるのが好ましく、ステップ４１、４２、４４は、異なるタスクによって実行可能である。

図６は、ブロックを送信するステップ４２の詳細を与える。ブロックは、ＩＥＥＥ８０１．１６規格に準拠して送信される。

送信されるブロックセットは、「送信される」タイプに関連する状態を所有する。ブロックが送信されたとき、その状態は変更され、「送信されない」になる。各ブロックの状態は、３２ビットの記述子３３１１〜３３１Ｎを用いて格納され、ビットの各々はまさにそのブロックの状態に対応し、最初の３２ブロックの状態は記述子３３１１に格納され、次の３２ブロックの状態は次の記述子３３１２に格納される等々である。２０４８に等しい最大数のブロックに対しては、Ｎは６４に等しい。

ＭＳＤＵパケットを送信する必要があるとき、ＭＳＤＵパケットはブロックに分けられる。一旦送信するブロックのリストが更新されると、ブロック自体とそれらのＩＤの送信が当業者に周知の手順に従って実行されるので、これ以上説明しない。他方、ステップ４２およびステップ４４中に実行される本発明の主題であるこのリストの更新については、これ以降で詳細に説明する。

最初のステップ４２０の過程では、ＣＰＵ３１は、現在の記述子変数すなわちポインタを示すｐを、最初の記述子３３１１に初期設定する。

次いでテスト４２１の過程では、ＣＰＵ３１は、そのコンテンツをＦＦＦＦＦＦＦＦＨ（サフィックスＨは１６進数表記を示す）と比較することにより、現在の記述子が送信するブロックを示すかどうか確認する。

少なくとも１ブロックを送信する必要がある場合、ステップ４２２の過程では、ＣＰＵ３１は、レジスタ３７００に現在の記述子のコンテンツを書き込む。前に示したように、次いでレジスタ３７１０および３７１１が、モジュール３７２を用いて更新される。

次いでステップ４２３の過程では、ＣＰＵ３１は、レジスタ３７１０および３７１１のコンテンツを読み取り、それらをＲＡＭメモリ３３のレジスタ３３３および３３４にそれぞれ格納する。

次いでテスト４２４の過程では、ＣＰＵ３１は、送信するブロック数がゼロでないことを確認する。

送信するブロック数がゼロでない場合、ステップ４２５の過程でＣＰＵは、送信するブロックセットを作成し、メモリ２３１ｐを更新し、ステップ４２３が繰り返される。テスト４２１への否定応答またはテスト４２４への肯定応答に続いて、テスト４２７の過程でＣＰＵ３２は、現在の記述子がテストする最後の記述子であるかどうか確認する。

最後の記述子でない場合、ステップ４２８の過程でＣＰＵ３１は、現在の記述子変数を次の記述子に向けることにより、現在の記述子変数を更新する。その後、ステップ４２２が繰り返される。

最後の記述子の場合、ステップ４２９（ステップ４２の最後のステップ）において、送信するブロックがある場合、これらのブロックを無線媒体上に送信し、同時に送信記述子を更新する（図示せず）。

図５は、記述子を更新するステップ４４の詳細を与える。

テスト４４０の過程で、ＣＰＵ３１は、ＭＳＤＵパケットの受信機から送信された確認応答記述子を受信していることを確認する。

受信している場合、ＣＰＵ３１は、受信した記述子に応じて記述子３３１１〜３３１Ｎを更新するが、０に設定されている状態ビットは受信機によって肯定応答されないブロックに相当し、これらのブロックは送信される必要があり、状態ビットは肯定応答されたブロックに相当する。

受信していない場合、ＣＰＵ３１は、前に送信したブロックの各々に対して０に設定した状態を示すことにより記述子３３１１〜３３１Ｎを更新する。

ステップ４４は、ステップ４４１またはステップ４４２の一方を実施後に完了する。

説明のために、図７は、特定の記述子に対応するレジスタのコンテンツの展開例を与える。

１記述子に相当する３２ブロックの送出に続いて、装置３は誤り記述子７０を受信し、ＣＰＵ３１は、ステップ４２２から４２６までに従ってそれを処理する前に、対応するメモリ３３１〜３３１Ｎにそれを書き込む。特にステップ４２２の過程では、ＣＰＵは、レジスタ３７００に記述子７０のコンテンツを書き込む。説明のために、記述子７０のコンテンツはＥ１Ｆ０３ＦＦＦＨ（図７のバイナリで表わされている）であり、最初のビットは左側に表わされる（重みの大きいビット）と想定する。次いで、レジスタ３７１０および３７１１は、それぞれ３（最初の０は第３の位置）および４（第３の位置の前方に４つの０が連続してある）を収容する。ステップ４２３の過程では、ＣＰＵ３１は、レジスタ３７１０および３７１１のコンテンツを読み取り、モジュール３７１は、マスク７２（ＦＥ００００００Ｈに等しい）を作成してモジュール３７０に送信し、モジュール３７０は、レジスタ３７００のコンテンツ７０と「ＯＲ」演算７８を実行し、レジスタ３７００に新しい値７３（ＦＦＦ０３ＦＦＦＨに等しい）を記録する。

ブロック数の読み取り値が４に等しいので、ステップ４２３が繰り返される。レジスタ３７１０および３７１１は、今やそれぞれの値１２および６を備える。ステップ４２３の過程では、ＣＰＵ３１は、これらの値を読み取り、それによってモジュール３７１によるＦＦＦＦＣ０００Ｈに等しいマスク７５の作成と、モジュール３７０によるレジスタ３７００のコンテンツ７３との「ＯＲ」演算７９と、１に完全に設定された記述子７６のレジスタ３７００への記録をもたらす。この場合、送信するブロック数の値はゼロであり、１番目のブロックの値は、０と３１を含む０から３１までの間にない任意の値または所定の値に設定される。テスト４２４の過程では、ＣＰＵ３１は、次いで現在の記述子に関して送信するブロックのＩＤの終わりを検出する。

もちろん、本発明は、上記の実施形態に限定されない。

特に、送信／受信装置のアーキテクチャは、要素のそれぞれの機能および／または形態（電子要素の機能は特に、限定数の構成要素に集められてもよいし、逆にいくつかの構成要素に分散されてもよい）ならびにその配列において、図３に示すアーキテクチャと異なってもよい。

また、送信するブロックを管理するモジュールは異なる構造も有してもよく、変換機能は、特にレジスタに関連するモジュールの１つに一体化できる。

また、本発明によれば、送信するブロックを管理するモジュールは、記述子の全セットに関連してもよいし、逆に装置は、送信するブロックを管理するいくつかのモジュールを備えてもよく、これらのモジュールの各々は、１つ以上の記述子に関連する。

本発明は、無線通信規格（例えば、ＩＥＥＥ８０２．１６）に準拠したデータ伝送に限定されず、送信されるパケットブロックの記述子を使用するどの伝送モードにも関連する。

また、本発明の変形形態によれば、送信されるパケットの記述子は、必ずしも誤り記述子に関連せず、データブロックの送信を行う必要のあるあらゆる種類の特定の状態（特にタイムアウトの終了）に相当する。

本発明の変形形態によれば、ブロックを管理する電子モジュールは、１番目に送信するブロックを決定する機能か、または特定の並びから所定の値を有するかもしくは有しない連続する状態キューの数を決定する機能の１つだけを実施する。

さらに、本発明は、無線伝送に限定されず、あらゆる媒体でのすべての伝送、特に雑音の多い有線チャネルまたは記録チャネルに関連する。

それ自体既知のパケット伝送の実施を示す図である。 本発明の特定の実施形態による通信ネットワークを表す図である。 本発明の特定の実施形態による、図２の通信ネットワークの装置の概略図である。 装置３が実施するデータパケットを送信するアルゴリズムを示す概略図である。 図３の装置で実施される送信方法を示す図である。 図３の装置で実施される送信方法を示す図である。 図３の装置で実施されるレジスタのコンテンツの展開例を与える図である。

Claims (15)

1. データパケットを送信する方法であって、
   送信するパケットの少なくとも１つの記述子（３７００）を第１のレジスタ（３７０）に書き込むステップ（４２２）と、
   前記第１のレジスタのコンテンツに基づいて１番目に送信するデータパケット（３７１０）を決定するステップと、
   １番目に送信するデータパケットの識別子を第２のレジスタ（３７１）に記録するステップと、
   データパケットセットを送信するステップと
   を含み、
   送信するパケットの各記述子は、前記セットに属する各パケットの状態を表わす情報を含み、各パケットの前記状態は前記パケットが送信されるか否かを示すことを特徴とする方法。
2. １番目のパケットを決定する前記ステップは、最長でもバイナリデータ数で表現された前記第１のレジスタのサイズより完全に小さいクロックサイクル数内に実行される単純なステップであることを特徴とする請求項１に記載の方法。
3. １番目のパケットを決定する前記ステップは、最長でも１クロックサイクル内に実行される単純なステップであることを特徴とする請求項２に記載の方法。
4. 前記１番目に送信するデータパケットとともに、連続して送信するパケット数を決定するステップを含むことを特徴とする請求項１乃至３のいずれか１項に記載の方法。
5. 連続して送信するパケット数を決定する前記ステップは、最長でもバイナリデータ数で表現された前記第１のレジスタのサイズより完全に小さいクロックサイクル数内に実行される単純なステップであることを特徴とする請求項４に記載の方法。
6. 連続して送信するパケット数を決定する前記ステップは、最長でも１クロックサイクル内に実行される単純なステップであることを特徴とする請求項５に記載の方法。
7. １番目のパケットを決定する前記ステップと連続して送信するパケット数を決定する前記ステップとを、同時に行うことを特徴とする請求項４乃至６のいずれか１項に記載の方法。
8. 連続して送信するパケット数を前記第２のレジスタに記録するステップを含むことを特徴とする請求項１乃至７のいずれか１項に記載の方法。
9. 前記第２のレジスタの読み取りは、前記第２のレジスタが送信する必要があると示す各パケットの状態について、前記第１のレジスタに純粋に電子的な更新をもたらすことを特徴とする請求項１乃至８のいずれか１項に記載の方法。
10. 前記第２のレジスタの読み取りおよび対応する前記第１のレジスタの更新は、最長でも１クロックサイクル内に行われることを特徴とする請求項９に記載の方法。
11. 送信するパケットの前記１つ以上の記述子の少なくとも１つは、前に送信したパケットに対応する確認応答パケットの受信後またはパケットの送信に続くタイムアウトの終了後に更新された、パケット送信の現在の状態の記述子であることを特徴とする請求項１乃至１０のいずれか１項に記載の方法。
12. 前記第１のレジスタのコンテンツに基づいて１番目に送信するデータパケット決定する前記ステップと１番目に送信するデータパケットの識別子を第２のレジスタに記録する前記ステップとは、前記記述子が送信されるパケットに相当する状態を表わす情報を含む限り繰り返されることを特徴とする請求項１乃至１１のいずれか１項に記載の方法。
13. ある状態に相当するパケットは、前記状態を表す情報の位置によって少なくとも一部識別されることを特徴とする請求項１乃至１２のいずれか１項に記載の方法。
14. データパケットセットの送信を無線チャネルで実行することを特徴とする請求項１乃至１３のいずれか１項に記載の方法。
15. データパケットを送信するデバイス（３）であって、
    −送信するパケットの少なくとも１つの記述子を第１のレジスタ（３７０）に書き込む手段と、
    −前記第１のレジスタのコンテンツに基づいて１番目に送信するデータパケットを決定する手段と、１番目に送信するデータパケットの識別子を第２のレジスタ（３７１）に記録する手段と、
    −データパケットセットを送信する手段と
    を含み、
    送信するパケットの各記述子は前記セットに属する各パケットの状態を表わす情報を含み、各パケットの状態は前記パケットが送信されるか否かを示すことを特徴とするデバイス。

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