JP2002524005A - 通信を高速化するインテリジェントネットワークインタフェース装置及びシステム - Google Patents

Abstract

(57)【要約】 インテリジェントネットワークインタフェースカード即ち通信処理装置（３０）が、データ通信のためにホストコンピュータ（２０）で作動する。前記装置は、大部分のメッセージについてプロトコル処理を不要にする高速パス（１５９）を提供し、ホストのＣＰＵ（２８）からのデータ転送及びアンロード時間集中型処理タスクを非常に高速化する。ホストは高速パス基準に合致しないメッセージのためのフォールバック処理能力を保持しており、また前記装置は低速パスメッセージのためにも妥当性検査のような支援を提供し、メッセージは高速パス処理又は低速パス（１５８）処理の何れを行うかについて選択される。装置が、ヘッダを用いずに、データをホストにおける行先へ又は発信元から直接移動させることを可能にする、接続のためのコンテキスト（５０）が定義される。そのコンテキストは、ホストによるメッセージ処理のためにホストに戻され得る。前記装置は、その特定のタスクについては汎用ＣＰＵより非常に高速の専用ハードウェア回路を有している。好ましい実施態様は、それぞれが受信、送信、及びユーティリティ処理専用の３個１組のパイプライン型プロセッサ（４８２、４８４、４８６）を有し、４個のファスト・イーサネット（登録商標）ノードに対して全二重通信を提供する。

Description

【発明の詳細な説明】

【０００１】 （技術分野） 本発明は、一般的にコンピュータ又は他のネットワークに関するものであり、
得にネットワークに接続されたコンピュータのようなホスト間で通信される情報
の処理に関するものである。

【０００２】 （背景技術） ネットワークコンピューティングの利点はますます明らかとなってきている。
パーソナルコンピュータや他のエンドユーザ装置において情報、通信、又は計算
能力を個人に提供することがもたらす利便性及び能率のために、イントラネット
装置やアプリケーション及びインターネット等のネットワークコンピューティン
グが急速に成長することになった。

【０００３】 周知のように、大部分のネットワークコンピュータ通信は、ネットワークに接
続されたホストコンピュータ間での情報の転送のための階層化ソフトウェアアー
キテクチャの支援によって達成される。その層が、情報を処理可能なセグメント
に分割することを助け、各層の一般的な機能は、多くの場合開放型システム間相
互接続（ＯＳＩ）と呼ばれる国際標準に準拠している。ＯＳＩは７種の処理の層
を規定しており、情報がホストによって受信されると、それはエンドユーザに提
示できるようにするためにそれらの層の間をわたされる。同様に、ホストからネ
ットワークへの情報の送信では、情報がそれらの７種の処理層を逆の順に通過し
得る。１つの層による処理及びサービスの各ステップでは、処理された情報のコ
ピーが行われる。ＴＣＰ／ＩＰ（ＴＣＰは伝送制御プロトコルを表し、ＩＰはイ
ンターネットプロトコルを意味する）と呼ばれる、広く実現されている別の参照
モデルは、基本的にＯＳＩの７層のうち５層を利用する。

【０００４】 ネットワークは、例えば、それぞれが複数のホストを有する異なるローカルエ
リアネットワーク（ＬＡＮ）間のイーサネット接続又はインターネット接続のよ
うな高速パス、又はホスト間のデータ伝送のための様々な他の既知の手段の何れ
かを含み得る。ＯＳＩ標準によれば、物理層は各ホストにおいてネットワークに
接続され、その物理層がネットワークを介しての生のデータビットの送信及び受
信を提供する。データリンク層は、各ホストの物理層によりサービスされ、物理
層から受け取ったデータのフレーム分割及び誤り訂正を提供するとともに、受信
したホストによって送られた肯定応答フレームの処理を行う。各ホストのネット
ワーク層は、各データリンク層によりサービスされ、主としてデータのパケット
のサブネットのサイズ及び統合を制御する。

【０００５】 トランスポート層は各ネットワーク層からサービスされ、セッション層は各ホ
スト内の各トランスポート層によりサービスされる。トランスポート層はそれら
の各セッション層からデータを受け取り、そのデータを他のホストのトランスポ
ート層へ送信するためのより小さいユニットに分割する。他のトランスポート層
は、各プレゼンテーション層への提示のためそのデータを連結する。セッション
層によってホスト間の機能強化された通信の制御が可能となる。プレゼンテーシ
ョン層はそれらの各セッション層によりサービスされ、各ホスト固有であり得る
データセマンティクス及び構文と、データ表現の標準化された構造との間での変
換を行う。データの圧縮及び／または暗号化も、プレゼンテーション層レベルで
達成され得る。アプリケーション層は、各プレゼンテーション層によりサービス
され、個々のホストに特有のプログラムと、アプリケーション又はエンドユーザ
の何れかに対して提示するための標準化されたプログラムとの間の変換を行う。
ＴＣＰ／ＩＰ標準は、下位の４層及びアプリケーション層を含むが、セッション
層及びプレゼンテーション層の機能は隣接する層に統合している。一般的に、ア
プリケーション層、プレゼンテーション層、及びセッション層は上位層と定義さ
れ、トランスポート層、ネットワーク層、及びデータリンク層は下位層と定義さ
れる。

【０００６】 各層の規則及び規定はその層のプロトコルと呼ばれ、かつ各層のプロトコル及
び一般的な機能は様々なホストにおいて概ね等しいことから、たとえ同位の層同
士が情報を下位の各層を順次転送させることなく直接やり取りしないとしても、
異なるホストの同一の層同士で直接行われる通信というものを考えることは有益
である。各下位層は、通信される情報を処理を助けるべくその１つ上位の層にサ
ービスする。各層は、処理及び次の層へのサービスの提供のため情報を保存する
。一般的に用いられるハードウェア及びソフトウェアアーキテクチャや装置及び
プログラムの多様性のために、各層は、介入し得るハードウェア及びソフトウェ
アの相違とは無関係に、データが適切な形式で目的の行先に到達し得ることを確
実なものとする必要がある。

【０００７】 第１のホストから第２のホストに送信するためのデータの準備において、その
層のプロトコルに関連する第１のホストの各層で幾つかの制御データが付加され
るが、その制御データはそのホストの全ての下位の層において元のデータ（ペイ
ロードデータ）から識別可能なものある。従って、アプリケーション層はペイロ
ードデータにアプリケーションヘッダを付加し、結合されたデータを送信側のホ
ストのプレゼンテーション層に送る。プレゼンテーション層はその結合データを
受け取り、それを処理してそのデータにプレゼンテーションヘッダを付加し、別
の結合されたデータパケットが生成される。次に、ペイロードデータ、アプリケ
ーションヘッダ、及びプレゼンテーションヘッダの結合によって生成されたデー
タをセッション層に渡し、セッション層は、そのデータへのセッションヘッダの
付加や、生成されたデータの組み合わせのトランスポート層への提示等の必要な
処理を行う。この処理は、情報が下位の層に移動する間継続され、それらの各層
においてデータにトランスポートヘッダ、ネットワークヘッダ、及びデータリン
クヘッダ、及びトレーラが付加され、各処理過程ではデータの転送及びコピーを
行い、その後、データをビットパケットとしてネットワークを通して第２のホス
トに送信する。

【０００８】 受信側のホストは一般的に上述のプロセスの逆を行い、ネットワークからのデ
ータビットの受信に始まり、最下位の（物理）層から最上位の（アプリケーショ
ン）層まで順番にヘッダが除去され、データが処理されて、受信側ホストの行先
への送信が行われる。受信側ホストの各層は、その層に関連するヘッダのみを認
識し、処理する。その層からみて、より上位の層の制御データはペイロードデー
タに含められており、そこから識別できないからである。受信側ホストがそのデ
ータをその目的の行先に適切な形式で渡すためには、複数の割り込み、有効な中
央処理装置（ＣＰＵ）による処理時間、及び反復されるデータコピー処理も必要
であり得る。

【０００９】 上述の階層化プロトコル処理の説明は、主としてこの主題について詳述された
大学レベルの教科書、例えばAndrew S. TanenbaumによるComputer Networks, Th
ird Edition (1996) が入手可能であることから、単純化されている。上記文献
はこの引用により本明細書の一部とする。その文献に定義されているように、コ
ンピュータネットワークとは、インターネットや、例えばローカルエリアネット
ワーク（ＬＡＮ）、ワイドエリアネットワーク（ＷＡＮ）、非同期転送モード（
ＡＴＭ）、リング又はトークンリング、配線式、無線式、衛星、又は他の異なる
プロセッサ間の通信能力を提供するための手段等のインターネットデバイスのよ
うな、相互接続された独立して操作されるコンピュータの集合体である。本明細
書において、コンピュータは、データを処理するための論理機能とメモリ機能の
両方を有する装置を含むものと定義されており、ネットワークに接続されたコン
ピュータ即ちホストは、それらが異なるオぺレーティング装置に従って機能する
場合、即ち異なるアーキテクチャを介して通信を行う場合、ヘテロジニアス（異
種）であるという。

【００１０】 ネットワークがますます一般的となり、それによってやりとりされる情報がま
すます複雑化し内容豊富になるにつれて、そのようなプロトコル処理の必要性が
高まってきた。ホストのＣＰＵの処理能力の大部分が、プロトコル処理の制御に
充てられて、そのＣＰＵが他のタスクを行う能力は低下していると推定される。
物理層やデータリンク層のような下位の層の補助のため、ネットワークインタフ
ェースカードが開発されてきた。単に従来型の構成のＣＰＵにより大きい処理能
力を付与することによって、プロトコル処理の速度を高めることも可能である。
しかし、この解決方法は手際の良いものとは言えず、コストがかかる。しかし、
様々なネットワーク、プロトコル、アーキテクチャ、オペレーティング装置、及
びアプリケーションによって付与される複雑さによって、種々のネットワークホ
スト間での通信能力を与えるために大量の処理が要求されることになる。

【００１１】 （発明の開示） 本発明は、通信されるデータの転送の効率及びその処理速度を大幅に高める、
ネットワーク通信の処理のための装置を提供する。本発明は、汎用プロセッサ上
での階層化プロトコル処理を行うという、長年にわたって利用されてきた実施の
形態を問い直すことによって達成されたものである。そのプロトコル処理方法と
、その結果として形成されるアーキテクチャでは、例えばＴＣＰ／ＩＰのような
コネクションをベースにした階層化アーキテクチャの層を、所望の位置又はホス
ト上のバッファとの間で、より直接的にネットワークデータを送受信できる１層
のより広い層に効果的にまとめる。この高速化処理はデータの送受信両方のため
にホストに提供され、情報の交換に関係するホストの両方がそのような特徴を有
している場合も、その一方しかそのような特徴を有していない場合でも、処理能
力を向上させる。

【００１２】 前記高速化処理では、その発信元において直接的にメッセージデータにアクセ
スしたりそれをその目的の行先に直接供給する高速パスを介してメッセージから
のデータを処理できるようにする所定のメッセージに対応する制御命令を用いる
。この高速パスは、データに付加されるヘッダの従来型のプロトコル処理をバイ
パスする。高速パスは、ネットワーク通信の処理のために設計された専用マイク
ロプロセッサを用いて、例えば反復されるコピー処理やＣＰＵへの割り込みのよ
うな、従来のソフトウェアの階層処理の遅れ及び問題点を回避している。要する
に、前記高速パスは、従来型のネットワークスタックの複数の層において伝統的
に見出される状態を、プロトコル層の厳格な区別及び分離を要求する従来の規定
とは異なりこれらの層を全て包含する１個のステートマシンで置き換える。ホス
トは、高速パスコネクション又はメッセージ例外の処理をセットアップするため
に用いられ得る順次式プロトコル処理スタックを保持している。専用マイクロプ
ロセッサ及びホストが、所定のメッセージまたはメッセージの一部分をそのマイ
クロプロセッサによって処理するか、ホストのスタックによって処理するかを、
インテリジェントに選択する。

【００１３】 （発明の最良の実施の形態） 図１は、リモートホスト２２にネットワーク２５によって接続された本発明の
ホスト２０を示す。本発明によって達成される処理速度の上昇は、既存のホスト
に容易に無理なく追加されるインテリジェントネットワークインタフェースカー
ド（ＩＮＩＣ）又はホストに統合される通信処理装置（ＣＰＤ）によって提供さ
れ得、何れの場合もホストのＣＰＵを大部分のプロトコル処理から解放し、その
ＣＰＵによって実行される他のタスクも改善することができる。第１の実施形態
のホスト２０は、ＰＣＩバス３３によって接続されたＣＰＵ２８及びＣＰＤ３０
を有する。ＣＰＤ３０はダイレクトメモリアクセス（ＤＭＡ）ユニットによって
制御されるメモリバッファ及び通信データの処理のために設計されたマイクロプ
ロセッサを有する。例えば、半導体メモリ又はディクスドライブのような記憶機
構３５も、関連する制御機構とともにＰＣＩバス３３に接続されている。

【００１４】 更に図２を参照すると、ホストのＣＰＵ２８が記憶機構３５に収容されたプロ
トコル処理スタック４４を制御しており、前記スタックはデータリンク層３６、
ネットワーク層３８、トランスポート層４０、上位層４６、及び上位層インタフ
ェース４２を有する。上位層４６は、使用される特定のプロトコル及び通信され
るメッセージに応じて、セッション層、プレゼンテーション層、及び／又はアプ
リケーション層を意味し得る。上位層インタフェース４２は、ＣＰＵ２８及び関
連するあらゆる制御機構と協働して、矢印４８で示すように、上位層４６又は記
憶機構３５へのファイルの転送及びそこからのファイルの取り出しを行える。コ
ネクションコンテキスト５０が生成されており、これは、後に説明するように、
例えばプロトコルの種類及び各プロトコル層のための発信元及び行先アドレスの
ような様々なコネクションの特徴を要約する。そのコンテキストは、矢印５２及
び５４で示すように、セッション層４２のためのインタフェースとＣＰＤ３０と
の間でやりとりされ得、ＣＰＤ３０又は記憶機構３５の何れかに通信制御ブロッ
ク（ＣＣＢ）として格納される。

【００１５】 ＣＰＤ３０が特定のコネクションを確定するＣＣＢを保持するとき、ネットワ
ークからＣＰＤによって受信されたそのコネクションに関連するデータはそのＣ
ＣＢによって参照され、次に高速パス５８に従って記憶機構３５に直接送信され
得、データリンク層３６、ネットワーク層３８、及びトランスポート層４０によ
って処理される順次式のプロトコルがバイパスされることになる。記憶機構３５
からリモートホスト２２へのファイルの送信のようなメッセージの転送は高速パ
ス５８を介しても生じ得、その場合、トランスポート層４０、ネットワーク層３
８、及びデータリンク層３６による処理の間に、逐次ヘッダを付加するのではな
く、ＣＣＢを参照するＣＰＤ３０によってファイルデータのためのコンテキスト
が加えられる。ＣＰＤ３０のＤＭＡコントローラが、これらのＣＰＤと記憶機構
３５との間の転送を実行する。

【００１６】 ＣＰＤ３０は、それぞれが可能な分離した状態を有する複数のプロトコルスタ
ックを、高速パス処理のための１個のステートマシンにまとめる。この結果、そ
の１個のステートマシンにおいては準備されていない例外条件が生じ得る。これ
ようにしているのは、主としてそのような条件がまれにしか生じず、ＣＰＤ上で
それを処理することはコストに対して殆ど処理能力上の利点が得られないからで
ある。そのような例外は、ＣＰＤ３０又はＣＰＵ２８で生じたものであり得る。
本発明の利点として、高速パスＣＣＢ上で生ずる予期しない状況が取り扱われる
方式がある。ＣＰＤ３０は、これらのまれな状況を制御ネゴシエーションを介し
てホストのプロトコルスタック４４にＣＣＢ及び関連するあらゆるメッセージフ
レームを戻す、即ちフラッシュすることによって処理する。次にその例外条件は
、従来の方式でホストのプロトコルスタック４４によって処理される。しばらく
後に、通常は例外条件の処理が終了し、高速パス処理が再開し得るようになった
直後に、ホストのスタック４４はＣＣＢをＣＰＤに戻す。

【００１７】 このフォールバック能力によって、ホストのプロトコルの能力に影響を与える
機能をＣＰＤネットワークマイクロプロセッサが取り扱うことができるようにな
るとともに、全体の処理能力に無視できる程度の影響しか与えない程度にまれに
しか生じない例外がホストのスタックによって取り扱われることになる。カスタ
ム設計のネットワークプロセッサは、ネットワーク情報の送受信のための独立し
たプロセッサと、補助及びキューのための別のプロセッサとを備え得る。好まし
いマイクロプロセッサの実施形態は、パイプライン型の３個１組の受信、送信、
及びユーティリティプロセッサを備えるＤＭＡコントローラがインプリメンテー
ションに組み入れられ、コントローラに隣接するバッファと長時間記憶機構のよ
うな他の位置との間でデータを迅速にやりとりさせるべく、ネットワークマイク
ロプロセッサと密接に協働する形で機能するものである。ＤＭＡコントローラに
論理的に隣接するバッファを設けることによって、ＰＣＩバスに不必要な負荷が
加わるのを避けられる。

【００１８】 図３は、本発明によって受信されたメッセージの概略流れ図である。ファイル
転送のような大きいＴＣＰ／ＩＰメッセージは、多数の分離された約６４ＫＢの
転送でネットワークからホストに受信され得るが、それぞれが多数の約１．５Ｋ
Ｂのフレーム即ちネットワーク上の転送するためのパケットに分割されてもよい
。Ｉｎｔｅｒｎｅｔ Ｐａｃｋｅｔ Ｅｘｃｈａｎｇｅ（ＩＰＸ）上でＳｅｑｕ
ｅｎｔｉａｌ Ｐａｃｋｅｔ Ｐｒｏｔｏｃｏｌ（ＳＰＸ）又はＮｅｔＷａｒｅ
Ｃｏｒｅ Ｐｒｏｔｏｃｏｌ（ＮＣＰ）を走らせるＮｏｖｅｌｌ社のＮｅｔＷ
ａｒｅプロトコルスーツは、同様の方式で機能する。高速パスによって取り扱わ
れ得るデータ通信の他の形態は、Ｔｒａｎｓａｃｔｉｏｎ ＴＣＰ（以下Ｔ／Ｔ
ＣＰ又はＴＴＣＰという）であり、これは、幾つかのメッセージ初期化ダイアロ
グを介してコネクションを開始させて後のメッセージでデータを転送するのでは
なく、初期のトランザクションリクエストでコネクションを開始させ、その後デ
ータを含む応答がそのコネクションに従って送られるようなＴＣＰのバージョン
である。これらのプロトコルによって代表されるあらゆる転送において、各パケ
ットは、従来通り転送されるデータの部分とともに、プロトコル層のそれぞれに
対応するヘッダ及びそのメッセージの残りのパケット群に対するそのパケットを
位置を決めるためのマーカを有する。

【００１９】 ＣＰＤによってネットワークからメッセージパケット即ちフレームが受信され
たとき（４７）、ハードウェアの補助によりそれが初めに検査される。ここでは
、様々な層のプロトコルの種類を決定し、関連するチェックサムを確認し、かつ
これらの認識事項をステータスワードに要約する（５７）。これらのワードに含
められるのは、そのフレームが高速パスデータフローの候補であるか否かの表示
である。高速パス候補の選択（５９）は、そのホストがＣＰＤによって取り扱わ
れるそのメッセージコネクションから利益を得られるか否かに基いて行われ、そ
のパケットが例えばＴＣＰ／ＩＰ又はＳＰＸ／ＩＰＸのような特定のプロトコル
を表示するヘッダバイトを有しているか否かの判定が行われる。小さいパーセン
テージで存在する高速パス候補でないフレームは、低速パスプロトコル処理のた
めにホストのプロトコルスタックに送られる（６１）。その後の各高速パス候補
についてのネットワークプロセッサ作業は、ＴＣＰ又はＳＰＸ ＣＣＢのような
高速パスコネクションがその候補に対して常に現存しているか否か、又はその候
補が、例えばＴＴＣＰ／ＩＰトランザクションのためのもののような新たな高速
パスコネクションをセットアップするために用いられ得るか否かを決定する。Ｃ
ＰＤによって提供される妥当性検査が、或るフレームが高速パスで処理されるか
、低速パスで処理されるかに関わらず、処理の高速化をもたらし、誤りのない場
合にのみ、検査されたフレームが、たとえ低速パス処理の場合でもホストのＣＰ
Ｕによって処理される。

【００２０】 高速パスの候補となるものとしてＣＰＤハードウェアの補助によって決定され
た受信されたメッセージフレームは全て、ネットワークマイクロプロセッサ又は
ＩＮＩＣ比較器回路によって調べられ（５３）、それらがＣＰＤによって保持さ
れたＣＣＢに一致するか否かが判定される。そのような一致を確認する際、ＣＰ
Ｄは下位層のヘッダを取り除き、ＣＰＤのダイレクトメモリアクセス（ＤＭＡ）
ユニットを用いて、残りのアプリケーションデータをフレームから直接その最終
行先に送信する（６９）。この操作は、例えばＴＣＰコネクションが既に存在し
かつ行先バッファがネゴシエートされた場合には、メッセージパケットを受け取
った直後に行われ得るが、初めに初期ヘッダを処理して、この転送のための最終
行先アドレスの新たな組を取得することが必要なこともある。後者の場合には、
ＣＰＤは、行先アドレスを待つとともに後続のメッセージパケットをキューに入
れ、次いでキューに入れられたアプリケーションデータをその行先にＤＭＡ転送
する。

【００２１】 ＣＣＢに一致しない高速パス候補を用いて、そのフレームを順次プロトコル処
理のためにホストに送信（６５）することによって、新たな高速パスコネクショ
ンをセットアップすることができる。この場合、ホストはそのフレームを用いて
ＣＣＢを生成し（５１）、次いでＣＣＢはＣＰＤにわたされて、そのコネクショ
ンにおける後のフレームを制御する。ＣＣＢはＣＰＤにキャッシュされ（６７）
、従来通りのソフトウェア階層処理を使用している場合には、処理された全ての
プロトコルに対して適切な制御及び状態情報を有する。ＣＣＢはまた、後の関連
するメッセージパケット内に含められたアプリケーションレベルのデータを、直
接的な使用に利用可能な形態でホストのアプリケーションに直接わたすのを容易
にするために用いられる、転送毎の情報のための記憶空間も有している。ＣＰＤ
は、ホストからそのコネクションのためのＣＣＢを受け取ったとき、コネクショ
ン処理の指揮を取る。

【００２２】 図４Ａにより明確に示されているように、リモートホスト２２からメッセージ
パケットがネットワーク２５を介して受け取られたとき、そのパケットはＣＰＤ
３０のハードウェア受信ロジック３２に入り、これがヘッダ及びデータを検査し
、ヘッダを構文解析してメッセージパケット及びステータスを特定するワードを
生成し、ヘッダ、データ、及びワードをメモリ６０に一時的に格納する。パケッ
トの検査と同時に、受信ロジック３２は、そのパケットが高速パス処理の候補で
あるか否かを前記ワードを用いて示す。図４Ａは、そのパケットが高速パス候補
でない場合を示しており、この場合ＣＰＤ３０は、矢印５６によって示されるよ
うに、ホストのＣＰＵによる処理のために、内部バスを通してメモリ６０からデ
ータリンク層３６へ検査されたヘッダ及びデータを送信する。そのパケットは、
データリンク層３６、ネットワーク層３８、トランスポート層４０、及びセッシ
ョン層４２のホストのプロトコルスタック４４によって処理され、次にパケット
からのデータ（Ｄ）６３は、矢印６５に示されるように、記憶機構３５に送信さ
れ得る。

【００２３】 図４Ｂは、ＣＰＤの受信ロジック３２が、例えばパケットのヘッダからそのパ
ケットがＴＣＰ／ＩＰ、ＴＴＣＰ／ＩＰ、又はＳＰＸ／ＩＰＸメッセージに属す
ること導き出すことによってそのメッセージパケットが高速パス処理の候補であ
ることを決定する場合を示す。次に、ＣＰＤ３０におけるプロセッサ５５は、高
速パス候補を要約するワードがキャッシュ６３に保持されたＣＣＢに一致するか
否かを調べるためのチェックを行う。そのパケットに対して一致がみられないと
きは、ＣＰＤは、ホストのプロトコルスタック４４にメモリ６０から検査された
パケットを処理のために送信する。ホストのスタック４４は、そのパケットを用
いて、パケットに関連するメッセージからのデータの行先を見出し、それを予約
することを含むメッセージのコネクションコンテキストを生成することができ、
そのコンテキストはＣＣＢの形態を取る。本実施例は、高速パス及び非高速パス
の候補の両方の処理のために一個の専用ホストスタック４４を用いるが、以下に
説明する実施例では、高速パスの候補は、非高速パスの候補とは異なるホストス
タックによって処理される。その初めのパケットから幾つかのデータ（Ｄ１）６
６が、矢印６６で示すように、所望に応じて記憶機構３５における行先に送られ
得る。次にＣＣＤが、矢印６４に示すように、キャッシュ６２に保存されるＣＰ
Ｄ３０を送信する。例えば、ＴＣＰ／ＩＰに代表されるような伝統的なコネクシ
ョンベースのメッセージの場合は、初めのパケットが、ＣＣＢが生成されてＣＰ
Ｄ３０にわたされる前にホスト間で生ずるコネクション初期化ダイアログの一部
であり得る。

【００２４】 ここで図４Ｃを参照すると、初めのパケットと同一のコネクションからの後続
のパケットが、ＣＰＤ３０によってネットワーク２５から受信されたとき、パケ
ットのヘッダ及びデータは、受信ロジック３２によって検査され、そのヘッダは
構文解析されて、メッセージパケットの要約及び対応するＣＣＢを見つけるため
のハッシュが生成され、その要約及びハッシュはワードに含められる。そのワー
ドは、パケットとともにメモリ６０に一時的に保存される。プロセッサ５５は、
キャッシュ６２に保存された各ＣＣＢとハッシュとの間の一致をチェックし、そ
の一致を見出したときには、矢印７２に示すように、高速パスを介して記憶機構
３５における行先に直接データ（Ｄ２）７０を送信し、セッション層４２、トラ
ンスポート層４０、ネットワーク層３８、及びデータリンク層３６はバイパスさ
せる。メッセージからの残りのデータパケットは、ＤＭＡによって直接記憶機構
に送信され得、ＣＰＵスタック４４による比較的低速のプロトコル層処理及び反
復されるコピー処理は回避される。

【００２５】 図４Ｄは、例えば図４Ｃに示されるような、それに対して高速パスがコネクシ
ョンが確立されたメッセージが、ＣＰＤによって容易に取り扱われないパケット
を有するときの稀な例を取扱うための手順を示す。この場合、そのパケットは、
プロトコルスタックによって処理されるべく送信され、プロトコルスタックは、
矢印７６で示すように、ＣＰＤとの制御ダイアログを介してキャッシュ６２から
のメッセージのためにＣＣＢにわたされ、そのメッセージの処理を引き継がせる
ためにＣＰＵに信号が送られる。次にプロトコルスタックによる低速パス処理に
よって、矢印８２に示すように、そのパケットからのデータ（Ｄ３）８０が記憶
機構３５に送られることになる。一旦そのパケットが処理され、誤り状態が補正
されると、ＣＣＢは制御ダイアログを介してキャッシュ６２に戻され得、そのメ
ッセージの後続のパケットからのペイロードデータは、同様にＣＰＤ３０の高速
パスを介して送信され得ることになる。従って、ＣＰＵ及びＣＰＤは協働して、
所定のメッセージが高速パスハードウェア処理に従って処理されるか、より一般
的なＣＰＵによるソフトウェア処理に従って処理されるのかを決定する。

【００２６】 リモートホスト２２へ供給するためのホスト２０からネットワーク２５へのメ
ッセージの送信も、図５に示すように、ＣＰＵを介した順次式プロトコルソフト
ウェア処理か、ＣＰＤ３０を介した高速化ハードウェア処理の何れかによって処
理され得る。記憶機構３５からＣＰＵ２８によって選択されたメッセージ（Ｍ）
９０は、矢印９２及び９６によって示されるように、スタック４４によって処理
するためセッション層４２に送信され得る。しかし、コネクションが存在し、か
つＣＰＤ３０がそのメッセージのための適切なＣＣＢを既に有している状況では
、データパケットはホストスタック４４をバイパスし、ＤＭＡによって直接メモ
リ６０に送信され得る。このとき、プロセッサ５５は、各データパケットに全て
の適切なプロトコル層を含む１個のヘッダを加え、得られたパケットをリモート
ホスト２２への送信のためネットワーク２５に送る。この高速パス送信によって
、たとえ１個のパケットのための処理でも非常に高速化することができ、より大
きいメッセージの場合は大幅に高速化する。

【００２７】 高速パスコネクションのためのメッセージは現存しておらず、従って高速パス
送信をガイドするための適切な制御及び状態情報と共にＣＣＢを生成することに
よって利益が得られる。ＴＣＰ／ＩＰ又はＳＰＸ／ＩＰＸにに代表される伝統的
なコネクションベースのメッセージの場合、ＣＣＢは、コネクション初期化ダイ
アログの間に生成される。ＴＴＣＰ／ＩＰに代表されるような高速コネクション
メッセージの場合、ＣＣＢはペイロードデータを送信する同じトランザクション
で生成され得る。この場合、ペイロードデータの送信が高速パスコネクションを
セットアップするために用いられたリクエストに対する応答であり得る。いずれ
の場合にも、ＣＣＢは、各プロトコル層に関連するプロトコル及びステータス情
報を提供し、これには、ユーザが関与するもの及び１回の情報の転送のための記
憶空間が含まれている。ＣＣＢは、プロトコルスタック４４によって生成され、
そのプロトコルスタックは、次に、矢印９８によって示されるように、ＣＰＤの
コマンドレジスタに書き込むことによってＣＣＢをＣＰＤ３０にわたす。ＣＣＢ
によってガイドされ、プロセッサ５５は、ホストメモリ３５における発信元から
のデータのネットワークフレームサイズにされた一部分を、矢印９９に示すよう
に、ＤＭＡを用いてそれ自身のメモリ６０に送る。次にプロセッサ５５は、適切
なヘッダ及びチェックサムをそのデータの一部分の先頭に付加し、得られたフレ
ームを関連するプロトコルの規約に準拠させてネットワーク２５に送信する。Ｃ
ＰＤ３０は、全てのデータがその行先に達したという確認応答を受信した後、Ｃ
ＰＤは応答バッファに書き込むことによってホスト３５に通知する。

【００２８】 従って、データ通信の高速パス送信はまた、ホストをＣＰＵのフレーム毎の処
理から解放させる。データ送信の大部分は、高速パスによってネットワークに送
信され得る。入出力の両方が高速パスであることによって、上位層レベル即ちセ
ッション層レベル以上における機能による割り込みが大幅な低減を達成され、か
つネットワークマイクロプロセッサとホストとの間の相互作用は上位層が作ろう
とする全転送サイズを用いて行われることになる。高速パス通信の場合、割り込
みは（その大部分が）上位層メッセージトランザクション全体の始まりと終わり
においてのみ生じ、各階層の部分及びそのトランザクションのパケットの送受信
において割り込みは生じない。

【００２９】 ホスト１５２に対するネットワークインタフェースを提供する、単純化された
インテリジェントネットワークインタフェースカード（ＩＮＩＣ）１５０が図６
に示されている。ＩＮＩＣ１５０のハードウェアロジック１７１は、ＩＮＩＣと
ホストとを接続する周辺バス（ＰＣＩ）１５７でネットワーク１５５に接続され
ている。この実施例において、ホスト１５２はＴＣＰ／ＩＰプロトコルスタック
を有し、それはネットワーク１５５から受け取ったメッセージフレームの順次式
ソフトウェア処理のための低速パス１５８を提供する。ホスト１５２のプロトコ
ルスタックは、データリンク層１６０、ネットワーク層１６２、トランスポート
層１６４、及びホスト１５２における通信データの発信元又は行先１６８を提供
するアプリケーション層１６６を有する。図示されていない他の層、例えばセッ
ション層やプレゼンテーション層もホストスタック１５２に含められ得、発信元
又は行先はデータの性質に応じて変わり、実際にはアプリケーション層であり得
る。

【００３０】 ＩＮＩＣ１５０は、ホストのプロトコルスタックを含む低速パス１５８に沿っ
て処理するメッセージ、又はホストのプロトコルスタックをバイパスする高速１
５９に沿って処理するメッセージとの間の選択を行うネットワークプロセッサ１
７０を有する。受信されたパケットのそれぞれは、ＩＮＩＣ１５０に含められた
フライバイ（fly by）ハードウェアロジック１７１上で処理され、従って或るパ
ケットの全てのプロトコルヘッダは、プロトコル層の間でデータのコピー、移動
、記憶させることなく処理され得る。ハードウェアロジック１７１は、パケット
バイトがそのハードウェアを通過するときに、選択されたヘッダバイトを分類す
ることによって１回で所定のパケットのヘッダを処理する。選択されたバイトの
処理の結果は、チェックサム検査を含むパケットの要約が生成されるまで、パケ
ットのどの他のバイトを分類するかを決定することの助けとなる。次に受信され
たパケットからのデータ及び処理されたヘッダが、そのパケットのヘッダ及びス
テータスを要約するワードとともにＩＮＩＣの記憶機構１８５に記憶される。ネ
ットワーク記憶機構の構成のために、ＩＮＩＣ１５０はＩＤＥ、ＳＣＳＩ、又は
類似のインタフェースを有するディスクドライブのような周辺記憶装置に接続さ
れ得、その記憶装置のためのファイルキャッシュはＩＮＩＣ１５０のメモリ１８
５上に存在する。そのようなネットワークインタフェースの幾つかは１つのホス
トのために存在し得、それぞれが関連する記憶装置を有する。

【００３１】 ネットワーク１５５からＩＮＩＣ１５０によって受信されたメッセージパケッ
トのハードウェア処理は、図７により詳細に示されている。受信されたメッセー
ジパケットは、初めにメディアアクセスコントローラ１７２に入り、そのメディ
アアクセスコントローラはネットワークへのＩＮＩＣのアクセス及びパケットの
受信を制御し、かつネットワークプロトコル管理のための統計的情報を提供する
。そこから１回に１バイトのデータがアセンブリレジスタ１７４に流れる。アセ
ンブリレジスタ１７４は、この実施例では１２８ビットの幅を有する。そのデー
タはフライバイシーケンサ１７８によって分類されるが、後に図８を参照してよ
り詳細に説明するように、フライバイシーケンサは、パケットのバイトを、それ
らが移動している（fly by）ときに調べ、パケットを要約するために用いられる
それらのバイトからステータスを生成する。生成されたそのステータスはマルチ
プレクサ１８０によってデータと併合され、得られたデータはＳＲＡＭ１８２に
格納される。パケット制御シーケンサ１７６は、フライバイシーケンサ１７８を
監視し、メディアアクセスコントローラ１７２からの情報を調べ、データのバイ
トをカウントし、アドレスを生成し、ステータスを送り、かつアセンブリレジス
タ１７４からＳＲＡＭ１８２、更にはＤＲＡＭ１８８へのデータの移動を管理す
る。パケット制御シーケンサ１７６は、ＳＲＡＭコントローラ１８３を介してＳ
ＲＡＭ１８２におけるバッファを管理し、かつデータをＳＲＡＭ１８２からＤＲ
ＡＭ１８８のバッファへ移動させる必要があるときにＤＲＡＭコントローラ１８
６への表示も行う。一旦パケットのためのデータの移動が終了し、全てのデータ
がＤＲＡＭ１８８のバッファに移動すると、パケット制御シーケンサ１７６は、
フライバイシーケンサ１７８において生成されたステータスを、パケットデータ
の先頭に付加するべくＤＲＡＭ１８８のバッファの先頭部及びＳＲＡＭ１８２に
動かす。次にパケット制御シーケンサ１７６は、受信バッファディスクリプタを
受信キューに入れるようにキューマネージャに要求し、受信キューはプロセッサ
１７０にパケットがハードウェアロジック１７１によって処理されたこと、及び
その要約されたステータスを通知する。

【００３２】 図８は、フライバイシーケンサ１７８が幾つかの段を有していることを示し、
この段のそれぞれは通常パケットヘッダの特定の部分を集中して取扱い、従って
その段に関連するステータスを生成するため特定のプロトコル層を集中して取り
扱う。この実施形態では、フライバイシーケンサ１７８が、メディアアクセス制
御シーケンサ１９１、ネットワークシーケンサ１９２、トランスポートシーケン
サ１９４、及びセッションシーケンサ１９５を有する。より高位のプロトコル層
に関連するシーケンサを追加的に提供することもできる。フライバイシーケンサ
１７８は、パケット制御シーケンサ１７６及びフライバイシーケンサに所定のバ
イトがアセンブリレジスタ１７４から利用可能であるか否かを伝えるパケット制
御シーケンサによる所定のポインタによってリセットされる。メディアアクセス
制御シーケンサ１９１は、バイト０−５を見ることにより、或るパケットが、別
のホストではなくホスト１５２を、又は別のホストに加えてホスト１５２をアド
レス指定されているかを決定する。パケットのオフセット１２及び１３もメディ
アアクセス制御シーケンサ１９１によって処理され、例えばそのパケットがイー
サネット又は８０２．３であるか否かのタイプフィールドを決定する。そのタイ
プフィールドがイーサネットである場合、それらのバイトはメディアアクセス制
御シーケンサ１９１にそのパケットのネットワークプロトコルの種類も伝える。
８０２．３の場合は、それらのバイトは全フレームの長さを表示し、メディアア
クセス制御シーケンサ１９１は更にパケット内の８個のバイトをチェックし、ネ
ットワーク層の種類を決定する。

【００３３】 大部分のパケットについて、ネットワークシーケンサ１９２は、受信されたヘ
ッダ長が正しい長さを有していることを検査し、ネットワーク層のヘッダを検査
する。高速パス候補について、ネットワーク層のヘッダは、メディアアクセス制
御シーケンサ１９１によって行われた解析からＩＰ又はＩＰＸであることが判っ
ている。例えば、タイプフィールドが８０２．３であり、ネットワークプロトコ
ルがＩＰであると仮定すると、ネットワークシーケンサ１９２はＩＰの種類を決
定するためにバイト２２で始まるネットワークヘッダの初めのバイトを解析する
。ＩＰヘッダの初めのバイトは、ネットワークシーケンサ１９２によって処理さ
れ、そのパケットがどのＩＰの種類に関係しているかを決定する。そのパケット
が、例えばＩＰバージョン４に関係するものであると決定することにより、ネッ
トワークシーケンサ１９２による更なる処理が方向付けられ、ネットワークシー
ケンサはパケットのトランスポートヘッダプロトコルの表示のためＩＰヘッダ内
の１０個のバイトに配置されたプロトコルのタイプを調べる。例えば、イーサネ
ット上のＩＰの場合、そのＩＰヘッダはオフセット１４から始まり、プロトコル
タイプのバイトは、オフセット２３であり、それはネットワークロジックによっ
て処理され、トランスポート層プロトコルが例えばＴＣＰであるか否かが決定さ
れる。通常２０−４０バイトであるネットワークヘッダの長さから、ネットワー
クシーケンサ１９２が、トランスポート層ヘッダの検査のため、パケットのトラ
ンスポート層ヘッダの始まりを決定する。トランスポートシーケンサ１９４は、
トランスポート層ヘッダ及びデータのためのチェックサムを生成してもよく、ト
ランスポート層ヘッダ及びデータは、少なくともＴＣＰの場合にＩＰヘッダから
の情報を含み得る。

【００３４】 ＴＣＰパケットの例について続けると、トランスポートシーケンサ１９４は、
１つにはそのメッセージのためのＴＣＰ発信元及び行先ポートを決定するため、
例えばそのパケットがＮｅｔＢｉｏｓか他のプロトコルであるかを決定するため
に、ヘッダのトランスポート層部分における初めの数バイトの解析も行う。ＴＣ
Ｐヘッダのバイト１２が、トランスポートシーケンサ１９４によって処理され、
ＴＣＰヘッダの長さが決定され、検査される。ＴＣＰヘッダのバイト１３は、肯
定応答（ack）フラグ及びプッシュフラグを除いて、例えばリセットや終了のよ
うな、プロセッサにこのパケットを例外として分類させ得る予期しないオプショ
ンを表示し得るフラグを含む。ＴＣＰオフセットバイト１６及び１７はチェック
サムであり、それはハードウェアロジック１７１によって引き出されたり、格納
されたりし、フレームの残りの部分はそのチェックサムに対して検査される。

【００３５】 セッションシーケンサ１９５は、セッション層ヘッダの長さを決定し、セッシ
ョン層ヘッダは、ＮｅｔＢｉｏｓの場合には４バイトに過ぎず、そのうちの２バ
イトはＮｅｔＢｉｏｓペイロードデータの長さを通知するが、他のプロトコルの
場合にはより長いこともあり得る。セッションシーケンサ１９５は、例えば読み
出し又は書き込みとしてメッセージのタイプを分類するためにも用いられ得、そ
のために高速パスが特に有益なものとなり得る。メッセージの種類に応じて更な
る上位層ロジックの処理が、フライバイシーケンサ１７８及びパケット制御シー
ケンサ１７６のハードウェアロジック１７１によって行われ得る。従って、ハー
ドウェアロジック１７１はインテリジェントに１つのバイトストリームから選択
されたバイトを分類することによってヘッダのハードウェア処理を誘導し、その
パケットのステータスが処理の進行中に決定された分類から構築される。一旦パ
ケット制御シーケンサ１７６が全てのパケットがフライバイシーケンサ１７８に
よって処理されたことを検出すると、パケット制御シーケンサ１７６は、フライ
バイシーケンサ１７８によって生成されたステータス情報にパケット制御シーケ
ンサ１７６によって生成されたすテータス情報を加え、プロセッサ１７０による
パケットの取扱いにおける便宜のため、そのパケットにそのステータス情報を先
頭付加（パケットの先頭部分への付加）する。パケット制御シーケンサ１７６に
よって生成された追加のステータス情報は、メディアアクセスコントローラ１７
２のステータス情報及び発見された全ての誤り、又はアセンブリレジスタ若しく
はＤＲＡＭバッファの何れかにおけるデータオーバーフロー、又はそのパケット
に関連する他の種々雑多な情報を有する。パケット制御シーケンサ１７６は、キ
ューマネージャ１８４を介して受信バッファキュー及び受信統計的キューにエン
トリを入れることも行う。

【００３６】 ハードウェアロジック１７１によりパケットを処理することの利点は、従来の
ような順次ソフトウェアプロトコル処理とは異なり、そのパケットが各プロトコ
ル層ヘッダの処理のために記憶機構に格納されたり、転送されたり、コピーされ
たり、又は引き出されたりする必要がなく、処理効率を劇的に向上させ、各パケ
ットの処理時間を短縮できる点にある。そのパケットはビットがネットワークか
ら受信されるときのビットレート、例えば１００ＢａｓｅT接続の場合１００メ
ガビット／秒で処理され得る。従って、この速度で受信された６０バイトの長さ
を有するパケットを分類する時間は、約５マイクロ秒である。ハードウェアロジ
ック１７１でそのパケットを処理し、パケットデータを高速パスを介してそのホ
スト行先に送信するためにかかる全時間は、６６ＭＨｚのＰＣＩバスを用いた場
合、約１６マイクロ秒以下であり得るが、３００ＭＨｚのPentiumII（登録商標
）プロセッサによる従来通りのソフトウェアプロトコル処理では、使用中の装置
において２００マイクロ秒もの時間がかかかり得る。従って、従来型の順次式ソ
フトウェアプロトコル処理を用いる高速ＣＰＵの場合と比較して、高速パス１５
９によって１桁以上の処理時間の短縮が達成され得、ＣＰＵの割り込みの低減や
ホストのバスの大域幅の節約によってもたらされる追加の時間短縮を考慮しなく
ても、ハードウェアロジック１７１及びプロセッサ１７０でプロトコルヘッダを
処理することによって劇的な高速化が提供されることを立証している。

【００３７】 プロセッサ１７０は、記憶機構１８５に保持された受信されたメッセージパケ
ットのそれぞれについて、そのパケットが高速パス１５９の候補であるか否かを
選択し、そうである場合には、高速パスが既にそのパケットが属するコネクショ
ンに対してセットアップされているか否かを調べるためのチェックを行う。これ
を行うため、プロセッサ１７０は、初めにそのパケットヘッダが高速パス候補の
ために定義されたプロトコルのものであるか否かを決定するためにヘッダステー
タスの要約をチェックする。そうでない場合には、プロセッサ１７０は、ＩＮＩ
Ｃ１５０におけるＤＭＡコントローラに、そのパケットを低速パス１５８処理の
ためにホストに送信する命令を送る。メッセージが低速パス１５８処理される場
合でも、ＩＮＩＣ１５０は検査及びメッセージの種類の決定のような初期手順を
実行し、検査されたメッセージを少なくともホストのデータリンク層１６０に送
る。

【００３８】 高速パス１５９の候補の場合、プロセッサ１７０は、そのヘッダステータスの
要約がＩＮＩＣに保持されたＣＣＢに一致するか否かを調べるためのチェックを
行う。そうである場合には、パケットからのデータは高速パス１５９を通してホ
ストの行先１６８に送信される。高速パス１５９の候補のパケット要約がＩＮＩ
Ｃに保持されたＣＣＢに一致しない場合には、そのパケットは低速パス処理のた
めにホスト１５２に送信されて、そのメッセージのためのＣＣＢが生成される。
高速パス１５９を用いることは、断片化したメッセージの場合や他の複雑さのた
めに必要でない、又は望ましいものではないこともある。しかし、大部分のメッ
セージについては、ＩＮＩＣの高速パス１５９は、メッセージ処理を非常に高速
化し得る。従ってＩＮＩＣ１５０は、従来のように所定のパケットの運命を決定
するために幾つかのプロトコル層のそれぞれにおいてステートマシンを用いるの
と異なり、処理進行中に収集される情報に基いてデータをその行先に直接送信す
るか否かを決定する１個のステートマシンプロセッサ１７０を提供するものであ
る。

【００３９】 ホスト１５２において受信された表示即ちパケットの処理において、ホストの
プロトコルドライバは、その表示が高速パス又は低速パスの何れであるかに基い
て処理経路を選択する。ＴＣＰ／ＩＰ又はＳＰＸ／ＩＰＸメッセージは、そのド
ライバによって形成され、高速パスパケットとの一致をとの一致をとり、かつそ
れをコネクション行先１６８に導くために、ＩＮＩＣに送られる。ＴＴＣＰ／Ｉ
Ｐメッセージの場合、ドライバは、初期リクエストパケットの処理から、そのト
ランザクションのためのコネクションコンテキストを生成することができる。こ
の処理では、メッセージ行先１６８の位置指定を行い、次にその行先からの応答
のための高速パスを提供するためにＣＣＢの形態でＩＮＩＣにそのコンテキスト
を送る。ＣＣＢは、プロトコル層及びメッセージのパケットに関するコネクショ
ン及び状態情報を含む。従ってＣＣＢは、発信元及び行先メディアアクセス制御
（ＭＡＣ）アドレス、発信元及び行先ＩＰ又はＩＰＸアドレス、発信元及び行先
ＴＣＰ又はＳＰＸポート、タイマーのようなＴＣＰ変数、ウィンドウプロトコル
をスライドさせるための受信及び送信ウインドウ、及びセッション層プロトコル
を示す情報を有し得る。

【００４０】 ＩＮＩＣにおけるハッシュテーブルにＣＣＢをキャッシュすることにより、そ
のパケットが高速パス１５９を介して処理され得るか否かを決定するべく入力さ
れるパケットを要約するワードとの迅速な比較処理が行われるようになり、一方
全てのＣＣＢが処理のためにＩＮＩＣにも保持される。この比較を高速化する他
の方法としては、コンテンツのアドレス指定可能なメモリ（ＣＡＭ）のようなハ
ードウェア補助機構及びＢツリーのようなソフトウェア処理等が挙げられる。Ｉ
ＮＩＣマイクロコード又は比較器回路がＣＣＢとの一致を検出すると、ＤＭＡコ
ントローラはＣＰＵによる割り込み、プロトコル処理又はコピー処理を行うこと
なく、行先１６８にパケットからのデータをおく。受信したメッセージの種類に
応じて、そのデータの行先は、ホスト１５２におけるセッション層、プレゼンテ
ーション層、又はアプリケーション層、又はファイルバッファキャッシュであり
得る。

【００４１】 図９は、ファイルサーバとして用いられるホスト２０２に接続されたＩＮＩＣ
２００を示す。このＩＮＩＣは、一般にファスト・イーサネットとして知られる
８０２．３ｕ標準を用いる幾つかのネットワークコネクションのためのネットワ
ークインタフェースを提供する。ＩＮＩＣ２００は、ＰＣＩバス２０５によって
サーバ２０２に接続されており、サーバ２０２はＭＡＣ層２１２、ネットワーク
層２１５、トランスポート層２１７、及びアプリケーション層２２０を含むＴＣ
Ｐ／ＩＰ又はＳＰＸ／ＩＰＸプロトコルスタックを有し、アプリケーション層の
上に発信元／行先２２２が設けられているが、前に述べたように、アプリケーシ
ョン層が発信元／行先であり得る。ＩＮＩＣは、ネットワークライン２１０、２
４０、２４２、及び２４４にも接続されており、これらのネットワークラインは
好ましくはファスト・イーサネット、ツイストペア、光ファイバー、同軸ケーブ
ル、又は他の種類のラインであって、それぞれ１００Ｍｂ／ｓのデータ転送が可
能なものであるが、より高速又はより低速のデータレートも可能である。ネット
ワークライン２１０、２４０、２４２、及び２４４は、それぞれハードウェア回
路の専用の行に接続されており、前記ハードウェア回路はそれぞれのネットワー
クラインから受信されたメッセージパケットの検査及び要約を行うことができる
。従って、ライン２１０は、シーケンサ２５０の第１の水平方向の行に接続され
、ライン２４０は、シーケンサ２６０の第２の水平方向の行に接続され、ライン
２４２は、シーケンサ２６２の第３の水平方向の行に接続され、ライン２４４は
、シーケンサ２６４の第４の水平方向の行に接続される。パケットがその水平方
向のハードウェアの行の１つによって検査、要約された後、そのパケットはその
ステータス要約とともに記憶機構２７０に格納される。

【００４２】 ネットワークプロセッサ２３０は、ＩＮＩＣ２００に格納されたその要約及び
任意のＣＣＢとの比較に基いて、ホストによって処理される低速パス２３１を通
してそのパケットを送信するか否かを決定する。大部分のパケットは、そのよう
な順次処理を避けることができ、一致するＣＣＢに従ってサーバ内のデータ行先
に高速パス２３７を通してＤＭＡにより送信されるそのデータ部分を有する。同
様に、高速パス２３７は、データをネットワーク送信のためにパケットに分割し
、全てのヘッダを付加してプロセッサ２３０によって発信元２２２から任意のネ
ットワークラインへ直接データを送信する経路を提供し、同様にＣＰＵによる処
理及び割り込みを最小限にする。明示のため、水平シーケンサ２５０のみがアク
ティブ状態として示されているが、実際にはシーケンサ行２５０、２６０、２６
２、及び２６４のそれぞれが、他の全てのシーケンサ行と同時に全二重通信を提
供する。専用ＩＮＩＣ２００は、メッセージパケットとともに動作するとき、ソ
フトウェアプロトコルスタックに従ってそれらのヘッダを順次処理する高度な汎
用ホストＣＰＵよりも非常に高速である。

【００４３】 ファイル転送のような大きいメッセージのために最も一般的に用いられるネッ
トワークプロトコルの１つは、ＴＣＰ／ＩＰを通してのサーバメッセージブロッ
ク（ＳＭＢ）である。ＳＭＢはファイルが書き込まれるディスク又はプリンタの
ような特定の操作のために必要なリソースが、その操作が生成されるホストに存
在するか、或いは結び付けられているか、又はファイルサーバのようなネットワ
ークに接続された他のホストに存在するかを決定するリダイレクタソフトウェア
とともに動作し得る。ＳＭＢ及びサーバ／リダイレクタは、従来はトランスポー
ト層によりサービスされるが、本発明ではＳＭＢ及びリダイレクタが、ＩＮＩＣ
によりサービスされ得る。この場合には、大きいＳＭＢトランザクションを受け
取ったとき、ＩＮＩＣバッファからＤＭＡコントローラによってデータを送信す
ることにより、ホストが取り扱わなければならない割り込みが著しく低減し得る
。更に、このＤＭＡは一般的にファイルデイバスキャッシュにあるその最終的な
行先にデータを転送する。本発明のＳＭＢ送信は、基本的に上述のＳＭＢの受信
を逆方向にたどるものであり、ホストからＩＮＩＣにデータが転送され、バッフ
ァに格納されるとともに、関連するプロトコルヘッダがネットワークラインを介
してのリモートホストへの転送のためにＩＮＩＣにおけるデータの先頭に付加さ
れる。ホストの反復される割り込み無しに、カスタム設計のハードウェアを介し
ての複数のＴＣＰ／ＩＰ、ＮｅｔＢｉｏｓ、及びＳＭＢプロトコル層及び複数の
パケットのＩＮＩＣによる処理によって、ＳＭＢメッセージのネットワークライ
ンへの送信速度を著しく高めることができる。

【００４４】 図１０に示すように、所定のメッセージがホスト２０２によって処理されるか
、又はＩＮＩＣ２００によって処理されるかを制御するために、メッセージコマ
ンドドライバ３００がホスト２０２にインストールされ、ホストプロトコルスタ
ック３１０と協働して機能を果たす。コマンドドライバ３００は、メッセージの
受信又は送信に介入し、ＣＣＢを生成し、ＩＮＩＣ２００からＣＣＢを送受信す
ることができ、従って処理能力の向上を除いて、ＩＮＩＣの機能はユーザからは
透過的なものとなる。また、図面にはＩＮＩＣメモリ３０４及びＩＮＩＣミニポ
ートドライバ３０６が示されており、ＩＮＩＣミニポートドライバはネットワー
ク２１０から受信したメッセージパケットを、そのパケットが高速パス候補とし
てのラベル付けされているか否かに応じて、従来通りのプロトコルスタック３１
０又はコマンドプロトコルスタック３００の何れかへ誘導することができる。従
来通りのプロトコルスタック３１０は、高速パス候補としてラベル付けされてお
らず、従ってコマンドスタック３００によって処理されないメッセージの従来通
りの下位層の処理のために、データリンク層３１２、ネットワーク層３１４、及
びトランスポート層３１６を有する。下位層スタック３１０の上に存在するのは
上位層３１８であり、これはやりとりされるメッセージに応じて、セッション層
、プレゼンテーション層、及び／又はアプリケーション層を表す。コマンドドラ
イバ３００は、同様にデータリンク層３２０、ネットワーク層３２２、及びトラ
ンスポート層３２５を有する。

【００４５】 ドライバ３００は、メッセージをネットワーク２１０に送信するために、上位
層３１８から送信されたメッセージが、コマンドスタック３００、それに続けて
ＩＮＩＣ高速パスによって処理されるか、従来通りのスタック３１０によって処
理されるかを決定する上位層インタフェース３３０を有する。その上位層インタ
フェース３３０が、従来通りホストのプロトコルスタックによるプロトコル処理
の後のネットワークへの送信を目的とする上位層３１８から適切なメッセージを
受け取ったとき、そのメッセージはドライバ３００に送られる。次にＩＮＩＣが
、ＩＮＩＣ ＤＭＡユニットを介しての送信のために、メッセージデータのネッ
トワークサイズにされた一部分を得て、そのデータの一部分の先頭にヘッダを付
加し、形成されたメッセージパケットをワイヤを通して送信する。逆に、ＴＣＰ
、ＴＴＣＰ、ＳＰＸ、又は類似のメッセージパケットを、高速パスコネクション
のセットアップにおいて用いられるようにネットワーク２１０から受け取ったと
き、ミニポートドライバ３０６は、そのメッセージパケットをコマンドドライバ
３００に処理するために転送する。ドライバ３００は、そのメッセージパケット
を処理してそのメッセージのためのコンテキストを生成し、ドライバ３０２は、
そのコンテキスト及びコマンド命令を、高速パスを通しての同一のコネクション
において後のメッセージのデータを送信するためのＣＣＢとして、ＩＮＩＣ２０
０に戻す。ＩＮＩＣによって、数百のＴＣＰ、ＴＴＣＰ，ＳＰＸ、又は類似のＣ
ＣＢコネクションは、その数に限界なく維持され得るが、ＩＮＩＣキャッシュが
一杯になった場合のため、最小使用頻度（ＬＲＵ）アルゴリズムが用いられる。
ドライバ３００は、ＣＣＢとしてＩＮＩＣ２００に送られるＴＴＣＰリクエスト
のためのコネクションコンテキストも生成することができ、これよってそのリク
エストに対するＴＴＣＰ応答の高速パス転送が可能となる。高速化されていない
プロトコルを有するメッセージは、プロトコルスタック３１０によって従来通り
に処理され得る。

【００４６】 図１１は、Ｍｉｃｒｏｓｏｆｔ（登録商標）プロトコルメッセージのためのコ
マンドドライバソフトウェアのＴＣＰ／ＩＰインプリメンテーションを示す。従
来通りのホストプロトコルスタック３５０は、ＭＡＣ層３５３、ＩＰ層３５５、
及びＴＣＰ層３５８を有する。コマンドドライバ３６０は、ホストスタック３５
０と協働して働き、ネットワークメッセージを処理する。コマンドドライバ３６
０は、ＭＡＣ層３６３、ＩＰ層３６６、及びＡｌａｃｒｉｔｅｃ ＴＣＰ（ＡＴ
ＣＰ）層３７３を有する。従来型スタック３５０及びコマンドドライバ３６０は
、ネットワークドライバインタフェース仕様（ＮＤＩＳ）層３７５を共有してお
り、これはＩＮＩＣミニポートドライバ３０６を相互作用する。ＩＮＩＣミニポ
ートドライバ３０６は、従来通りのホストスタック３５０又はＡＴＣＰドライバ
３６０の何れかによって処理するため受信した表示をソートする。ＴＤＩフィル
タドライバ及び上位層インタフェース３８０は、同様に、ＴＤＩユーザ３８２か
らネットワークに送られたメッセージが、コマンドドライバに送られてＩＮＩＣ
の高速パスに転送されたか、或いはホストスタックによって処理されたかを判定
する。

【００４７】 図１２は、典型的なクライアント１９０とサーバ２９０との間のＳＭＢ交換を
示す図であり、クライアントとサーバの両方は本発明の通信装置を有し、その通
信装置はそれぞれデータの高速パス転送のためのそれらのコネクションを確定す
るＣＣＢを有する。クライアント１９０は、ＩＮＩＣ１５０、８０２．３準拠の
データリンク層１６０、ＩＰ層１６２、ＴＣＰ層１６４、ＮｅｔＢｉｏｓ層１６
６、及びＳＭＢ層１６８を有する。クライアントは、通信処理のための低速パス
１５７及び高速パス１５９を有する。同様にサーバ２９０は、ＩＮＩＣ２００、
８０２．３準拠のデータリンク層２１２、ＩＰ層２１５、ＴＣＰ層２１７、Ｎｅ
ｔＢｉｏｓ層２２０、及びＳＭＢ層２２２を有する。サーバはネットワークライ
ン２４０、２４２、及び２４４に接続されているとともに、クライアント１９０
に接続されたライン２１０にも接続されている。サーバも通信処理のための低速
パス２３１及び高速パス２３７を有する。

【００４８】 クライアント１９０がサーバ２９０上の１００ＫＢのファイルの読み出しを行
おうとしていると仮定すると、クライアントは、ネットワーク２１０を介して読
み出しブロック行（ＲＢＲ）ＳＭＢを送信することによって、サーバ２９０上の
そのファイルの初めの６４ＫＢを要求することを開始し得る。ＲＢＲコマンドは
、例えば７６バイトに過ぎない大きさであり得、従ってサーバ上のＩＮＩＣ２０
０は、メッセージタイプ（ＳＭＢ）及び比較的小さいメッセージサイズを認識し
、かつその７６バイトを高速パスを介してサーバのＮｅｔＢｉｏｓに直接送信す
る。ＮｅｔＢｉｏｓは、ＳＭＢにデータをわたし、ＳＭＢは読み出しリクエスト
を処理し、データの６４ＫＢを取り出して、サーバのデータバッファに入れる。
次にＳＭＢは、ＮｅｔＢｉｏｓを呼出してそのデータを送信し、ＮｅｔＢｉｏｓ
はそのデータをクライアントのために出力する。従来型のホストでは、ＮｅｔＢ
ｉｏｓがＴＣＰ出力を呼出し、６４ＫＢをＴＣＰにわたし、ＴＣＰはそのデータ
を１４６０バイトのセグメントに分割し、各セグメントをＩＰ及び最終的にＭＡ
Ｃ（低速パス２３１）を介して出力する。本発明の場合には、その６４ＫＢのデ
ータは、クライアント−サーバＳＭＢコネクションに関する表示とともにＡＴＣ
Ｐドライバに向かい、前記表示はＩＮＩＣによって保持されているＣＣＢを示す
。次にＩＮＩＣ２００は、ホストバッファから１４６０バイトのセグメントをＤ
ＭＡ送信し、ＴＣＰ、ＩＰ及びＭＡＣのための適切なヘッダを一度に付加し、か
つ完成したパケットをネットワーク２１０（高速パス２３７）上に送信する。Ｉ
ＮＩＣ２００は、この処理を６４ＫＢの転送の全てが送信されるまで反復する。
通常、クライアントからその６４ＫＢのを受信したという確認応答を受信した後
、ＩＮＩＣは残りの３６ＫＢも高速パス２３７によって送信する。

【００４９】 ＩＮＩＣ１５０は、その応答が着信したとき、クライアント１９０上で動作し
ており、ＩＮＩＣ１５０は、受信された第１のフレームからそのコネクションが
受信高速パス１５９処理（ＴＣＰ／ＩＰ，ＮｅｔＢｉｏｓ、ＣＣＢとの一致）で
あることを認識し、ＡＴＣＰは、その第１フレームを用いてそのメッセージのた
めのバッファ空間を確保し得る。後者の場合には、フレームのＮｅｔＢｉｏｓ部
分の初めの１２８バイトをＡＴＣＰ高速パスを介して、ホストのＮｅｔＢｉｏｓ
に直接わたすことによって達成され、これによりＮｅｔＢｉｏｓ／ＳＭＢに全て
のフレームのヘッダがわたされる。ＮｅｔＢｉｏｓ／ＳＭＢは、これらのヘッダ
を解析し、リクエストＩＤとの一致によってこれが元の行読み出しコネクション
に対する応答であることを認識し、データを置くべき６４Ｋのバッファのリスト
をＡＴＣＰにわたす。この段階において、ただ１個のフレームが着信しているが
、この処理が生じている間に複数のフレームが着信し得る。クライアントバッフ
ァリストがＡＴＣＰにわたされると直ぐに、それはその転送情報をＩＮＩＣ１５
０にわたし、ＩＮＩＣ１５０はそれらのバッファに蓄積された任意のフレームデ
ータのＤＭＡ送信を開始する。

【００５０】 図１３は、ＩＮＩＣ２００を単純化して示した図であり、ＩＮＩＣ２００はネ
ットワークインタフェースコントローラとプロトコルプロセッサの機能を一個の
ＡＳＩＣチップ４００に結合したものである。この実施形態におけるＩＮＩＣ２
００は、全二重４チャネル１０／１００メガビット／秒（Ｍｂｐｓ）のインテリ
ジェントネットワークインタフェースコントローラを提供し、このコントローラ
はサーバアプリケーションのための高速プロトコル処理のために設計されている
。特にサーバの用途のために設計されているが、ＩＮＩＣ２００は、パーソナル
コンピュータ、ワークステーション、ルータ、又は他のＴＣＰ／ＩＰ、ＴＴＣＰ
／ＩＰ、又はＳＰＸ／ＩＰＸプロトコルが用いられているあらゆる他のホストに
接続され得る。

【００５１】 ＩＮＩＣ２００は、４つのネットワークライン２１０、２４０、２４２、及び
２４４に接続されており、これらのラインは例えばツイストペア、同軸ケーブル
、又は光ファイバーのような複数の異なる経路に沿ってデータを転送することが
でき、そのコネクションはそれぞれ市販の物理層チップ、例えばSEEQ Technolog
y Incorporated, 47200 Bayside Parkway, Fremont, CA94538製のmodel 80220/8
0221 Ethernet Media Interface Adapterを介してのメディア独立インタフェー
ス（ＭＩＩ）を提供する。そのラインは、好ましくは８０２．３準拠であり、Ｉ
ＮＩＣとともに４つの完全なイーサネットノードを構成し、ＩＮＩＣは１０Ｂａ
ｓｅ−Ｔ、１０Ｂａｓｅ−Ｔ２、１００Ｂａｓｅ−ＴＸ、１００Ｂａｓｅ−ＦＸ
、及び１００Ｂａｓｅ−Ｔ４とともに将来のインタフェース標準をサポートして
いる。物理層の特定及び初期化は、ホストドライバ初期化ルーチンによって達成
される。ネットワークライン２１０、２４０、２４２、及び２４４とＩＮＩＣ２
００との間のコネクションは、ＭＡＣユニットのＭＡＣ−Ａ ４０２、ＭＡＣ−
Ｂ ４０４、ＭＡＣ−Ｃ ４０６、及びＭＡＣ−Ｄ ４０８によって制御され、
これらのＭＡＣユニットはＩＮＩＣがネットワークライン２１０、２４０、２４
２、及び２４４にアクセスするときに必要な制御を行うＭＡＣサブレイヤの基本
的な機能を実行するための論理回路を含む。ＭＡＣユニット４０２〜４０８は、
無差別でマルチキャスト又はユニキャストモードで動作することができ、これに
よってＩＮＩＣがネットワークモニタとして機能し、ブロードキャスト及びマル
チキャストパケットを受信し、かつ各ノードに対して複数のＭＡＣアドレスをイ
ンプリメントすることが可能になる。ＭＡＣユニット４０２〜４０８は、シンプ
ルネットワーク管理プロトコル（ＳＮＭＰ）のために用いられ得る統計的情報も
提供する。

【００５２】 ＭＡＣユニット４０２、４０４、４０６、及び４０８は、それぞれ送受信シー
ケンサ、ＸＭＴ＆ＲＣＶ−Ａ４１８、ＸＭＴ＆ＲＣＶ−Ｂ４２０、ＸＭＴ＆ＲＣ
Ｖ−Ｃ４２２、及びＸＭＴ＆ＲＣＶ−Ｄ４２４にそれぞれ配線４１０、４１２、
４１４、及び４１６によって接続されている。各送受信シーケンサは、メッセー
ジフレームがそのシーケンサを通過するとき、処理進行中に幾つかのプロトコル
処理ステップを実行し得る。ＭＡＣユニットと組み合わせて、この送受信シーケ
ンサ４１８〜４２２は、ハードウェア上のデータリンク層、ネットワーク層、ト
ランスポート層、セッション層、及び使用する場合にはプレゼンテーション層及
びアプリケーション層のプロトコルのためにパケットステータスをコンパイルし
て、従来型の順次式ソフトウェアエンジンと比較してそのようなプロトコル処理
のための時間を非常に短縮させることができる。送受信シーケンサ４１０〜４１
４は、ライン４２６、４２８、４３０、及び４３２によってＳＲＡＭ及びＤＭＡ
コントローラに４４４に接続されており、ＤＭＡコントローラ４４４はＤＭＡコ
ントローラ４３８及びＳＲＡＭコントローラ４４２を有する。スタティックラン
ダムアクセスメモリ（ＳＲＡＭ）バッファ４４０は、ライン４４１によってＳＲ
ＡＭコントローラ４４２に接続されている。ＳＲＡＭ及びＤＭＡコントローラ４
４４は、ライン４４６を介して外部メモリ制御機構４５０と相互作用し、外部メ
モリバス４５５を介してダイナミックランダムアクセスメモリ（ＤＲＡＭ）バッ
ファ４６０とフレームの送受信を行う。ＤＲＡＭバッファ４６０は、ＩＣチップ
４００に隣接して配置される。ＤＲＡＭバッファ４６０は、４ＭＢ、８ＭＢ、１
６ＭＢ、又は３２ＭＢとして構成され得、かつ所望に応じてチップ上に配置され
得る。ＳＲＡＭ及びＤＭＡコントローラ４４４はライン４６４を介してＰＣＩバ
スインタフェースユニット（ＢＩＵ）４６８に接続されており、ＢＩＵ４６８は
ＩＮＩＣ２００とＰＣＩインタフェースバス２５７との間のインタフェースを管
理する。６４ビットの多重化ＢＩＵ４６８は、スレーブ及びマスター機能の両方
についてＰＣＩバス２５７に対する直接のインタフェースを提供する。ＩＮＩＣ
２００は、６４ビット又は３２ビット何れかのＰＣＩ環境において動作し得、何
れの構成においても６４ビットのアドレス指定をサポートしている。

【００５３】 マイクロプロセッサ４７０はライン４７２によってＳＲＡＭ及びＤＭＡコント
ローラ４４４に接続され、かつライン４７５を介してＰＣＩ ＢＩＵ４６８に接
続されている。マイクロプロセッサ４７０はチップ制御ストア４８０に存在する
レジスタファイルに命令を送り、チップ制御ストアはＳＲＡＭの書き込み可能な
オンチップ制御ストア（ＷＣＳ）及び読み出し専用メモリ（ＲＯＭ）を有し、か
つライン４７７によってマイクロプロセッサに接続されている。マイクロプロセ
ッサ４７０は入力されるフレームを処理し、ホストのコマンドを処理し、ネット
ワークトラフィックを誘導し、かつＰＣＩバストラフィックを誘導し得る、プロ
グラム可能なステートマシンを提供する。３つのプロセッサは、各クロックサイ
クル毎に１個の命令を発して完了させる３つのレベルのパイプライン型アーキテ
クチャに、共通のハードウェアを用いてインプリメントされている。受信プロセ
ッサ４８２は主として通信の受信のために用いられ、送信プロセッサ４８４は主
として通信の送信のために用いられて、全二重通信を容易に行えるようにしてお
り、一方ユーティリティプロセッサ４８６はＰＣＩレジスタアクセスの監視及び
制御を含む様々な機能を提供する。

【００５４】 ３つのプロセッサ４８２、４８４、及び４８６に対する命令は、オンチップ制
御ストア４８０に存在する。このため３つのプロセッサの機能は容易に定義しな
おすことができ、従ってマイクロプロセッサ４７０は所定の環境に適合させるこ
とができる。例えば受信機能のために必要な処理の量は、送信機能及びユーティ
リティ機能の何れかのために要求されるものを上回っていることがある。この状
況では、幾つかの受信機能が送信プロセッサ４８４及び／又はユーティリティプ
ロセッサ４８６によって実行され得る。或いは、追加のレベルのパイプラインを
生成して、３つではなく４以上の仮想プロセッサを生成し、その追加のレベルを
受信機能専用にすることができる。

【００５５】 ＩＮＩＣ２００は、この実施形態ではＤＲＡＭ４６０におけるテーブルに維持
されている最大２５６個のＣＣＢをサポートし得る。しかし、ＳＲＡＭ４４０に
おいて、順次検索を保存するためのハッシュ順のＣＣＢインデックスも存在する
。一旦ハッシュが生成されるとＣＣＢはＳＲＡＭにキャッシュされ、この実施例
では最大１６個のＣＣＢがＳＲＡＭにキャッシュされる。ＳＲＡＭにキャッシュ
された１６のＣＣＢの割り当ては、以下に説明するように、最低使用頻度レジス
タによって取り扱われる。これらのキャッシュ位置は、送信プロセッサ４８４と
受信プロセッサ４８６との間で共有されており、従ってより重い負荷のかかるプ
ロセッサがより多くのキャッシュバッファを使用することができる。また、シー
ケンサ間で共有される８個のコマンドバッファ及び８個のヘッダバッファも存在
する。所定のヘッダ又はコマンドバッファは、所定のＣＣＢバッファに静的にリ
ンクされていない。そのリンクはフレーム毎に動的だからである。

【００５６】 図１４は、パイプライン型マイクロプロセッサ４７０の概要を示しており、こ
のマイクロプロセッサでは受信、送信、及びユーティリティプロセッサのための
命令が、クロックのインクリメントＩ、ＩＩ、ＩＩＩに従って３つの交互のフェ
ーズで実行され、そのフェーズはパイプライン段階のそれぞれに対応している。
各フェーズは異なる機能を担っており、３つのプロセッサのそれぞれは、各クロ
ックインクリメントの間に異なるフェーズを占める。通常各プロセッサは、制御
ストア４８０からの異なる命令ストリームに基いて動作し、それぞれそのフェー
ズを通してそれ自身のプログラムカウンタ及びステータスを有する。

【００５７】 一般に、パイプライン型マイクロプロセッサの第１命令フェーズ５００は、命
令を終了し、その結果を行先のオペランドに格納し、次の命令を取り出し、かつ
その次の命令を命令レジスタに格納する。第１レジスタセット４９０は、命令レ
ジスタを含む複数のレジスタを提供し、第１レジスタセットのための制御機構セ
ット４９２は第１レジスタセット４９０に対する記憶機構のための制御を提供す
る。幾つかの項目が制御機構４９２によって変更されることなく第１フェーズを
通過し、代わりに第１レジスタセット４９０又はＲＡＭファイルレジスタ５３３
に単にコピーされる。第２命令フェーズ５６０は、第１レジスタセット４９０の
命令レジスタに格納された命令をデコードし、生成された全てのオペランドを集
める命令デコーダ及びオペランドマルチプレクサ４９８を有し、その収集された
オペランドは次に第２レジスタセット４９６のデコードレジスタに格納される。
第１レジスタセット４９０、第２レジスタセット４９６、及び第３命令フェーズ
６００で用いられる第３レジスタセット５０１は、多くの同一のレジスタを有し
、これは図１５Ａ乃至図１５Ｃにより詳細に示されている。命令デコーダ及びオ
ペランドマルチプレクサ４９８は、ＲＡＭファイルレジスタ５３３のデータポー
ト及び２つのアドレスから読み出しを行うことができ、ＲＡＭファイルレジスタ
は、第１フェーズ５００及び第２フェーズ５６０の両方において動作する。プロ
セッサ４７０の第３フェーズ６００は、第２レジスタセットからのオペランドに
対するＡＬＵ処理を行う論理演算装置（ＡＬＵ）６０２を有し、ＡＬＵは処理の
結果を第３レジスタセット５０１に含められた結果レジスタに格納する。スタッ
ク交換機構６０８は、レジスタスタックを順序付けしなおすことができ、キュー
マネージャ５０３はプロセッサ４７０のためのキューを編成することができ、そ
の結果は第３レジスタセットに格納される。

【００５８】 命令は、環状パイプライン５０５によって示されるように第１フェーズ、次に
それに続く第３フェーズをまで継続する。所定のフェーズ内での組み合わせによ
る遅れを最小限するために、命令実行の３つのフェーズにわたって様々な機能が
分散されていることに注意されたい。この実施形態の６６ＭＨｚの周波数で、各
クロックインクリメントが終了するまでに１５ナノ秒の時間がかかり、３つのプ
ロセッサのそれぞれに対して１個の命令が完了するまで全体で４５ナノ秒かかる
ことになる。循環する命令フェーズは図１５Ａ乃至図１５Ｃにより詳細に示され
ており、各フェーズが異なる図面において示されている。

【００５９】 詳述すると、図１５Ａは第１レジスタセット４９０及び関連する制御機構４９
２を有する第１フェーズ５００の幾つかの特定のハードウェア機能を示す。第２
レジスタセット４９２のための制御機構には、ＳＲＡＭ制御機構５０２が含まれ
、これはアドレスをロードし、データをＳＲＡＭアドレス及びデータレジスタ５
２０に書き込むための論理制御機構である。従って第３フェーズ６００からのＡ
ＬＵ６０２の出力は、ＳＲＡＭ制御機構５０２によってＳＲＡＭアドレス及びデ
ータレジスタ５２０のアドレスレジスタ又はデータレジスタに置かれ得る。ロー
ド制御機構５０４は、同様にファイルコンテキストレジスタ５２２に或るファイ
ルに対するコンテキストの書き込みのための制御を提供し、別のロード制御機構
５０６は様々なデータをフリップフロップレジスタ５２５に格納するための制御
を提供する。例えば、送られたビットがセットされたか否かを示すＡＬＵ条件コ
ードは、第１フェーズ５００において実行される処理なしで、ＡＬＵ条件コード
レジスタ５２８にクロックに応じて入力される。フラグデコード５０８は、例え
ばロックの設定のようなフラグレジスタ５３０に格納された様々な機能を実行す
ることができる。

【００６０】 ＲＡＭファイルレジスタ５３３は、アドレス及びデータのための１つの書き込
みポート及びアドレス及びデータのための２つの読み出しポートを有し、従って
２以上のレジスタが一度に読み出され得る。上述のように、ＲＡＭファイルレジ
スタ５３３は基本的に第１及び第２フェーズをまたいでおり、即ち第１フェーズ
５００において書込みが行われ、第２フェーズ５６０において読み出しが行われ
る。制御ストア命令５１０によって制御ストア４８０から新たなデータが入って
くるため、図面には示されていないが、命令レジスタ５３５に格納された命令を
プロセッサがプログラムしなおすことが可能となる。このためのアドレスは、フ
ェッチアドレスレジスタ５３８に格納されたアドレスのうちどのアドレスを取り
出すかを決定するフェッチ制御レジスタにおいて生成される。ロード制御機構５
１５は、プログラムカウンタのための命令を供給し、プログラムカウンタは制御
ストアのためのフェッチアドレスの場合と概ね同様に動作する。３つのレジスタ
の後入先出スタック５４４は、このフェーズにおいて他の操作を受けずに第１レ
ジスタセットにコピーされる。最後に、デバッグアドレス５４８のためのロード
制御機構５１７が所望に応じて含められるが、これによって生じ得る誤りの訂正
が可能となる。

【００６１】 図１５Ｂは、ＲＡＭファイルレジスタ５３３からのアドレス及びデータの読み
出しを含む、第２マイクロプロセッサフェーズ５６０を示す。スクラッチＳＲＡ
Ｍ５６５には、第３フェーズにインクリメントされるまで初めの２つのフェーズ
を通過するレジスタを有する第１レジスタセットのＳＲＡＭアドレス及びデータ
レジスタ５２０から書込みが行われる。スクラッチＳＲＡＭ５６５は、命令デコ
ーダ及びオペランドマルチプレクサ４９８によって読み出される。これは、上述
のように、スタック５４４、デバッグアドレス５４８、及びＳＲＡＭアドレス及
びデータレジスタのような例外を除いて、第１レジスタセットの大部分のレジス
タと同様である。命令デコーダ及びオペランドマルチプレクサ４９８は、セット
４９０の様々なレジスタ及びＳＲＡＭ５６５を参照して命令をデコードし、次の
フェーズにおける処理のためのオペランドを収集する。特に、以下のＡＬＵ６０
２に提供するオペランドを決定する。命令デコーダ及びオペランドマルチプレク
サ４９８の出力は、ＡＬＵオペランド５７９及び５８２、ＡＬＵ条件コードレジ
スタ５８０、及びこの実施形態では３２のキューを制御し得るキューチャネル及
びコマンド５８７レジスタを含む第２レジスタセット４９６における多数のレジ
スタに格納される。セット４９６における幾つかのレジスタは、プログラム制御
機構５９０、リテラルフィールド５８９、テスト選択５８４、及びフラグ選択５
８５を含む、デコーダ４９８によって実質的にデコードされることなく命令レジ
スタ５３５から直接ロードされる。第１フェーズ５００のファイルコンテキスト
５２２のような他のレジスタは、第２フェーズ５６０のファイルコンテキスト５
７７に常に格納されるが、マルチプレクサ５７２によって集められたオペランド
としても取り扱われる。スタックレジスタ５４４は、スタックレジスタ５９４に
単にコピーされる。プログラムカウンタ５４０は、このフェーズにおいてインク
リメントされ（５６８）、レジスタ５９２に格納される。同様に、オプションの
デバッグアドレス５４８もインクリメントされ（５７０）、ロード制御機構５７
５は、この時点で、各フェーズにおける誤り制御を可能にするためにパイプライ
ン５０５から供給され得、その結果はデバッグアドレス５９８に格納される。

【００６２】 図１５Ｃは、ＡＬＵ及びキュー操作を含む、第３のマイクロプロセッサフェー
ズ６００を示す。ＡＬＵ６０２は、加算器、優先エンコーダ、及び他の標準的な
論理機能を有する。ＡＬＵの結果は、レジスタであるＡＬＵ出力６１８、ＡＬＵ
条件コード６２０、及び行先オペランド結果６２２に格納される。ファイルコン
テキストレジスタ６１６、フラグ選択レジスタ６２６、及びリテラルフィールド
レジスタ６３０は、単に前のフェーズ５６０からコピーされる。テストマルチプ
レクサ６０４は、条件ジャンプがジャンプを生ずるか否かを決定するために設け
られ、その結果はテスト結果レジスタ６２４に格納される。テストマルチプレク
サ６０４は、フェッチ制御機構５１１のような類似の判断とともに、第１フェー
ズ５００において実行され得る。スタック交換６０８は、スタック５９４からプ
ログラムカウンタをフェッチすることにより、又はプログラムカウンタをそのス
タックに入れることによってスタックを上限に移動させ、その結果はプログラム
制御機構６３４、プログラムカウンタ６３８、及びスタック６４０レジスタに格
納される。ＳＲＡＭアドレスは所望に応じてこのフェーズ６００においてインク
リメントされ得る。別のデバッグアドレス６４２のための別のロード制御機構６
１０は、このフェーズにおいても誤り制御を可能にするために、この時点でパイ
プライン５０５から強制的にわたされる。図面では一体に示されているＱＲＡＭ
及びＱＡＬＵ６０６は、キューチャネル及びコマンドレジスタ５８７から読み出
され、ＳＲＡＭに格納され、キューを再編成し、必要に応じてデータ及びポイン
タを加えたり取り除いたりして、データのキューを管理し、その結果をテストマ
ルチプレクサ６０４、及びキューフラグ及びキューアドレスレジスタ６２８に送
る。従って、ＱＲＡＭ及びＱＡＬＵ６０６は、３つのプロセッサのためのキュー
を管理する任務、ソフトウェアによってＣＰＵ上で順次実行される従来通りのタ
スクを想定しており、キューマネージャ６０６は、代わりに高速化した実質的に
同時並行のハードウェアキューイングを提供する。

【００６３】 図１６は、キューマネージャ６０６によって管理される３２のハードウェアキ
ューの２つを示しており、そのキューのそれぞれは、ＳＲＡＭヘッド、ＳＲＡＭ
テール、及びＤＲＡＭボディにおいて情報をキューに入れる能力を有しており、
これによって各キューの拡張及び個別の編成が可能となる。従ってＦＩＦＯ７０
０は、ＳＲＡＭ記憶ユニット７０５、７０７、７０９、及び７１１を有し、それ
ぞれが全部で３２個のバイトに対して８個のバイトを含んでいるが、これらのユ
ニットの数及び処理能力は、実施形態によって変えることができる。同様に、Ｆ
ＩＦＯ７０２はＳＲＡＭ記憶ユニット７１３、７１５、７１７、及び７１９を有
している。ＳＲＡＭユニット７０５及び７０７は、ＦＩＦＯ７００のヘッドであ
り、ユニット７０９及び７１１はＦＩＦＯのテールであり、ユニット７１３及び
７１５はＦＩＦＯ７０２のヘッドであり、ユニット７１７及び７１９はそのＦＩ
ＦＯのテールである。ＦＩＦＯ７００の情報は、矢印７２２で示すように、ヘッ
ドユニット７０５又は７０７に書き込まれ得、矢印７２５で示すように、テール
ユニット７１１又は７０９から読み出され得る。しかし特定のエントリは、ヘッ
ドユニット７０５又は７０７から読み書きの両方が行われ得、又はテールユニッ
ト７０９又は７４１から読み書きの両方が行われ得、データ転送及びラテンシー
が最小限にされている。同様に、ＦＩＦＯ７０２のための情報は、一般的に、矢
印７３３で示すように、ヘッドユニット７１３又は７１５に書き込まれ、矢印７
３９で示すように、テールユニット７１７又は７１９から読み出されるが、それ
が書き込まれた同一のヘッド又はテールユニットから読み出されることもある。

【００６４】 ＳＲＡＭ ＦＩＦＯ７００及び７０２は、共にＤＲＡＭ４６０に接続されてお
り、このＤＲＡＭ４６０によって、これらのＦＩＦＯを無限に拡張しＳＲＡＭヘ
ッド及びテールが一杯になった状況を取り扱うことが可能となる。例えば、３２
個のキューのうちの、Ｑ（０）とラベル付けされた第１のキューは、矢印７２７
で示すように、ＦＩＦＯ７００のヘッド又はテールにキューを入れる代わりにキ
ューマネージャの指示の下で動作するＤＭＡユニットによってＤＲＡＭ４２０に
おいてエントリをキューに入れることができる。ＤＲＡＭ４６０に格納されたエ
ントリは、矢印７３０で示されるように、ＳＲＡＭユニット７０９に戻され、そ
のＦＩＦＯの長さ及び終了時間が延長される。ＳＲＡＭからＤＲＡＭへの転換は
、一般的にＳＲＡＭが一杯になったときのために準備されている。ＤＲＡＭはよ
り低速であり、ＤＭＡ転送によって更なるラテンシーが生ずるからである。従っ
てＱ（０）は、ＦＩＦＯ７００及びＤＲＡＭ４６０の両方におけるキューマネー
ジャ６００によって格納されたエントリを含み得る。同様に、ＦＩＦＯ７０２に
向かう情報は、例えばＱ（２７）に対応するものであり得、矢印７３５で示すよ
うに、ＤＭＡによってＤＲＡＭ４６０に転送され得る。より低速のＤＲＡＭ４６
０にも関わらず、費用的に有効にキューを作成する能力は、初期化の間にユーザ
が決定でき、これにより所望に応じてキューのサイズを変更することが可能とな
る。ＤＲＡＭ４６０にキューイングされた情報は、矢印７３７に示すように、Ｓ
ＲＡＭユニット７１７に戻される。

【００６５】 ３２のハードウェアキューのそれぞれのステータスは、従来通り図１７に示す
ように、４つの３２ビットのレジスタのセット７４０に維持され、そこからアク
セスされる。各レジスタにおける特定のビットは特定のキューに対応する。その
レジスタは、Ｑ−Ｏｕｔ＿Ｒｅａｄｙ７４５、Ｑ−Ｉｎ＿Ｒｅａｄｙ７５０、Ｑ
−Ｅｍｐｔｙ７５５、及びＱ−Ｆｕｌｌ７６０とラベル付けされている。特定の
ビットがＱ−Ｏｕｔ＿Ｒｅａｄｙレジスタ７５０にセットされた場合、そのビッ
トに対応するキューは読み出される状態となった情報を含み、Ｑ−Ｉｎ＿Ｒｅａ
ｄｙ７５２レジスタにおける同一のビットがセットされることは、そのキューが
書込み可能な状態となったことを意味する。同様にＱ−Ｅｍｐｔｙレジスタ７５
５における特定のビットを正値にセットすることは、そのビットが空になったこ
とに対応するキューを意味し、Ｑ−Ｆｕｌｌレジスタ７６０の特定のビットが正
値にセットされることは、そのビットが一杯になったことに対応するキューを意
味する。従ってＱ−Ｏｕｔ＿Ｒｅａｄｙ７４５は、ビット（２７）７５２、ビッ
ト（２８）７５４、ビット（２９）７５６、及びビット（３０）を包含するビッ
ト（０）７４６〜ビット（３１）７４８を含む。Ｑ−Ｉｎ＿Ｒｅａｄｙ７５２は
、ビット（２７）７６６、ビット（２８）７６８、ビット（２９）７７０、及び
ビット（３０）７７２を含むビット（０）７６２〜ビット（３１）７６４を含む
。Ｑ−Ｅｍｐｔｙ７５５は、ビット（２７）７７８、ビット（２８）７８０、ビ
ット（２９）７８２、及びビット（３０）７８４を含むビット（０）７７４〜ビ
ット（３１）７７６を含み、Ｑ−Ｆｕｌｌ７６０は、ビット（２７）７９０、ビ
ット（２８）７９２、ビット（２９）７９４、ビット（３０）７９６を含むビッ
ト（０）７８６〜ビット（３１）７８８を含む。

【００６６】 ＦＩＦＯ７００に対応するＱ（０）は、フリーのバッファキューであり、全て
の利用可能なバッファであるアドレスのリストを保持する。このキューは、マイ
クロプロセッサ又は他のデバイスがフリーバッファアドレスを必要とするときに
アドレス指定され、従って共通に感知できるＤＲＡＭ４６０を含む。従って、フ
リーバッファアドレスを必要とするデバイスは、Ｑ（０）をチェックし、そのア
ドレスを得る。ＦＩＦＯ７０２に対応するＱ（２７）は、受信バッファディスク
リプタキューである。受信シーケンサによって受信されたフレームが処理された
後、そのシーケンサはそのフレームのためのディスクリプタをＱ（２７）に格納
しようとする。このようなディスクリプタの位置がＳＲＡＭにおいて即座に利用
可能である場合は、Ｑ−Ｉｎ＿Ｒｅａｄｙ７５０のビット（２７）７６６がセッ
トされる。そうでない場合は、そのシーケンサはキューマネージャがＳＲＡＭか
らＤＲＡＭへＤＭＡ転送を開始させて、受信ディスクリプタを格納するための空
間を空けるのを待たなければならない。

【００６７】 ＳＲＡＭとプロセッサとの間でのキューエントリの移動、受信及び送信シーケ
ンサ間のキューエントリの移動、及びＳＲＡＭとＤＲＡＭ間のキューエントリの
移動を管理するキューマネージャの動作は、図１８により詳細に示されている。
キューを利用するリクエストとしては、プロセッサリクエスト８０２、送信シー
ケンサリクエスト８０４、及び受信シーケンサリクエスト８０６がある。そのキ
ューのための他のリクエストは、ＤＲＡＭからＳＲＡＭへのリクエスト８０８及
びＳＲＡＭからＤＲＡＭへのリクエスト８１０であり、これはキューのＤＲＡＭ
及びＳＲＡＭヘッド又はテール間でデータをやりとりする際にキューマネージャ
の代わりに作用する。これらの様々なリクエストの何れが次のサイクルにおいて
キューマネージャを用いるかの決定は、優先ロジックアービタ８１５によって取
り扱われる。高い周波数での動作を可能にするため、キューマネージャはパイプ
ライン型で、レジスタＡ８１８及びレジスタＢ８２０が一時的な記憶機構を提供
するとともに、ステータスレジスタ８２２が次の更新までステータスを維持する
。キューマネージャはＤＭＡ、受信及び送信シーケンサリクエストのために偶数
番目のサイクルを予約し、プロセッサリクエストのために奇数番目のサイクルを
予約する。二重ポートＱＲＡＭ８２５は、各キューに関連する変数を格納し、各
キューのための変数としては、キューのＳＲＡＭ条件に対応するヘッド書き込み
ポインタ、ヘッド読み出しポインタ、テール書き込みポインタ、及びテール読み
出しポインタと、キューのＤＲＡＭ条件及びキューのサイズに対応するボディ書
込みポインタ及びボディ読み出しポインタとが挙げられる。

【００６８】 アービタ８１５が実行される次の処理を選択した後、ＱＲＡＭ８２５の変数が
フェッチされ、ＱＡＬＵ８２８によって選択された処理に従って改変され、ＳＲ
ＡＭ読み出しリクエスト８３０又はＳＲＡＭ書込みリクエスト８４０が生成され
得る。その変数は更新され、更新されたステータスは、ステータスレジスタ８２
２及びＱＲＡＭ８２５に格納される。ステータスはアービタ８１５にも供給され
て、以前にリクエストされた処理が完了したことを示す信号を供給して、リクエ
ストの重複を防止する。ステータスレジスタ８２２は、４つのキューレジスタＱ
−Ｏｕｔ＿Ｒｅａｄｙ７４５、Ｑ−Ｉｎ＿Ｒｅａｄｙ７５０、Ｑ−Ｅｍｐｔｙ７
５５、及びＱ−Ｆｕｌｌ７６０を更新して、アクセスされたキューの新たなステ
ータスを反映するようにする。同様に更新されるのは、ＳＲＡＭアドレス８３３
、ボディ書込みリクエスト８３５及びボディ読み出しリクエスト８３８であり、
これらはＤＭＡを介してそのキューのためにＳＲＡＭヘッド及びテールとやりと
りする。或いは、様々なプロセスが、Ｑ書き込みデータ８４４によって示される
ように、キューへの書き込みを行おうとすることもあり得、そのプロセスはマル
チプレクサ８４６によって選択され、ＳＲＡＭ書き込みリクエスト８４０にパイ
プライン処理される。ＳＲＡＭコントローラは、アクセスされたキューのテール
の書き込み又はヘッドの読み出し及び確認応答を戻すことによって、読み出し及
び書き込みリクエストをサービスする。このようにして、様々なキューが利用さ
れ、それらのステータスが更新される。

【００６９】 図１９Ａ乃至図１９Ｃは、ＩＮＩＣキャッシュメモリに維持するコンテキスト
又はＣＣＢを選択するために用いられる最低使用頻度レジスタ９００を示す。こ
の実施形態におけるＩＮＩＣは、所定の時間においてＳＲＡＭに最大１６のＣＣ
Ｂをキャッシュでき、新たなＣＣＢがキャッシュされるときには、古いものが破
棄されなければならないことが多く、破棄されるＣＣＢは、通常、このレジスタ
９００に従って最小使用頻度のＣＣＢとして選択されたものである。この実施形
態では、最大２５６のＣＣＢのためのハッシュテーブルがＳＲＡＭに維持されて
おり、一方最大２５６の全ＣＣＢがＤＲＡＭに保持されている。最小使用頻度レ
ジスタ９００は、Ｒ０−Ｒ１５とラベル付けされた１６個の４ビットブロックを
有し、各ブロックはＳＲＡＭのキャッシュユニットに対応する。初期化の際、そ
のブロックは０−１５に番号付けされ、番号０は、最小使用頻度（ＬＲＵ）キャ
ッシュユニットを表すブロックに格納され、番号１５は、最大使用頻度（ＭＲＵ
）キャッシュユニットを表すブロックに格納される。図１９Ａは、ＬＲＵブロッ
クＲ０が番号９を保持しており、ＭＲＵブロックＲ１５が番号６を保持している
、任意の時点におけるレジスタ９００を示す。

【００７０】 現在ＳＲＡＭに保持されているものとは異なるＣＣＢがキャッシュされたとき
、図１９Ａでは、番号９を保持しているＬＲＵブロックＲ０が読み出され、新た
なＣＣＢが番号９に対応するＳＲＡＭキャッシュユニットに格納される。番号９
に対応する新たなＣＣＢが現時点で最も使用頻度の高いＣＣＢであることから、
番号９は、図１９Ｂに示すように、ＭＲＵブロックに格納される。他の番号は全
て1個左のレジスタブロックにシフトされ、ＬＲＵブロックに番号１が残る。以
前に番号９に対応するＳＲＡＭユニットにキャッシュされたＣＣＢは、よりゆっ
くりとではあるが、よりコストパフォーマンスの良い形でＤＲＡＭに移されてい
る。

【００７１】 図１９Ｃは、次に使用されるＣＣＢが常にＳＲＡＭにキャッシュされたときの
結果を示す。この例では、ＣＣＢが番号１０に対応するＳＲＡＭユニットにキャ
ッシュされており、そのＣＣＢを使用した後、番号１０にＭＰＵブロックに格納
される。番号１０以外の最近使用された番号のみ（レジスタブロックＲ９−Ｒ１
５）が左側にシフトされ、ＬＲＵブロックには番号１が残る。このようにして、
ＩＮＩＣはＳＲＡＭキャッシュに最もアクティブなＣＣＢを維持する。

【００７２】 場合によっては、使用されているＣＣＢが、限定されたキャッシュメモリに保
持することが望ましくないものであることがある。例えば、終了したことが判っ
ているコンテキストのためのＣＣＢは、キャッシュせずに、他のキャッシュされ
たＣＣＢがＳＲＡＭに長く残るようにすることが好ましい。この場合、デキャッ
シュ可能なＣＣＢを保持するキャッシュユニットを表す番号が、ＭＲＵブロック
Ｒ１５でないＭＲＵブロックＲ０に格納され、従ってデキャッシュ可能なＣＣＢ
がＬＲＵブロックＲ０に保持された番号に対応するＳＲＡＭユニットにキャッシ
ュされる新たなＣＣＢが使用されるとすぐに置きかえられる。図１９Ｄは、番号
８（図１９ＣにおけるブロックＲ９にあったもの）が、使用され次に終了される
ＣＣＢに対応する場合を示す。この場合では、番号８がブロックＲ６から取り除
かれ、ＬＲＵブロックＲ０に格納される。次いでブロックＲ９の左側（Ｒ１〜Ｒ
８）に以前に格納された全ての番号は、1個右側のブロックにシフトされる。

【００７３】 図２０は、最低使用頻度レジスタ９００を操作するために用いられる論理ユニ
ットをいくつか示す。１６個の３又は４入力マルチプレクサ９１０のアレイ（明
示のため、そのうちマルチプレクサＭＵＸ０、ＭＵＸ７、ＭＵＸ８、ＭＵＸ９、
及びＭＵＸ１５のみが示されている）は、最低使用頻度レジスタ９００の対応す
る１６個のブロックに供給される出力を有する。例えば、ＭＵＸ０の出力は、ブ
ロックＲ０に格納され、ＭＵＸ７の出力はブロックＲ７に格納される等である。
レジスタブロックのそれぞれの値は、対応するマルチプレクサのための入力に接
続されており、かつブロック番号のシフトの際に使用するために両隣のマルチプ
レクサの入力にも接続されている。例えば、Ｒ８に格納された番号は、ＭＵＸ７
、ＭＵＸ８、及びＭＵＸ９の入力に供給される。ＭＵＸ０及びＭＵＸ１５のそれ
ぞれは、ただ１つの隣接ブロックしか有しておらず、それらのマルチプレクサの
ための別の入力がＬＲＵ及びＭＲＵブロックの選択のためにそれぞれ用いられる
。ＭＵＸ１５は、４入力マルチプレクサとして図示されており、入力９１５はＲ
０に格納された番号を供給する。

【００７４】 １６個の比較器９２０のアレイのそれぞれが、最低使用頻度レジスタ９００の
対応するブロックに格納された値を受け取る。各比較器は、ライン９３５を介し
てプロセッサ４７０からの信号を受け取り、従ってプロセッサ４７０によって送
られた一致する番号を有するレジスタブロックが、論理回路９３０に真の値を出
力し、一方他の１５個の比較器は偽の値を出力する。論理回路９３０は、マルチ
プレクサへの入力を選択するためにマルチプレクサのそれぞれに接続された一対
の選択ラインを制御し、従ってレジスタブロック番号のシフトを制御する。従っ
て選択ライン９３９はＭＵＸ０を制御し、選択ライン９４４はＭＵＸ７を制御し
、選択ライン９４９はＭＵＸ８を制御し、選択ライン９５４はＭＵＸ９を制御し
、選択ライン９５９はＭＵＸ１５を制御する。

【００７５】 ＣＣＢが使用されるとき、プロセッサ４７０は、そのＣＣＢが１６個のキャッ
シュユニットの１つを現在保持されているＣＣＢに一致するか否かを調べるため
のチェックを行う。一致が見出された場合は、そのプロセッサは、ライン９３５
を通してそのキャッシュユニットに対応するブロック番号、例えば番号１２を有
する信号を送る。比較器９２０は、そのライン９３５からの信号とブロック番号
とを比較し、比較器Ｃ８はその信号に一致するブロックＲ８に真の出力を供給し
、他の全ての比較器は偽の値を出力する。論理回路９３０はプロセッサ４７０か
らの制御の下で、選択ライン９５９を用いてＭＵＸ１５のためライン９３５から
の入ロクを選択し、ＭＲＵブロックＲ１５に番号１２を格納する。論理回路９３
０も、ＭＵＸ１５を除いて、ＭＵＸ８及びより高位のマルチプレクサのための対
になった選択ラインを通して信号を送り、各マルチプレクサＭＵＸ８及びそれよ
り上位のマルチプレクサへの入力として、１個右側のレジスタブロック（Ｒ９−
Ｒ１５）に格納された値を選択することにより、それらの出力を１ブロック左に
シフトさせる。ＭＵＸ８の左側のマルチプレクサの出力は一定に選択される。

【００７６】 一方プロセッサ４７０が１６個のキャッシュユニットのなかでＣＣＢについて
一致を見出せなかった場合は、プロセッサは、ライン９６６を通してＬＲＵブロ
ックＲ６から読み出しを行い、ＬＲＵブロックに対応するキャッシュを特定し、
そのキャッシュに格納されたデータをＤＲＡＭに書き込む。この場合では番号３
であるＲ０に格納された番号は、ＭＲＵブロックＲ５における記憶機構のために
ＭＵＸ１５への入力９１５としてライン９５９を選択することによって選び出さ
れる。他の１５個のマルチプレクサは、それらの各レジスタブロックにそれぞれ
の右隣のレジスタブロックに格納されていた番号を出力する。

【００７７】 プロセッサが、使用後にキャッシュからＣＣＢを取り除こうとしている状況で
は、ＭＲＵブロックＲ５ではなく、ＬＲＵブロックＲ０がそのＣＣＢを維持する
キャッシュユニットに対応する番号の置き換えのために選択される。ＳＲＡＭか
ら除去するためにＬＲＵブロックＲ０に置かれるＣＣＢに対応する番号（例えば
ブロックＲ９に保持されている番号１）は、ライン９３５を通してプロセッサ４
７０に送られ、それは比較器Ｃ９によって一致を取られる。プロセッサは、論理
回路９３０にＭＵＸ０への入力９３５としてライン９３９を選択することにより
、番号１をＲ０に入力するように命令する。ＭＵＸ９への選択ライン９５４は、
入力としてレジスタブロックＲ８に保持された番号を選択し、従ってＲ８からの
番号はＲ９に格納される。Ｒ０〜Ｒ９の間の他のレジスタブロックによって保持
された番号は、同様に右側にシフトされ、Ｒ９の右側のレジスタブロックにおけ
る番号は一定に維持される。これによって、多くのサイクルにわたって使用され
なくなったＣＣＢが限りのあるキャッシュメモリに維持されることがなくなると
ともに、それらの特定する番号がＭＲＵからＬＲＵブロックにレジスタブロック
を通して動くことになる。

【００７８】 既に述べたように、上述のデータ通信の処理のための装置及びシステムは、大
きなコネクションベースのメッセージを処理するために必要な時間を劇的に短縮
させる。プロトコル処理速度は、専用に設計されたプロトコル処理ハードウェア
によって汎用ＣＰＵが従来のプロトコルソフトウェアを実行する場合と比較して
非常に高速化され、かつホストのＣＰＵへの割り込みも実質的に低減する。これ
らの利点は、インテリジェントネットワークインタフェースカード（ＩＮＩＣ）
を追加することによって既存のホストにもたらすこともできるが、或いはプロト
コル処理ハードウェアをＣＰＵに組み込んでもよい。何れの場合も、プロトコル
処理ハードウェア及びＣＰＵは、インテリジェントに与えられたメッセージを処
理するデバイスを決定し、メッセージの条件に基いてその処理の割り当てを変更
することができる。

【図面の簡単な説明】

【図１】 ネットワーク通信を高速化するための通信処理装置を有するホストコンピュー
タを備えた、本発明の装置の平面図。

【図２】 高速パス、低速パス、及び高速パスと低速パスとの間のコネクションコンテキ
ストの転送を含む、ネットワーク通信の処理における図１のホストの情報の流れ
を示す図。

【図３】 本発明によるメッセージ受信の流れ図。

【図４】 Ａ図は、低速パスによって処理される初めのメッセージパケットを受信した、
図１のホストにおける情報の流れを示す図、Ｂ図は、高速パスによって処理され
る初めのメッセージパケットを受信した、図１のホストにおける情報の流れを示
す図、Ｃ図は、高速パスによって処理される順次式のメッセージパケットを受信
した、図４Ｂのホストにおける情報の流れを示す図、Ｄ図は、低速パスに戻すた
めの処理を生じさせる誤りを有するメッセージパケットを受信した、図４Ｃのホ
ストにおける情報の流れを示す図。

【図５】 高速パス又は低速パスの何れかによってメッセージを転送する、図１のホスト
における情報の流れを示す図。

【図６】 ＴＣＰ／ＩＰ処理スタックを有するクライアントに関連するインテリジェント
ネットワークインタフェースカード（ＩＮＩＣ）の第１の実施形態における情報
の流れを示す図。

【図７】 パケット制御シーケンサ、フライバイシーケンサを含む、図６に示すＩＮＩＣ
の実施形態のためのハードウェアロジックを示す図。

【図８】 ＩＮＩＣによって受信されたときにヘッダバイトを解析する、図７のフライバ
イシーケンサを示す図。

【図９】 ＴＣＰ／ＩＰ処理スタックを有するサーバに関連するＩＮＩＣの第２の実施形
態における情報の流れを示す図。

【図１０】 高速パスのための通信制御ブロックを生成し制御するための、図９にインスト
ールされたコマンドドライバを示す図。

【図１１】 ＮｅｔＢｉｏｓ通信のために構成された図１０のコマンドドライバ及びＴＣＰ
／ＩＰスタックを示す図。

【図１２】 図６のクライアントと図９のサーバとの間の通信の交換を示す図。

【図１３】 図９のＩＮＩＣに含められたハードウェア機構を示す図。

【図１４】 各フェーズに１個のプロセッサがある３つのフェーズを含む、図１３のＩＮＩ
Ｃに含められた３個１組のパイプライン型マイクロプロセッサを示す図。

【図１５】 Ａ図は図１４のパイプライン型マイクロプロセッサの第１フェーズを示す図、
Ｂ図は図１４のパイプライン型マイクロプロセッサの第２フェーズを示す図、Ｃ
図は図１４のパイプライン型マイクロプロセッサの第３フェーズを示す図。

【図１６】 図１４のマイクロプロセッサと相互作用し、かつＳＲＡＭ及びＤＲＡＭを備え
た複数のキュー記憶ユニットを示す図。

【図１７】 図１６のキュー記憶ユニットのための、１組のステータスレジスタを示す図。

【図１８】 図１６及び図１７のキュー記憶ユニット及びステータスレジスタと相互作用す
る、キューマネージャを示す図。

【図１９】 Ａ図はキャッシュメモリの割り当てのために用いられる最低使用頻度レジスタ
の様々な動作段階の１つを示す図、Ｂ図はキャッシュメモリの割り当てのために
用いられる最低使用頻度レジスタの様々な動作段階の１つを示す図、Ｃ図はキャ
ッシュメモリの割り当てのために用いられる最低使用頻度レジスタの様々な動作
段階の１つを示す図、Ｄ図はキャッシュメモリの割り当てのために用いられる最
低使用頻度レジスタの様々な動作段階の１つを示す図。

【図２０】 図１９Ａ乃至図１９Ｄの最低使用頻度レジスタを操作するための用いられるデ
バイスを示す図。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 クラフト，ピーター，ケイ アメリカ合衆国，カリフォルニア州・ 94114，サンフランシスコ，ヘンリー・ス トリート・156 (72)発明者 ヒギン，デヴィッド，エー アメリカ合衆国，カリフォルニア州・ 95070，サラトガ，ロス・アラモス・ドラ イブ・17880 (72)発明者 フィルブリック，クライヴ，エム アメリカ合衆国，カリフォルニア州・ 95125，サンノゼ，ロイコット・ウェイ・ 1170 (72)発明者 スター，ダリル アメリカ合衆国，カリフォルニア州・ 95035，ミルピタス，フォルソム・コー ト・446 Ｆターム(参考） 5B089 GA04 GB01 HB02 KA06 KD02 KF05 5K030 GA01 HA08 KA13 LA08 LA14 LB02 LC01 LE04 LE09 5K034 AA02 DD03 EE11 FF01 FF03 HH06 HH14 KK21 LL01 【要約の続き】 ３個１組のパイプライン型プロセッサ（４８２、４８ ４、４８６）を有し、４個のファスト・イーサネット （登録商標）ノードに対して全二重通信を提供する。

Claims (52)

【特許請求の範囲】
1. 【請求項１】 ネットワークと、プロセッサとプロトコル層の順次式スタッ
   クとを有するホストコンピュータとの間で通信を行うための方法であって、該方
   法は、 前記ネットワークから前記ホストコンピュータによって、データと、前記プロ
   トコル層のスタックに対応する複数のヘッダとを含むメッセージパケットを受信
   する過程であって、前記データは、前記ヘッダのプロトコル処理に従って前記ホ
   ストコンピュータの行先に配置するために用いられる、該受信する過程と、 ある時点で前記複数のヘッダをグループとして処理する過程であって、前記処
   理する過程は前記ヘッダのグループの要約を作成する、該処理する過程と、 前記要約に基づいて、前記プロトコル層によって前記パケットを処理するか否
   かを選択する過程と、 前記ヘッダのグループの前記要約に従って、前記データを前記行先に送出する
   過程とを有し、それにより前記プロトコル層のスタックによる前記パケットの順
   次式処理が回避されることを特徴とする方法。
2. 【請求項２】 前記ヘッダのグループを前記処理する過程は、前記ネットワ
   ークから前記ホストコンピュータによる前記メッセージパケットの受信中に行わ
   れることを特徴とする請求項１に記載の方法。
3. 【請求項３】 前記パケットを含む、コネクションのための通信制御ブロッ
   クを作成する過程と、前記データを前記行先に送出するために、前記要約と前記
   通信制御ブロックとを整合させる過程とをさらに含むことを特徴とする請求項１
   に記載の方法。
4. 【請求項４】 前記パケットを含む、コネクションのための通信制御ブロッ
   クを作成する過程をさらに含み、前記データを前記行先に送出する過程は、前記
   通信制御ブロックによって前記データを誘導する過程を含むことを特徴とする請
   求項１に記載の方法。
5. 【請求項５】 前記通信制御ブロックを参照することにより、前記ホストコ
   ンピュータから前記ネットワークに第２のメッセージを伝送する過程をさらに含
   むことを特徴とする請求項８に記載の方法。
6. 【請求項６】 ネットワークと、順次式プロトコル処理スタックを有するホ
   ストとの間で通信を処理するための方法であって、該方法は、 通信プロセッサを備える装置を配設する過程であって、前記装置は前記ホスト
   と前記ネットワークとに接続される、該配設する過程と、 前記ホストによって前記ネットワークからのメッセージフレームを受信する過
   程であって、前記フレームはデータと、前記順次式プロトコル処理スタックに対
   応する一連のヘッダとを含む、該受信する過程と、 前記装置によってバイトのストリームとして前記一連のヘッダを解析する過程
   であって、前記解析する過程は前記データをコピーすることなく前記ヘッダを処
   理する過程を含み、それにより前記フレームの要約を作成する、該解析する過程
   と、 前記処理する過程に基づいて、前記スタックによって前記パケットを処理する
   か、前記要約に従って前記データを行先に送出するかを選択する過程とを有する
   ことを特徴とする方法。
7. 【請求項７】 前記ホストによって、前記フレームを含むメッセージのため
   の通信制御ブロックを作成する過程と、 前記装置に前記通信制御ブロックを格納する過程と、 前記データを前記通信制御ブロックによって指示される行先に誘導する過程と
   をさらに含むことを特徴とする請求項６に記載の方法。
8. 【請求項８】 前記データを前記行先に誘導する過程の前に、前記要約と前
   記通信制御ブロックとを比較する過程をさらに含むことを特徴とする請求項７に
   記載の方法。
9. 【請求項９】 前記装置を経由して、前記ホストから前記ネットワークに送
   信データを伝送する過程をさらに含み、前記伝送する過程は、リモートホストへ
   のネットワーク転送のために、前記送信データの前にいくつかのプロトコルプロ
   トコルヘッダを同時に付加する過程を含むことを特徴とする請求項６に記載の方
   法。
10. 【請求項１０】 ネットワークと、プロセッサとプロトコル層の順次式スタ
    ックとを有するホストコンピュータとの間で通信を行うための方法であって、該
    方法は、 前記ネットワークから前記ホストコンピュータによって、多数のパケットを有
    するメッセージを受信する過程であって、前記パケットはそれぞれデータ部分と
    関連するヘッダのシーケンスとを含み、前記関連するヘッダのシーケンスは、前
    記プロトコル層の順次式スタックに対応する情報を含み、かつ前記データのため
    の前記ホストコンピュータ内の上位層の行先を指示する、該受信する過程と、 前記関連するヘッダを用いることなく、かつ任意のホストＣＵＰへの割り込み
    を発生することなく、複数の前記データ部分を前記行先に送出する過程とを有す
    ることを特徴とする方法。
11. 【請求項１１】 前記データ部分を前記行先に送出する過程の前に、前記プ
    ロトコル層のスタックによって前記パケットを処理するか否かを選択する過程を
    さらに含むことを特徴とする請求項１０に記載の方法。
12. 【請求項１２】 前記ホストにプロトコル処理装置を配設する過程と、 前記データ部分を、前記ヘッダを用いることなく前記行先に送出する過程の前
    に、前記装置を用いて前記ヘッダの要約を作成する過程とをさらに含むことを特
    徴とする請求項１０に記載の方法。
13. 【請求項１３】 前記ホストから前記ネットワークにデータファイルを伝送
    する過程をさらに含み、前記伝送する過程は、前記データファイルを一連のデー
    タユニットに分割する過程と、前記データユニットの前に前記ヘッダを付加し、
    それにより一連のネットワークフレームを作成する過程と、任意のホストＣＵＰ
    に割り込みを発生することなく、前記ネットワークフレームを前記ネットワーク
    に配置する過程とを含むことを特徴とする請求項１０に記載の方法。
14. 【請求項１４】 ホストコンピュータとネットワークとの間で通信を行うた
    めの方法であって、前記ホストコンピュータはＣＰＵと、記憶ユニットと、プロ
    トコル層の順次式スタックとを備え、該方法は、 前記ネットワークと前記ホストコンピュータとに接続される装置を配設する過
    程であって、前記装置はプロセッサを有する、該配設する過程と、 前記装置によって前記ネットワークから第１のメッセージを受信する過程と、 前記第１のメッセージを処理する過程であって、該処理する過程は前記第１の
    メッセージのための通信制御ブロックを作成する過程を含む、該処理する過程と
    、 前記装置によって前記ネットワークから第２のメッセージを受信する過程であ
    って、前記第２のメッセージはデータとヘッダとを含み、前記ヘッダは一連のプ
    ロトコル層ヘッダを含む、該受信する過程と、 前記装置によって前記ヘッダを処理する過程であって、該処理する過程は、前
    記ヘッダの前記処理中に、前記データをコピーするとなく、前記ヘッダの要約を
    生成する過程を含む、該処理する過程と、 前記装置によって前記データを、前記プロトコル層の上位層に適した形で前記
    上位層に送出する過程であって、前記送出する過程は前記通信制御ブロックを用
    いて前記送出する過程を誘導する過程を含む、該送出する過程とを有することを
    特徴とする方法。
15. 【請求項１５】 前記装置によって前記第１のメッセージと前記第２のメッ
    セージとに関連する第３のメッセージを受信する過程と、前記装置から前記記憶
    ユニットに前記通信制御ブロックを渡し、それにより前記第３のメッセージを処
    理することに関する制御を前記ＣＰＵに渡す過程とをさらに含むことを特徴とす
    る請求項１４に記載の方法。
16. 【請求項１６】 前記データを前記上位層に送出する過程の前に、前記要約
    と前記通信制御ブロックとを整合させる過程をさらに含むことを特徴とする請求
    項１４に記載の方法。
17. 【請求項１７】 前記ホストから前記ネットワークに第３のメッセージ伝送
    する過程をさらに含み、前記伝送する過程は、前記通信制御ブロックを参照し、
    ホストソースから取得されるデータの前に送信ヘッダを付加することにより前記
    装置を経由して前記第３のメッセージを送出する過程を含み、前記送信ヘッダは
    複数のプロトコル層ヘッダを含むことを特徴とする請求項１４に記載の方法。
18. 【請求項１８】 ローカルホストと、ネットワークによって接続されるリモ
    ートホストとの間で通信を行うための方法であって、前記ローカルホストはプロ
    トコル処理スタックと、関連するプロトコル処理装置とを有しており、該方法は
    、 前記プロトコル処理スタックにより、前記ローカルホストと前記リモートホス
    トとの間のコネクションを定義する通信制御ブロックを作成する過程と、 前記通信制御ブロックを前記装置に渡し、それにより前記コネクションに関連
    し、前記ネットワークと前記ローカルホストとの間で転送されるメッセージパケ
    ットを処理することに関する制御を渡す過程であって、前記パケットは、前記プ
    ロトコル処理スタックの代わりに、前記装置によって処理されるようになること
    を特徴とする方法。
19. 【請求項１９】 前記通信制御ブロックを前記ローカルホストに戻す過程を
    さらに含み、前記ネットワークと前記ローカルホストとの間で転送され、前記コ
    ネクションに関連する第２のメッセージパケットが全般に、前記プロトコル処理
    スタックによって処理されるようになることを特徴とする請求項１８に記載の方
    法。
20. 【請求項２０】 前記装置によって、前記ネットワークからメッセージフレ
    ームを受信する過程と、 前記装置によって、前記メッセージフレームの要約を作成し、それにより前記
    メッセージフレームの要約を生成する過程と、 前記要約と前記通信制御ブロックとを比較する過程とをさらに含むことを特徴
    とする請求項１８に記載の方法。
21. 【請求項２１】 前記装置によって、前記ネットワークにメッセージフレー
    ムを伝送する過程をさらに含み、前記伝送する過程は、前記通信制御ブロックに
    基づいてヘッダを形成する過程と、前記メッセージフレームの前に前記ヘッダを
    付加する過程とを含むことを特徴とする請求項１８に記載の方法。
22. 【請求項２２】 プロセッサと、メモリと、プロトコル層の順次式スタック
    とを有するホストコンピュータによってネットワーク通信を行うための方法であ
    って、該方法は、 前記ネットワークから前記ホストによって、データと、前記プロトコル層のス
    タックに関連する複数のヘッダとを含むパケットを受信する過程と、 ハードウエアロジックシーケンサで前記パケットを分類する過程であって、該
    分類する過程は、前記ヘッダを分類し、前記パケットの要約を作成する過程を含
    む、該分類する過程と、 前記要約に基づいて、前記パケットを前記プロトコル層のスタックに送出する
    か、前記データを前記行先に送出することにより前記プロトコル層のスタックを
    バイパスするかを選択する過程とを有することを特徴とする方法。
23. 【請求項２３】 前記プロトコル層のスタックに前記パケットを送出する過
    程と、 前記プロトコル層のスタックを用いて前記パケットを処理し、それにより前記
    メッセージのためのコンテキストを作成する過程と、 前記ネットワークから前記ホストによって、付加データと付加ヘッダとを含む
    関連するパケットを受信する過程と、 前記プロトコル層のスタックによって前記パケットを処理することなく、前記
    関連するパケットを前記行先に送出するために前記コンテキストを用いる過程と
    をさらに含むことを特徴とする請求項２２に記載の方法。
24. 【請求項２４】 前記パケットを含むメッセージのためのコンテキストを策
    作成する過程をさらに含み、前記コンテキストは前記ホストとリモートホストと
    の間のコネクションを定義し、前記プロトコル層のスタックに前記パケットを送
    出するか、前記プロトコル層のスタックをバイパスするかの選択は、前記要約を
    前記コンテキストと比較する過程を含むことを特徴とする請求項２２に記載の方
    法。
25. 【請求項２５】 前記行先に適した形で前記データを前記行先に送出するこ
    とにより、前記プロトコル層のスタックをバイパスする過程をさらに含むことを
    特徴とする請求項２２に記載の方法。
26. 【請求項２６】 ネットワークを経由してリモートホストに接続することが
    できるローカルホストで用いるための装置であって、前記ローカルホストは、前
    記ローカルホストのアプリケーションと前記リモートホストのアプリケーション
    との間のコネクションコンテキストを定義するプロトコル処理層のスタックを動
    作させるＣＰＵを含み、該装置は、 前記ＣＰＵと、前記ネットワークとに接続され、前記コンテキストを参照する
    ことにより、前記プロトコル処理層によってネットワークメッセージを処理する
    か、前記プロトコル処理層を回避し、前記ネットワークと前記ローカルホストア
    プリケーションとの間の前記メッセージに含まれるデータを転送するために前記
    コンテキストを用いるかを選択するために構成されるプロセッサを含む通信処理
    機構を備えることを特徴とする装置。
27. 【請求項２７】 前記通信処理機構は、前記プロセッサに接続され、前記ネ
    ットワークから受信されるメッセージパケットを検査するための構成される受信
    シーケンサを備え、前記メッセージパケットは前記プロトコル層のスタックに対
    応する制御情報を含むことを特徴とする請求項２６に記載の装置。
28. 【請求項２８】 前記通信処理機構は、前記プロセッサに接続され、前記ネ
    ットワークから受信されるメッセージパケットの要約を生成するために構成され
    る受信シーケンサを備え、前記メッセージパケットは、前記プロトコル層のスタ
    ックに対応する制御情報を含み、前記プロセッサは前記要約を前記コンテキスト
    と比較するように構成されていることを特徴とする請求項２６に記載の装置。
29. 【請求項２９】 前記プロセッサは、前記コンテキストに対応するヘッダを
    作成し、前記プロトコル処理層のいくつかに対応する制御情報を含み、前記ホス
    トから前記リモートヘッダに前記メッセージを伝送するために前記データの前に
    前記ヘッダを付加するように構成されることを特徴とする請求項２６に記載の装
    置。
30. 【請求項３０】 前記通信処理機構は、前記コンテキストに基づいて、前記
    データに付随するヘッダを用いることなく、前記通信処理機構から前記ホストア
    プリケーションに前記データを送出するためのダイレクトメモリアクセスユニッ
    トを備えることを特徴とする請求項２６に記載の装置。
31. 【請求項３１】 前記プロセッサは複数のマイクロプロセッサを備え、前記
    マイクロプロセッサのうちの少なくとも１つは主に、前記ネットワークから前記
    ホストによって受信されるメッセージを処理するように構成され、前記マイクロ
    プロセッサのうちの第２のマイクロプロセッサは前記ホストから前記ネットワー
    クに伝送されるメッセージを処理するように構成されることを特徴とする請求項
    ２７に記載の装置。
32. 【請求項３２】 前記マイクロプロセッサは、フェーズをローテーションす
    る際に共有されるハードウエア機能を利用することを特徴とする請求項３１に記
    載の装置。
33. 【請求項３３】 前記通信処理機構は、複数のキュー記憶ユニットにおいて
    情報をキューに入れるために構成されるキューマネージャを備え、前記キュー記
    憶ユニットのうちの少なくとも１つはＳＲＡＭおよびＤＲＡＭを含むことを特徴
    とする請求項２６に記載の装置。
34. 【請求項３４】 ネットワークに接続することができるホストコンピュータ
    のための通信装置であって、前記ホストコンピュータはプロトコル処理層のスタ
    ックを有するＣＰＵを備え、前記プロトコル処理層のスタックは、ネットワーク
    通信を処理し、前記ホスト内の行先とリモートホスト内の発信元との間のコネク
    ションコンテキストを定義するためにＣＵＰによって動作させることができ、前
    該装置は、 前記ネットワークに接続され、前記装置によって前記ネットワークから受信さ
    れるメッセージパケットを検査するための構成される受信シーケンサであって、
    前記メッセージパケットはデータと、前記プロトコル層のいくつかの関する制御
    情報を有するヘッダとを含み、前記受信シーケンサは前記装置内に記憶するため
    の前記パケットの要約を作成するように構成される、該受信シーケンサと、 前記受信シーケンサと前記ホストとに接続される通信プロセッサであって、該
    通信プロセッサは前記要約と前記通信制御ブロックとを比較し、前記比較に基づ
    いて、プロトコル処理のために前記スタックに前記メッセージパケットを送出す
    るか、前記スタックによって前記メッセージパケットを処理することなく、前記
    行先に直接に前記データを送出するかを選択するように構成される、該通信プロ
    セッサとを備えることを特徴とする通信装置。
35. 【請求項３５】 前記通信プロセッサは、フェーズをローテーションする際
    に動作する複数のパイプライン処理されるマイクロプロセッサを備え、前記マイ
    クロプロセッサのうちの少なくとも１つは前記ネットワークから前記ホストによ
    って受信されるメッセージを処理するために構成され、前記マイクロプロセッサ
    のうちの少なくとも１つは前記ホストから前記ネットワークに伝送されるメッセ
    ージを処理するために構成されることを特徴とする請求項３４に記載の装置。
36. 【請求項３６】 前記通信プロセッサ、および前記受信シーケンサのための
    情報を、複数の記憶キューに入れるために構成される論理回路を含むキューマネ
    ージャをさらに備えることを特徴とする請求項９に記載の装置。
37. 【請求項３７】 前記キューはＳＲＡＭおよびＤＲＡＭの両方を含むことを
    特徴とする請求項３６に記載の装置。
38. 【請求項３８】 キャッシュメモリと、複数のコネクションコンテキストと
    をさらに備え、各前記コネクションコンテキストのハッシュが、前記要約を比較
    するための前記キャッシュメモリに格納されていることを特徴とする請求項３４
    に記載の装置。
39. 【請求項３９】 前記コネクションコンテキストのうちのいずれが前記キャ
    ッシュメモリに格納されているかを判定するために、最も近い時間に用いられた
    レジスタをさらに備えることを特徴とする請求項３８に記載の装置。
40. 【請求項４０】 前記受信シーケンサは、前記メッセージパケットに含まれ
    るヘッダを処理し、前記プロトコル処理層のスタックに概ね対応する制御情報を
    有するための一連のハードウエア論理ユニットを備えることを特徴とする請求項
    ３４に記載の装置。
41. 【請求項４１】 前記通信プロセッサは、前記コンテキストに基づいて、前
    記ヘッダを用いることなく、前記データを前記ホスト行先に送出するようにダイ
    レクトメモリアクセスコントローラに命令することを特徴とする請求項３４に記
    載の装置。
42. 【請求項４２】 前記通信プロセッサは、第２のメッセージを伝送し、それ
    により、送信データの前に前記コンテキストから導出されるヘッダを付加し、前
    記ホスト行先から前記ネットワークに前記送信データを転送するように構成され
    ることを特徴とする請求項３４に記載の装置。
43. 【請求項４３】 ＣＰＵを有するローカルホストとリモートホストとの間で
    通信を行うための装置であって、前記ローカルホストと前記リモートホストとは
    ネットワークによって接続され、該装置は、 前記ネットワークと前記ローカルホストとに接続される通信処理機構であって
    、前記通信処理機構はデータパケットを処理し、前記パケットの要約を生成する
    ために前記ＣＰＵによって動作させることができるハードウエアロジックを含む
    、該通信処理機構と、 前記ローカルホスト内に配置され、通信制御ブロックを作成し、前記通信制御
    ブロックを前記通信処理機構に渡すためにＣＰＵによって動作させることができ
    るプロトコル処理スタックであって、前記通信制御ブロックは、前記ローカルホ
    ストと前記リモートホストとの間のコネクションを定義する、該プロトコル処理
    スタックとを備え、 前記通信処理機構と前記プロトコル処理スタックとは、前記通信処理機構が前
    記通信制御ブロックを保持しているときに、前記コネクションに対応し、前記ネ
    ットワークと前記ローカルホストとの間で転送されるメッセージが、前記ＣＰＵ
    の代わりに前記通信処理機構によって処理されるように構成されることを特徴と
    する装置。
44. 【請求項４４】 前記通信処理機構は、複数のネットワークコネクションを
    有することを特徴とする請求項４３に記載の装置。
45. 【請求項４５】 ネットワークと、プロトコル層のスタックを有するホスト
    との間の通信を処理するための装置であって、該装置は、 前記ネットワークから受信されるメッセージパケットを分類するための複数の
    論理ユニットであって、前記パケットは、データとヘッダとを含み、ビットのス
    トリームとして前記論理ユニットを通って流れ、前記論理ユニットは前記ストリ
    ームから前記パケットの要約を作成する、該論理ユニットと、 前記パケットと、前記要約とを格納するためのメモリと、 前記要約とコネクションコンテキストとを整合させ、前記コンテキストによっ
    て指示される前記ホスト内の行先に、前記プロトコル情報を用いることなく、前
    記パケットを移動させるためのマイクロプロセッサとを備えることを特徴とする
    装置。
46. 【請求項４６】 前記マイクロプロセッサは複数のパイプライン処理される
    プロセッサを含み、前記プロセッサのうちの１つは、ネットワークメッセージを
    伝送するために構成され、前記プロセッサのうちの別のプロセッサはネットワー
    クメッセージを受信するために構成されることを特徴とする請求項４５に記載の
    装置。
47. 【請求項４７】 前記コネクションコンテキストと整合しない第２の要約を
    有する第２のパケットを処理するために、プロトコル処理層のスタックを動作さ
    せるＣＰＵをさらに備えることを特徴とする請求項４５に記載の装置。
48. 【請求項４８】 ネットワークとホストコンピュータとの間でメッセージを
    転送するための装置であって、前記メッセージは、プロトコル層のシーケンスに
    対応する一連のヘッダを含み、前記装置は、ビットのストリームとして前記一連
    のヘッダを処理し、前記メッセージの状態を生成するために配列される一連のシ
    ーケンサを含み、前記シーケンサのうちの少なくとも１つは、前記プロトコル層
    の上位層に対応するヘッダを分類するためのロジックを含んでいることを特徴と
    する装置。
49. 【請求項４９】 前記シーケンサに接続され、前記ホストの行先に、前記ヘ
    ッダを用いることなく、前記メッセージを送出するために前記状態を用いること
    ができる通信プロセッサをさらに備えることを特徴とする請求項４８に記載の装
    置。
50. 【請求項５０】 ネットワークとホストとの間でメッセージを伝送するため
    の装置であって、該装置は、 複数のキューを定義する可変長のＦＩＦＯ回路のアレイと、 前記ネットワークから受信された前記メッセージのフレームの状態を生成し、
    前記キューの少なくとも１つに前記状態を格納するために構成される受信シーケ
    ンサと、 フェーズを変更する際に一組の論理ユニットを動作させる複数のパイプライン
    処理されるマイクロプロセッサであって、前記マイクロプロセッサのうちの第１
    のマイクロプロセッサは前記ネットワークから受信される前記メッセージを処理
    するように構成され、前記マイクロプロセッサのうちの第２のマイクロプロセッ
    サは前記ネットワークに伝送される前記メッセージを処理するように構成され、
    前記プロセッサは、前記メッセージの転送を加速するために、前記シーケンサと
    ともに通信制御ブロックを用いる、該マイクロプロセッサとを備えることを特徴
    とする装置。
51. 【請求項５１】 前記キューの少なくとも１つは、ＤＲＡＭおよびＳＲＡＭ
    記憶ユニットを含むことを特徴とする請求項５０に記載の装置。
52. 【請求項５２】 ネットワークと、プロセッサとプロトコル層の順次式スタ
    ックとを有するホストコンピュータとの間で通信を行うための装置であって、該
    装置は、 前記ネットワークから前記ホストコンピュータによって、データと、前記プロ
    トコル層のスタックに対応する複数のヘッダとを含むメッセージパケットを受信
    するための手段であって、前記データは、前記ヘッダのプロトコル処理に従って
    前記ホストコンピュータの行先に配置するために用いられる、該受信するための
    手段と、 前記ヘッダのグループの要約を作成し、前記複数のヘッダを処理するための手
    段と、 前記ヘッダのグループの前記要約に従って前記行先に前記データを送出するた
    め手段とを備え、それにより前記プロトコル層のスタックによる前記パケットの
    順次式処理が回避されるようになることを特徴とする装置。