JP3358254B2 - 通信制御装置および通信制御用回路装置 - Google Patents

通信制御装置および通信制御用回路装置

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JP3358254B2 JP27025493A JP27025493A JP3358254B2 JP 3358254 B2 JP3358254 B2 JP 3358254B2 JP 27025493 A JP27025493 A JP 27025493A JP 27025493 A JP27025493 A JP 27025493A JP 3358254 B2 JP3358254 B2 JP 3358254B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、通信制御装置および通
信制御用回路装置に関し、特に、複数のコネクションを
介して通信相手装置との間で並列的なデータ通信動作を
行う通信制御装置および通信制御用の回路装置に関す
る。
【０００２】
【従来の技術】１つの計算機が通信路上に複数のコネク
ションを設定し、複数の通信を並列的に行う環境、例え
ば、サーバ・クライアントシステムを構成するサーバ計
算機が複数のクライアントを相手に行う通信処理おいて
は、プロトコル処理の高速化技術が重要となる。この場
合、プロトコル処理の課題として、受信処理におけるプ
ロトコルヘッダの解析処理の高速化と、タイマ管理処理
の高速化がある。
【０００３】データ受信時におけるプロトコルヘッダ解
析処理の高速化技術としては、例えば、特開平２−２３
８５４４号公報に記載された「プロトコル高速処理方式
およびネットワーク・システム」がある。
【０００４】上記公報に記載の発明では、受信フレーム
における複数のヘッダ要素からなるプロトコルヘッダを
ヘッダ要素毎に逐次解析する代わりに、自局が以前に受
信したフレームのヘッダまたは自局が以前に送信したフ
レームのヘッダに基づいて、次に受信するであろうフレ
ームの一つまたは複数のレイヤのプロトコルヘッダを予
測しておき、実際にフレームを受信した時、受信フレー
ムのヘッダと予測ヘッダとを一括して比較することによ
り、ヘッダ解析処理を高速化するようにしている。本明
細書では、以下、上記従来方式を「ヘッダ予測方式」と
呼び、予測されたヘッダを「予測ヘッダ」と呼ぶことに
する。
【０００５】一方、タイマ管理処理に関するプロセッサ
負荷を軽減するための技術として、例えば、特開平３−
２０９５１２号公報に記載された「タイマ管理装置」が
ある。上記公報に記載の発明では、通信制御処理を行う
プロセッサとは別に、タイマ処理専用のプロセッサを設
けることによって、本来の通信制御処理を行うプロセッ
サからタイマ管理処理を排除するようにしている。
【０００６】
【発明が解決しようとする課題】然るに、多数のコネク
ションが設定された環境に上述した従来のヘッダ予測方
式を採用すると、コネクションと対応して複数の予測ヘ
ッダが定義されることになり、これらの中から受信フレ
ーム（あるいはパケット）のプロトコルヘッダに対応す
る予測ヘッダを特定するために、受信したプロトコルヘ
ッダと複数の予測ヘッダとを逐次に比較する必要があ
り、高速化の面で改善の余地を残している。
【０００７】また、特開平３−２０９５１２号公報に記
載されたタイマ管理のための負荷軽減方式は、本来の通
信制御処理を行うプロセッサからタイマ管理処理のため
の負荷を排除できる利点があるものの、タイマ管理専用
のプロセッサを設ける必要があるため、ハードウェア構
成が複雑化するという問題点がある。
【０００８】本発明の目的は、多数のコネクションが設
定される環境においてプロトコル処理を高速化できる通
信制御装置を提供することにある。
【０００９】本発明の他の目的は、多数のコネクション
が設定される環境においてプロトコルヘッダの解析処理
を高速化できる通信制御装置を提供することにある。
【００１０】本発明の他の目的は、設定されるコネクシ
ョン数に比例して処理量が増大するタイマ管理処理のた
めのプロセッサの負荷を軽減できる通信制御装置を提供
することにある。
【００１１】本発明の他の目的は、高性能の通信制御装
置をコンパクトに構成するための回路装置を提供するこ
とにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明による通信制御装置は、上位計算機との間の
インタフェース回路と、通信制御処理を実行するための
マイクロプロセッサと、プログラム及びワークデータを
格納するためのローカルメモリと、送受信データを一時
的に格納するためのバッファメモリと、上位計算機側の
メモリと上記バッファメモリとの間のデータ転送、およ
び上記バッファメモリと上記ローカルメモリ間のプロト
コルヘッダ転送を行うためのＤＭＡ転送手段と、ネット
ワークとの間のデータ送受信を制御するためのネットワ
ークコントローラと、コネクション対応に次受信フレー
ムのプロトコルヘッダを予測しておき、上記ＤＭＡ転送
手段により転送される受信フレームのプロトコルヘッダ
と対応するものを検索するヘッダ検索手段とを有するこ
とを特徴とする。
【００１３】また、本発明の通信制御装置は、上記構成
に加えて、あるいはヘッダ検索手段に代えて、それぞれ
タイマ管理に必要な情報を保持する複数のタイマエント
リを有する記憶手段と、上記記憶手段の複数のタイマエ
ントリについて、タイマカウント動作と上記プロセッサ
へのタイマ通知動作を行うタイマ手段とを有することを
特徴とする。
【００１４】本発明の好適な実施例によれば、上記予測
ヘッダ検索手段と、ＤＭＡ転送手段と、タイマ手段は、
ネットワークとの間のインタフェースと、通信制御装置
プロセッサが接続される内部バスとの間のインタフェー
スと、通信制御装置のローカルバスとの間のインタフェ
ースと、上位装置のシステムバスとの間のインタフェー
スと共に１個の半導体基板にＬＳＩ化した形態で提供さ
れる。
【００１５】
【作用】本発明によれば、上記検索手段とＤＭＡ転送手
段とによって、コネクション数が複数存在する場合で
も、プロトコルヘッダの解析処理を高速に実行すること
ができる。また、これにハードウエアタイマを加えた場
合、コネクション数に比例して増大するタイマ管理のた
めの負荷を通信制御プロセッサから解放できる。
【００１６】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。
【００１７】図２は、本発明の通信制御装置が適用され
る通信ネットワークシステムの構成の一例を示す。１
（１Ａ〜１Ｄ）は計算機であり、それぞれ通信制御装置
２（２Ａ〜２Ｄ）と、ＡＴＭ（Asynchronous Transfer
Mode)伝送路７とを介して、ＡＴＭ交換機３に接続され
ている。
【００１８】図１は、通信制御装置２の構成の一例を示
す。上位計算機１は、システムバス６で接続された主プ
ロセッサ４と主メモリ５とから構成されている。通信制
御装置２は、上記システムバス６に接続されており、プ
ロトコル処理等の通信制御処理を実行するマイクロプロ
セッサ１０と、プログラムメモリ２０と、ローカルメモ
リ３０と、本発明の主要部を成すプロトコル処理アクセ
ラレータ５０と、送受信データを一時的に格納するため
のバッファメモリ４０と、ＡＴＭ伝送路７へのデータの
送受信制御を行なうＡＴＭコントローラ６０と、計算機
インタフェース回路７０とで構成される。
【００１９】ＡＴＭコントローラ６０は、バッファメモ
リ４０に格納された可変長の送信データ（フレーム）を
固定長の複数のミニパケット（以下、セルと言う）に分
割してＡＴＭ伝送路７に送出すると共に、上記ＡＴＭ伝
送路７から受信したセルをバッファメモリ４０に転送し
て受信フレームに組立てるための機能をもつ。上記ＡＴ
Ｍコントローラ６０は、例えば、Transwitch社のＳＡＲ
Ａチップセット等を使用して実現できる。
【００２０】プロトコル処理アクセラレータ５０は、マ
イクロプロセッサ１０によるプロトコル処理をアクセラ
レートするためのハードウェアであり、送受信データ及
びプロトコルヘッダを転送するためのＤＭＡコントロー
ラ（以下、ＤＭＡＣと言う）２００と、受信したプロト
コルヘッダを高速に解析するヘッダ予測回路１００と、
多数のタイマを管理するタイマ回路３００と、バッファ
アクセス調停回路５００と、ローカルバスインタフェー
ス回路６００で構成される。
【００２１】ＤＭＡＣ２００は、上位計算機１内の主メ
モリ５とバッファメモリ４０との間での送受信データの
転送機能（以下、データＤＭＡ機能と言う）と、ローカ
ルメモリ３０とバッファメモリ４０との間でのプロトコ
ルヘッダの転送機能（以下、ヘッダＤＭＡ機能と言う）
とを有する。
【００２２】ヘッダ予測回路１００は、ＤＭＡＣ２００
のヘッダＤＭＡ機能によってバッファメモリ４０からロ
ーカルメモリ３０に転送される受信ヘッダを取り込み、
予め登録された複数の予測ヘッダと一致するものを高速
に検索する機能を備えた回路である。
【００２３】タイマ回路３００は、数百〜数千個オーダ
ーの複数のタイマを管理するためのハードウェアタイマ
であり、これらのタイマ管理に必要な情報は、タイマメ
モリ３８０に格納されている。
【００２４】バッファアクセス調停回路５００は、バッ
ファメモリ４０に対するＤＭＡＣ２００とＡＴＭコント
ローラ６０からのアクセスを調停するための回路であ
る。
【００２５】通信制御装置２の内部バスは、２系統の内
部バスから成る。一つは、送受信データを転送するため
のデータバス９０（９０Ａ、９０Ｂ、９０Ｃ）であり、
もう一つは、マイクロプロセッサ１０と接続された通信
制御処理のためのローカルバス８０である。
【００２６】通信制御装置２において、マイクロプロセ
ッサ１０は、計算機１からデータ送信要求を受けると、
ＤＭＡＣ２００を用いて主メモリ５に格納された送信デ
ータをバッファメモリ４０に転送し、プロトコル処理を
行った後、ＡＴＭコントローラ６０を起動してフレーム
をＡＴＭ伝送路７に送出する。一方、ＡＴＭコントロー
ラ６０からフレーム受信通知を受けると、プロトコル処
理を行った後、ＤＭＡＣ２００を用いて受信データを主
メモリ５に転送し、計算機１に対してデータ受信を通知
する。
【００２７】図３は、計算機１と通信制御装置２とが分
担して実行する通信プロトコルの階層を示す図である。
本実施例では、ＯＳＩ７階層モデルに対して、レイヤ５
（プレゼンテーションレイヤＰＬ）以上の処理を計算機
の主プロセッサで実行し、レイヤ４（トランスポートレ
イヤＴＬ）からレイヤ２（ＬＬＣレイヤ）までの処理を
通信制御装置２内のマイクロプロセッサ１０で実行し、
レイヤ２（ＡＡＬレイヤ以下）の処理をＡＴＭコントロ
ーラ６０で実行する。
【００２８】図４は、複数の通信制御装置間で送受信さ
れる通信フレームのフォーマットを示す。計算機からの
送信データ４１には、マイクロプロセッサ１０によっ
て、ＴＬヘッダ４２−３、ＮＬヘッダ４２−２、ＬＬＣ
ヘッダ４２−１が付加され、ＬＬＣフレーム４２が形成
される。ＡＴＭコントローラ６０では、トレイラ４３−
１を付加した後、送信フレームを４８バイト長のデータ
（以下、ペイロードと言う）４６に分割する。ペイロー
ド４６には各々ＡＴＭヘッダ４５が付加され、セル４４
として伝送路７に送出される。伝送路からの受信したセ
ルの処理は、上述した送信処理と逆の手順でフレームの
組立てが行われる。
【００２９】ＡＴＭ交換機３とＡＴＭ伝送路７とで構成
されるＡＴＭネットワークは、コネクション型のネット
ワークであり、ＡＴＭヘッダ４５内に設けられた２つの
パラメータＶＰＩ４７、ＶＣＩ４８の組み合わせによっ
てＡＴＭコネクションが識別される。
【００３０】図５は、マイクロプロセッサ１０が処理す
るＯＳＩプロトコルのレイヤ４からレイヤ２（ＬＬＣサ
ブレイヤ）のプロトコルの内、主にＬＡＮ環境で使用さ
れるＴＰ４、ＣＬＮＰ、ＬＬＣタイプ１の主なヘッダ型
式（ａ）〜（ｈ）を示す。
【００３１】図６は、ＯＳＩトランスポートプロトコル
（ＴＰ４）の通信シーケンスを用いて、本発明に関連す
るデータ送信局（通信制御装置２Ａ）におけるタイマ処
理と、データ受信局（通信制御装置２Ｂ）におけるヘッ
ダ予測処理手順の一例を示す。
【００３２】データ送信局においては、送信データの送
達確認のために、ＤＴパケット７０２を送信するとタイ
マを起動し、ＡＫパケット７０３が返信されると該当す
るタイマを停止する。一方、データ受信局においては、
コネクションの設定が完了すると、ＤＴパケット７０２
に対するヘッダを予め予測しておき、ＤＴパケット７０
２を受信すると、受信したヘッダと予め予測したヘッダ
とを比較する。もし、これらが一致すれば、正しい受信
データであると判断し、ＡＫパケット７０３を返信す
る。
【００３３】上記シーケンスは、コネクション単位に発
生するため、多数のコネクションが設定された環境にお
いては、多数のタイマを管理する機能と、多数の予測ヘ
ッダの中から受信したヘッダと一致するものを高速に検
索する機能が必要となる。
【００３４】通信制御装置２に設けたプロトコル処理ア
クセラレータ５０は、コネクションの数とともに増加す
る上記タイマ管理とヘッダ検索処理をアクセラレートす
るためのハードウェアである。以下、プロトコル処理ア
クセラレータ５０の機能について詳述する。
【００３５】図７は、ＤＭＡＣ２００の内部構成を示す
ブロック図である。ＤＭＡＣ２００は、前述したよう
に、計算機１内の主メモリ５とバッファメモリ４０との
間で送受信データの転送を行なうデータＤＭＡ機能と、
ローカルメモリ３０とバッファメモリ４０との間でプロ
トコルヘッダの転送を行なうヘッダＤＭＡ機能をもつ。
【００３６】ＤＭＡＣ２００は、マイクロプロセッサ１
０によって設定されたＤＭＡＣ２００への起動コマンド
を記憶するためのコマンドレジスタ２１０と、転送元の
メモリアドレスを記憶するための転送元アドレスレジス
タ２１５と、転送先のメモリアドレスを記憶するための
転送先アドレスレジスタ２２０と、転送バイト数を記憶
するための転送バイト数レジスタ２２５と、ＤＭＡＣ２
００全体の動作を制御するＤＭＡ制御回路２３０と、計
算機１内の主メモリ５へのアクセスを制御するホストア
クセス制御回路２４５と、ローカルメモリ３０へのアク
セスを制御するローカルメモリアクセス制御回路２３５
と、バッファアクセス調停回路５００を介してバッファ
メモリ４０へのアクセスを制御するバッファアクセス制
御回路２５５と、ローカルメモリ３０とバッファメモリ
４０との間で転送されるデータを一時的に保持するテン
ポラリバッファＡ２４０と、主メモリ５とバッファメモ
リ４０との間で転送されるデータを一時的に保持するテ
ンポラリバッファＢ２５０と、主メモリ５とバッファメ
モリ４０との間で転送されるデータに対してチェックサ
ム計算を行うチェックサム計算回路２６０と、ＤＭＡ転
送の完了結果及び、チェックサム計算結果を保持するス
テータスレジスタ２６５で構成される。
【００３７】上記ＤＭＡＣ２００において、データＤＭ
Ａを実行する場合、ホストアクセス制御回路２４５とバ
ッファアクセス制御回路２５５は互いに独立して動作
し、各々のアクセスがパイプライン的に実行される。テ
ンポラリバッファＢ２５０は、各々のメモリアクセス速
度の差を吸収するためのものである。これはヘッダＤＭ
Ａ機能についても同様であり、テンポラリバッファＡ２
４０が、ローカルメモリ３０へのアクセスとバッファメ
モリ４０へのアクセス速度の差を吸収する。なお、コマ
ンドレジスタ２１０には、データＤＭＡ要求かヘッダＤ
ＭＡ要求かの区分、及びＤＭＡ転送の方向を指定する情
報が設定される。
【００３８】図８は、ＤＭＡＣ２００の動作を示すフロ
ーチャートを示す。ＤＭＡＣ２００は、マイクロプロセ
ッサ１０からＤＭＡ要求を受けると（ステップ８０
０）、データＤＭＡ要求かヘッダＤＭＡ要求かを判定す
る（８０１）。
【００３９】データＤＭＡ要求であれば、指定された転
送方向に、主メモリ５とバッファメモリ４０間で１ワー
ドのＤＭＡ転送を行う。この時、転送データに対するチ
ェックサム計算を同時に行う（８０２）。１ワードの転
送が終了すると、新たにヘッダＤＭＡ要求があるかどう
かを判定する（８０３）。
【００４０】ヘッダＤＭＡ要求があれば、ヘッダＤＭＡ
転送を優先して実行するためにデータＤＭＡの実行を中
断し、ステップ８０６へ進む。ステップ８０３で、ヘッ
ダＤＭＡ要求がなければ、データＤＭＡ転送を継続し、
指定されたバイト数分のＤＭＡ転送が終了するまで、ス
テップ８０２とステップ８０３を繰返し実行する（８０
４）。
【００４１】データＤＭＡ転送が完了すると、ステータ
スレジスタ２６５にデータＤＭＡ完了通知及びチェック
サム計算結果を設定し、マイクロプロセッサ１０にＤＭ
Ａ完了を通知する（８０５）。ステップ８０１、または
ステップ８０３において、ヘッダＤＭＡ要求を検出する
と、ヘッダ転送信号２０１−６をＯＮにし（８０６）、
ローカルメモリ３０とバッファメモリ４０との間で指定
されたバイト数分のデータを転送する（８０７、８０
８）。
【００４２】ヘッダＤＭＡ転送が完了すると、ヘッダ転
送信号２０１−６をＯＦＦにし（８０９）、ステータス
レジスタ２６５にヘッダＤＭＡ完了を設定する（８１
０）。ヘッダＤＭＡ転送が完了した時点（８１０）で、
データＤＭＡ転送が中断された状態である場合には、ス
テップ８０４に戻り、データＤＭＡ転送を再開する。
【００４３】上記フローチャートから明らかなように、
ヘッダＤＭＡ転送は、データＤＭＡ転送よりも優先度が
高く、データＤＭＡ転送中にヘッダＤＭＡ要求が発生す
ると、データＤＭＡ転送を一時中断し、ヘッダＤＭＡ転
送を先に実行するように動作する。
【００４４】図９は、ヘッダ予測回路１００の構成を示
すブロック図である。ヘッダ予測回路１００は、前述し
たように、ＤＭＡＣ２００によって、バッファメモリ４
０からローカルメモリ３０に転送されるプロトコルヘッ
ダを取り込み、予め登録された複数の予測ヘッダと一致
するものを高速に検索するための回路である。
【００４５】ヘッダ予測回路１００は、予測ヘッダを登
録しておく複数のエントリから成る予測ヘッダメモリ１
０５と、前記予測ヘッダ中の予測対象外の部分を規定し
たマスクヘッダを登録するための複数のエントリから成
るマスクヘッダメモリ１１０と、ＤＭＡＣ２００から転
送されてくる受信したプロトコルヘッダを一時的に保持
するヘッダ受信ＦＩＦＯ−Ａ１１５と、比較対象となる
予測ヘッダを取り出す予測ヘッダリード回路１２５と、
比較対象となるマスクヘッダを取り出すマスクヘッダリ
ード回路１４０と、受信ヘッダＦＩＦＯ−Ａ１１５の内
容をマスクヘッダでマスクする（論理積をとる）マスク
回路１３５と、マスク回路１３５から出力されたデータ
と予測ヘッダとを比較するヘッダ比較器１３０と、予測
ヘッダが登録され有効なエントリを指定する予測制御レ
ジスタ１５０と、予測ヘッダメモリ１０５の各エントリ
に対応して、比較結果（一致または、不一致）を一時的
に保持する比較結果フラグ１４５−１〜ｎと、受信した
プロトコルヘッダに対して比較対象となるワード位置を
保持する比較カウンタ１６０と、受信ヘッダとの比較対
象となるエントリ番号を保持する比較対象エントリ１６
５と、予測結果（比較結果）をマイクロプロセッサ１０
に通知する予測結果通知レジスタ１５５と、予測回路１
００全体の動作を制御する比較制御回路１２０とで構成
される。
【００４６】予測ヘッダメモリ１０５及びマスクヘッダ
メモリ１１０は、マイクロプロセッサ１０からも直接ア
クセスできるように構成されている。アクセス調停回路
１７０、１７５は、マイクロプロセッサ１０からのアク
セスと、ヘッダ予測回路１００内部からのアクセスを調
停する機能を有する。
【００４７】図１０は、予測ヘッダメモリ１０５に定義
される予測ヘッダのデータ構造を示す。予測ヘッダメモ
リは、複数のエントリを有し、各エントリは、予測した
プロトコルヘッダの長さを指定する予測ヘッダ長１０５
−１ａと、予測したプロトコルヘッダを登録する予測ヘ
ッダ登録エリア１０５−１ｂとから成る。
【００４８】マスクヘッダメモリ１１０のデータ構造も
同様の構造であり、予測ヘッダ登録エリア１０５−１ｂ
に対応するフィールドには、事前に予測することが不可
能で、受信フレームのヘッダとの比較対象外となるフィ
ールドを規定するためのマスクパターンが設定される。
例えば、比較対象部分に対応するビットには、「１」を
設定し、比較対象外の部分に対応するビットには、
「０」を設定しておく。
【００４９】図１１は、ヘッダ予測回路１００の動作を
示すタイムチャートである。ヘッダ予測回路１００は、
ＤＭＡＣ２００により、バッファメモリ４０からローカ
ルメモリ３０へのヘッダ転送信号２０１−６のＯＮを検
出すると（ステップ８２０）、以降の比較検索処理に備
え、ステップ８２１〜ステップ８２３で初期化を行う。
具体的には、ステップ８２１で、予測ヘッダが登録され
ている有効なエントリに対応する比較結果フラグ１４５
に、「１」を設定する。ステップ８２２で、比較するワ
ード位置を示す比較カウンタｍ１６０に、「１」を設定
する。ステップ８２３では、受信ヘッダとの比較対象エ
ントリを表す比較対象エントリｉ１６５に「１」を設定
する。
【００５０】以上の初期化が完了した後、検索処理が開
始される。まず、エントリｉに対する比較結果フラグ１
４５−ｉをチェックし（８２４）、「１」であれば、こ
れまで比較において受信ヘッダと一致しているエントリ
であると判断し、比較処理を行う。具体的には、ヘッダ
受信ＦＩＦＯ−Ａ１１５のｍワード目を取り出し、エン
トリｉのｍワード目のマスクヘッダとの論理積（ＡＮ
Ｄ）をとり、その結果とエントリｉのｍワード目の予測
ヘッダとを比較する（８２５、８２６）。
【００５１】上記比較の結果、ヘッダ内容が一致してい
れば、比較カウンタｍ１６０とエントリｉの予測ヘッダ
長１０５−ｉａを比較することにより、当該予測ヘッダ
に対する比較が完了したかどうかをチェックし（８２
７）、完了していれば、予測結果通知レジスタ１５５に
予測成功及び一致したエントリ番号ｉを設定し、マイク
ロマイクロプロセッサ１０に予測完了を通知する（８２
８）。
【００５２】ステップ８２４で、エントリｉに対する比
較結果フラグ１４５−ｉが「０」であった場合は、当該
エントリは、既に予測が失敗したエントリであると判断
し、比較対象エントリｉ１６５を更新する（８３２）。
受信ヘッダのｍワード目に対して、全てのエントリの予
測ヘッダとの比較が完了したかどうかをチェックし（８
３３）、完了していなければ、ステップ８２４に進み、
次のエントリの比較に移る。
【００５３】ステップ８３３で、全エントリの予測ヘッ
ダとの比較が完了していれば、比較カウンタｍを更新し
（８３４）、ステップ８２３に戻り、最初のエントリか
ら比較処理を行う。ステップ８２６で、受信ヘッダと予
測ヘッダが一致しなかった場合には、当該エントリｉの
比較結果フラグ１４５−ｉに「０」を設定し、以降の比
較対象から外す（８２９）。ステップ８２９の結果、全
エントリの比較結果フラグ１４５が「０」になった場合
には（８３０）、全ての予測ヘッダが受信ヘッダと一致
しなかったと判断し、予測結果通知レジスタ１５５に予
測失敗を設定し、マイクロプロセッサ１０に予測完了を
通知する（８３１）。
【００５４】図１２は、上記フローチャートにおける受
信フレームのプロトコルヘッダと複数の予測ヘッダとの
比較順序を示す。比較処理は、バッファメモリ４０から
ローカルメモリ３０に転送されるプロトコルヘッダの１
ワード目がヘッダ受信ＦＩＦＯ−Ａ１１５に格納された
時点で開始され、受信したヘッダの１ワードに対して
「エントリ１→エントリ２→エントリ５」という順番で
比較される。最後のエントリに達すると、２ワード目の
比較に移る。以降は、同様の手順で比較検索処理が行わ
れ、全ての予測ヘッダが一致しなくなるか、又は、一致
した予測ヘッダが検出されるまで繰り返される。
【００５５】次に、上述したＤＭＡＣ２００及び、ヘッ
ダ予測回路１００を使用したフレーム受信時におけるプ
ロトコル処理手順について説明する。
【００５６】図１３は、マイクロプロセッサ１０におけ
る、フレーム受信時のプログラムフローチャートであ
る。マイクロプロセッサ１０は、通信制御装置２間での
コネクション設定が完了すると、次に受信を期待するフ
レームに対するプロトコルヘッダを予測し、ヘッダ予測
回路１００に予測ヘッダとマスクヘッダを登録しておく
（ステップ８４０）。
【００５７】ＡＴＭコントローラ６０からフレームの受
信完了通知を検出すると（８４１）、ＤＭＡＣにヘッダ
ＤＭＡ要求を出し、バッファメモリ４０に受信されたフ
レームに対するプロトコルヘッダをローカルメモリ３０
に転送する（８４２）。
【００５８】ＤＭＡ転送が完了すると（８４３）、ヘッ
ダ予測回路１００からの予測完了通知を待つ（８４
４）。予測完了通知があれば、予測結果をチェックし
（８４５）、予測成功の場合には、ローカルメモリ３０
に転送されている受信したプロトコルヘッダの内、事前
に予測できなかった部分のヘッダのみ解析する（８４
６）。予測失敗の場合には、ローカルメモリ３０に転送
されている受信ヘッダを逐次解析する（８４７）。
【００５９】ヘッダの解析が完了すると、ＤＭＡＣ２０
０にデータＤＭＡ要求を出し、プロトコルヘッダを除い
た受信データを主メモリ５に転送する（８４８）。ＤＭ
Ａ転送が完了すれば（８４９）、ＤＭＡＣ２００内のス
テータスレジスタ２６５から受信データに対するチェッ
クサム計算結果を取り出し、チェックサム値の正常チェ
ック及びプロトコル異常がないかをチェックする（８５
０）。ステップ８５０で異常がなければ、計算機１にデ
ータ受信を通知し（８５１）、バッファメモリ４０内の
受信バッファを解放する（８５２）。ステップ８５０で
異常が検出されれば、受信バッファを解放し、受信デー
タを破棄する（８５３）。
【００６０】図１４は、フレーム受信時における、上記
フローチャートに基づく、通信制御装置２の動作を示す
タイムチャートを示す。図１４に示すように、ＤＭＡＣ
２００によって、受信したプロトコルヘッダをローカル
メモリ３０に転送しながら、並行して、ヘッダ予測回路
１００によってプロトコルヘッダの解析が行われる。
【００６１】以上の説明から明らかなように、多数のコ
ネクションが設定された場合においても、複数の予測ヘ
ッダと受信ヘッダの比較がヘッダ予測回路１００によっ
て高速に行われる。なお、上記実施例では、ヘッダ予測
回路１００が、受信ヘッダと予測ヘッダとを比較するヘ
ッダ比較器１３０を１つだけ備えているが、複数個のヘ
ッダ比較器１３０を設け、複数の予測ヘッダを同時に比
較するようにしても良い。
【００６２】図１５は、多数のタイマ管理処理を行うタ
イマ回路３００の構成を示すブロック図である。タイマ
回路３００には、複数のタイマについての状態情報を保
持するためのタイマメモリ３８０が接続されている。上
記タイマメモリ３８０は、各タイマと対応した複数のタ
イマエントリが定義してあり、各タイマエントリは、タ
イマの状態を示す状態フラグエリア３８０−１と、タイ
マの初期値を保持するタイマ初期値エリア３８０−２
と、その時点でのタイマの値を保持するタイマカウンタ
エリア３８０−３とで構成される。タイマメモリ３８０
は、マイクロプロセッサ１０とタイマ回路３００の双方
からアクセスできるようになっている。
【００６３】タイマ回路３００は、上記各エントリのタ
イマカウンタエリア３８０−３をカウントダウンするカ
ウントダウン制御回路３１５と、タイムアウトを検出し
た場合にマイクロプロセッサ１０にタイムアウトを通知
するタイムアウト通知制御回路３１０と、タイムアウト
したエントリ番号を保持するタイムアウト通知レジスタ
３０５と、カウントダウン制御回路３１５及びマイクロ
プロセッサ１０からタイマメモリ３８０へのアクセスを
調停するアクセス調停回路３２０とで構成されている。
【００６４】図１６は、タイマ回路３００の内部状態と
その状態遷移を示した図である。タイマ回路３００の内
部状態としては、タイマ停止状態３５０と、タイマ起動
状態３５１と、タイマ動作中状態３５２と、タイムアウ
ト通知待ち状態３５３の４つがあり、各タイマエントリ
毎に、これらの状態の何れかがタイマメモリ３８０の状
態フラグエリア３８０−１に保持される。
【００６５】図１７は、マイクロプロセッサ１０が実行
するタイマ管理処理に関するプログラムフローチャート
２を示す。マイクロプロセッサ１０は、例えばデータ送
信時等、タイマを起動させたい時点でタイマメモリ３８
０の空きエントリを取得し（ステップ８６３）、当該エ
ントリのタイマ初期値エリア３８０−２にタイマ値を設
定し（８６４）、状態フラグエリア３８０−１に「タイ
マ起動」を示す状態コードを設定する（８６５）。ま
た、タイマを停止させたい場合には、対応するエントリ
の状態フラグエリア３８０−１に「タイマ停止」を示す
状態コードを設定する（８６６）。
【００６６】タイマ回路３００から後述するタイムアウ
ト通知を受けると（８６２）、タイムアウト通知レジス
タ３０５をリードし、タイムアウトしたタイマＩＤを取
得した後、当該タイマに対応したタイムアウト処理を実
行する（８６７、８６８）。
【００６７】上記フローから明らかなように、マイクロ
プロセッサ１０は、タイマエントリの数に相当した複数
のタイマを並列的に起動することができる。
【００６８】図１８は、タイマ回路３００の動作を示す
フローチャートである。タイマ回路３００は、タイマメ
モリ３８０中の１つのエントリをタイマ処理の対象とし
て、先ずエントリの状態フラグエリア３８０−１をチェ
ックし（ステップ８７０）、「タイマ起動」状態であれ
ば、タイマ初期値３８０−２の値をタイマカウンタ３８
０−３に設定した後（８７５）、状態フラグを「タイマ
動作中」に変更する（８７６）。
【００６９】状態フラグ３８０−１が「タイマ動作中」
であった場合は（８７１）、当該エントリのタイマカウ
ンタエリア３８０−３のタイマ値をカウントダウンする
（８７７）。カウントダウン後のタイマ値が「０」でな
い場合には、次のエントリを処理対象として（８７
４）、上述した処理動作を繰り返す。
【００７０】タイマ値が「０」になった場合は、当該タ
イマにタイムアウトが発生したことになり、タイムアウ
ト通知制御回路３１０で、マイクロプロセッサ１０への
タイムアウト通知が可能か否かをチェックする（８７
９）。タイムアウト通知制御回路３１０は、それ以前に
タイムアウト通知レジスタ３０５に設定したタイムアウ
ト通知がマイクロプロセッサ１０によって読み取られて
いない場合には、当該エントリの状態フラグ３８０−１
に「タイムアウト通知待ち」を示すコードを設定し（８
８２）、次のエントリを対象としたタイマ処理に移る
（８７４）。
【００７１】ステップ８７９で、タイムアウト通知レジ
スタ３０５の内容がマイクロプロセッサ１０で既に読み
取られていた場合は、当該エントリに付されたタイマＩ
Ｄをタイムアウト通知レジスタ３０５に設定し（８８
０）、上記エントリの状態フラグエリア３８０−１を
「タイマ停止」状態に変更する（８８１）。
【００７２】タイマの状態が「タイムアウト通知待ち」
のエントリに対しては（８７２）、次回の処理サイクル
で再度、マイクロプロセッサ１０への通知が可能か否か
をチェックし（８７３）、もし通知可能であればステッ
プ８８０に進んで、タイムアウト通知を行い（８８０、
８８１）、通知不可能であれば、次のエントリを処理対
象として上述したタイマ処理動作を繰り返す（８７
４）。
【００７３】マイクロプロセッサ１０がタイマを起動す
ると、上記フローチャートから明らかなように、当該タ
イマのカウント動作とタイムアウト通知動作をタイマ回
路３００が自動的に実行するため、マイクロプロセッサ
１０は、起動タイマ数に比例して増加するタイマ管理の
ための処理動作から解放され、負荷を大幅に低減でき
る。
【００７４】図１に示したプロトコル処理アクセラレー
タ５０の各構成要素は、同一半導体チップ上にＬＳＩ技
術によって集積回路化することができるため、本発明に
よれば、高性能の通信制御装置２をコンパクトなハード
ウェア構成で実現できる。
【００７５】
【発明の効果】以上の説明から明らかなように、本発明
によれば、複数の予測ヘッダと受信フレームのヘッダと
を高速に比較できるため、多数のコネクションが設定さ
れる環境において、プロトコルヘッダの解析処理を高速
化することができる。また、専用のタイマ回路を設ける
ことによって、コネクション数に比例して増大するタイ
マ管理のための処理負荷をプロセッサから解放すること
ができる。
【図面の簡単な説明】
【図１】本発明の通信制御装置の構成を示すブロック
図。
【図２】本発明の適用対象となるネットワークシステム
の構成を示す図。
【図３】プロトコル階層を示す図。
【図４】通信制御装置間で送受信される通信フレームの
フォーマットを示す図。
【図５】プロトコルヘッダのフォーマットを示す図。
【図６】トランスポートプロトコルの通信シーケンスを
示す図。
【図７】ＤＭＡＣの構成を示すブロック図。
【図８】ＤＭＡＣの動作を示すフローチャート。
【図９】ヘッダ予測回路の構成を示すブロック図。
【図１０】予測ヘッダメモリに形成されるテーブルの構
造を示す図。
【図１１】ヘッダ予測回路の動作を示すフローチャー
ト。
【図１２】予測ヘッダと受信ヘッダの比較順序を示す
図。
【図１３】データ受信時における通信制御装置の処理動
作を示すフローチャート。
【図１４】データ受信時における通信制御装置の動作を
説明するためのタイムチャート。
【図１５】タイマ回路の構成を示すブロック図。
【図１６】タイマ回路の動作を示す状態遷移図。
【図１７】マイクロプロセッサが実行するタイマ処理に
関するプログラムチャート。
【図１８】タイマ回路の動作を示すフローチャート。
【符号の説明】
１…計算機、２…通信制御装置、３…ＡＴＭ交換機、７
…ＡＴＭ伝送路、１０…マイクロプロセッサ、２０…プ
ログラムメモリ、３０…ローカルメモリ、４０…バッフ
ァメモリ、４４…ＡＴＭセル、４５…ＡＴＭヘッダ、４
６…ペイロード、４７…ＶＰＩ、４８…ＶＣＩ、５０…
プロトコル処理アクセラレータ、６０…ＡＴＭコントロ
ーラ、７０…計算機インタフェース回路、８０…ローカ
ルバス、９０…データバス、１００…ヘッダ予測回路、
２００…ＤＭＡＣ、３００…タイマ回路、５００…バッ
ファアクセス調停回路。
フロントページの続き (72)発明者 水谷 美加 神奈川県川崎市麻生区王禅寺1099番地 株式会社 日立製作所 システム開発研 究所内 (72)発明者 高田 治 神奈川県川崎市麻生区王禅寺1099番地 株式会社 日立製作所 システム開発研 究所内 (56)参考文献 特開 平６−133001（ＪＰ，Ａ) 特開 平５−347650（ＪＰ，Ａ) 特開 平４−117839（ＪＰ，Ａ) 特開 平２−238544（ＪＰ，Ａ) 特開 平１−57701（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 29/06 G06F 13/00 353 H04L 12/28

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】計算機とネットワークとを接続し、前記計
    算機が前記ネットワークとの間で行う通信を制御する通
    信制御装置であって、 マイクロプロセッサと、ネットワークコントローラと、
    ヘッダ予測手段と、ローカルメモリと、バッファメモリ
    と、ＤＭＡ転送手段と、を備え、 前記ネットワークコントローラは、前記ネットワークか
    らプロトコルヘッダデータを受信すると前記バッファメ
    モリに格納し、 前記ＤＭＡ転送手段は、前記プロトコルヘッダデータを
    構成するワードデータを順次前記バッファメモリから前
    記ローカルメモリへ転送し、 前記ヘッダ予測手段は、予め複数の予測ヘッダを記憶し
    ており、前記ＤＭＡ転送手段が前記ローカルメモリへ転
    送する前記ワードデータを順次取り込み、取り込んだ前
    記ワードデータと記憶している前記複数の予測ヘッダを
    構成するワードデータとの比較処理を行い、比較結果
    を、前記プロトコルヘッダデータを解析する前記マイク
    ロプロセッサに通知することを特徴とする通信制御装
    置。
  2. 【請求項２】請求項１に記載の通信制御装置であって、 前記ヘッダ予測手段は、記憶している複数の予測ヘッダ
    のいずれかが前記比較処理において一致した場合に、前
    記比較結果として、一致した予測ヘッダを示す番号と予
    測成功を通知し、前記複数の予測ヘッダのいずれとも一
    致しなかった場合に、前記比較結果として、予測失敗を
    通知し、 前記マイクロプロセッサは、前記比較結果が予測成功で
    あれば、前記ローカルメモリに転送された前記プロトコ
    ルヘッダの内、予測対象外の部分のヘッダを解析し、前
    記比較結果が予測失敗の場合には、前記プロトコルヘッ
    ダを逐次解析することを特徴とする通信制御装置。
  3. 【請求項３】請求項１または２に記載の通信制御装置で
    あって、 前記バッファメモリに対する前記ＤＭＡ転送手段と前記
    ネットワークコントローラとからのアクセスを調停する
    ためのバッファアクセス調停手段を備えることを特徴と
    する通信制御装置。
  4. 【請求項４】請求項１ないし３いずれかに記載の通信制
    御装置であって、 複数のタイマエントリが定義されたタイマメモリと、前
    記複数のタイマエントリについてタイマカウント動作を
    行うタイマ手段とを備え、 前記タイマ手段は、タイムアウトが発生したいずれかの
    前記タイマエントリを前記マイクロプロセッサへ通知す
    ることを特徴とする通信制御装置。
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