JP2006020371A - ネットワーク・スイッチ及びコンポーネント及び操作方法 - Google Patents
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Abstract
【解決手段】制御点と、半導体基板上に形成される複数のインタフェース・プロセッサとの協働により、データ・フロー処理及び柔軟性が向上されるネットワーク・スイッチ装置、こうした装置のコンポーネント、及びこうした装置を操作する方法が開示される。制御点及びインタフェース・プロセッサがネットワーク・プロセッサを形成し、これがオプションのスイッチング・ファブリック装置を含む他の要素と協働して、ネットワーク内でデータのフローを方向付ける命令を実行する。
【選択図】図1
Description
1)パケット分類:アドレスやプロトコルなどの既知の特性にもとづく、パケットの識別。
2)パケット変更:IP、ATM、または他のプロトコルに従う、パケットの変更(例えばIPのヘッダ内の存続時間(time-to-live)フィールドの更新)。
3)キュー/ポリシ管理:特定のアプリケーションにおけるパケットのパケット・キューイング、デキューイング、及びスケジューリングの設計方針の反映。
4)パケット転送:スイッチ・ファブリックを介するデータの伝送及び受信、及び適切なアドレスへのパケットの転送または経路指定。
1)物理レイヤとの10個のシリアル・メディア独立インタフェースをサポートする。
2)10Mbpsまたは100Mbpsメディア速度の10個のポートを、任意に混在させて処理できる。
3)単一のMACが時分割多重インタフェースにより、10個の全てのポートをサービスする。
4)全てのポート上で全2重/半2重動作をメディア速度でサポートする。
5)IEEE802.3バイナリ指数バックオフをサポートする。
1)物理PCSレイヤとの、または直接的に物理レイヤとのギガビット・メディア独立インタフェース(GMII)をサポートする。
2)PCSコアにより、完全なTBI(8b/10b)ソルーションをサポートする。
3)全2重Point-to-Point接続をメディア速度でサポートする。
4)IBM PCSコア有効バイト信号方式をサポートする。
1)8b/10bエンコード及びデコードを実行する。
2)IEEE802.3zで定義されるPMA(10ビット)サービス・インタフェースをサポートする。このインタフェースは、IEEE802.3zに準拠する任意のPMAに接続する。
3)PMAから受信されるデータ(2フェーズ・クロック)を、MAC(1フェーズ)クロックに同期させる。
4)次の2ページを含むオートネゴシエーションをサポートする。
5)規格で定義された2フェーズ・クロック・システムを、1フェーズ・クロックに変換する。
6)新たなデータを含むクロック・サイクルを示す信号を、MACに提供する。
7)受信コード・グループ(10ビット)内のCOMMAをチェックし、ワード同期を確立する。
8)8b/10b実行中ディスパリティを計算及びチェックする。
1)フレームがPHYに到来する。
2)バイトがUP−PMMにより受信される。
3)UP−PMMがFISHをUP−EDSに送信する(FISHはフレームの一部を意味する)。
4)UP−EDSがFISHをUP−DSに記憶する。
5)UP−EDSがヘッダをEPC送信する。
6)EPCがヘッダを処理し、エンキュー情報をUP−EDSに返送する。
7)UP−EDSがフレームの残りをUP−PMMから受信し続ける。
8)スイッチへの適切なデータの送信準備が整うと、UP−EDSが情報をUP−SDMに送信する。
9)UP−SDMがフレーム・データを読出し、それをPrizmaセルにフォーマットする。
10)UP−SDMがセルをUP−SIFに送信する。
11)UP−SIFがDASLシリアル・リンクを介して、セルをPrizmaに転送する。
12)全てのデータが受け取られると、UP−EDSがバッファ/フレームを解放する。
1)DN−SIFがPrizmaセルを受信する。
2)DN−SDMがセルを記憶し、それらを再組み立て情報として事前処理する。
3)DN−EDSがセル・データ及び再組み立て情報を受信し、セルをダウンサイド側の新たなフレームにリンクする。
4)DN−EDSがセルをDN−DSに記憶する。
5)全てのデータが受信されると、DN−EDSがフレームをEPCにエンキューする。
6)EPCがヘッダを処理し、エンキュー情報をDN−EDSに返送する。
7)DN−EDSがフレームをスケジューラ・キュー(但し存在する場合)またはターゲット・ポート・キューにエンキューする。
8)DN−EDSがキューをサービスし、フレーム情報をPCBに送信する。
9)DN−EDSがPCBを用いてフレームを"解体"(unravel)し、適切なデータを読出し、そのデータをDN−PMMに送信する。
10)DN−PMMがデータをフォーマットし(必要に応じて変更を加える)、フレームを外部PHYに送信する。
11)DN−PMMがDN−EDSに、バッファがもはや必要とされないことを通知し、DN−EDSがこれらの資源を解放する。
1)ヘッダがUP−DSまたはDN−DSからEPCに送信される。
2)EPCがルックアップ・テーブルでヘッダ情報を調査し、フレーム・エンキュー情報を受信する。
3)EPCがエンキュー情報をEDSに返送し、フレームが適切なキューにエンキューされる。
4)セル・ヘッダ及びフレーム・ヘッダがフレーム・データと一緒に送信され、再組み立て及びフレーム転送を支援する。
1)制御点がガイド・フレームをフォーマットし、それをネットワーク・プロセッサに送信する。
2)ネットワーク・プロセッサがガイド・フレームを、GCHピコプロセッサにエンキューする。
3)GCHがガイド・フレームを処理し、Rainierの要求領域を読み書きする。
4)GCHがテーブル更新要求をGTHに渡す。
5)GTHが適切なテーブルを、ガイド・フレームからの情報により更新する。
6)肯定応答ガイド・フレームがCPに返送される。
1)ピコプロセッサがガイド・フレームを作成し、情報を別のRainierまたは制御点に送信する。
2)ガイド・フレームが適切な位置に送信され処理される。
0:要求
1:応答
0:無肯定応答
1:肯定応答
0:ガイド・フレーム処理後の肯定応答
1:ガイド・フレーム処理前の肯定応答
0:ACK/NOACKバー・フィールドが'1'bの場合、全てのガイド・フレームを肯定応答する。早期または遅延肯定応答は、EARLY/LATEバーの値により決定される。
1:成功裡に完了しないガイド・フレームだけを肯定応答する。この肯定応答は、ACK/NOACKバー及びEARLY/LATEバーの値に関係なく発生し、もちろん遅延肯定応答である。
0:ダウンサイド処理
1:アップサイド処理
0:GCHピコプロセッサ
1:GTHピコプロセッサ
4つのタイプのGxHが存在する(図14参照)。
GCQ:GCHにより処理されなければならないフレームを含む。
GTQ:GTHにより処理されなければならないフレームを含む。
GPQ:GPHにより処理されなければならないフレームを含む。
GDQ:任意のGDH(またはGCH/GTHがデータ・フレームを処理できる場合には、GCH/GTH)により処理され得るフレームを含む。GDQについては、複数の優先順位が存在し、高い優先順位でエンキューされたフレームは、低い優先順位でエンキューされたフレームより先に処理される。
GDH(汎用データ・ハンドラ):GDHは主に、フレームを転送するために使用される。
1)TDMモード:DRAM内の4つのバンクへのメモリ・アクセスが、読出しウィンドウ及び書込みウィンドウを交互することにより実行される。読出しウィンドウでは、4つのバンクのいずれかへのアクセスが読出し専用であり、書込みウィンドウでは、4つのバンクのいずれかへのアクセスが書込み専用である。複数のDRAMに対してTDMモードを使用することにより、DRAM間で幾つかの制御信号を共用することが可能になり、希少資源である幾つかのチップ入出力を節約できる。
キー(128ビット):キーは探索(または挿入/削除)の前に、特殊なピココード命令を用いて作成される。1つのキー・レジスタだけが存在する。しかしながら、ツリー構造探索が開始されると、キー・レジスタはTSEが探索を実行するのと並行して、ピココードにより、次の探索のキーを作成するために使用される。これはTSEがキーをバッシュ(bash)し、結果を内部ハッシュドキー・レジスタに記憶することによる(従って、実際には2つのキー・レジスタが存在する)。
1)エンプティ:このDTエントリに接続されるリーフは存在しない。
2)リーフを指し示すポインタ:このDTエントリに接続される1つのリーフが存在する。
3)PSCBを指し示すポインタ:このDTエントリに接続される2つ以上のリーフが存在する。DTエントリはツリーのルートを定義する。
12 組み込みプロセッサ・コンプレックス(EPC)
14 多重化MACアップ(PPM−UP)、多重化MAC
16 エンキュー−デキュー−スケジューリング・アップ(EDS−UP)
18 スイッチ・データ・ムーバ・アップ(SDM−UP)
20、30 システム・インタフェース(SIF)
22 データ・アライン・シリアル・リンクA(DASLA)
24 データ・アライン・シリアル・リンクB(DASLB)
32 SDM−DN
34 EDS−DN
36 イーグレス・イーサネット(R)MAC
40 トラフィック管理スケジューラ
Claims (27)
- 制御点プロセッサと、
制御パスにより前記制御点プロセッサに動作的に接続され、高速データ・パスを提供するインタフェース装置と
を含む装置であって、
前記インタフェース装置が、
半導体基板と、
前記基板上に形成される少なくとも5個のインタフェース・プロセッサと、
前記インタフェース・プロセッサによりアクセス可能な命令を記憶する、前記基板上に形成される内部命令メモリと、
前記インタフェース装置を通過し、前記インタフェース・プロセッサによりアクセス可能なデータを記憶する、前記基板上に形成される内部データ・メモリと、
前記基板上に形成される複数の入出力ポートと
を含み、
前記入出力ポートの少なくとも1つが、前記内部データ・メモリを外部データ・メモリに接続し、
他の少なくとも2つの前記入出力ポートが、前記インタフェース・プロセッサの指示の下で、前記インタフェース装置を通過するデータをメディア速度で外部ネットワークと交換し、
前記制御点プロセッサが前記インタフェース装置と協働して、前記インタフェース・プロセッサにより実行される命令を前記命令メモリにロードし、前記命令が実行されて、前記入出力ポート間でのデータの交換、及び前記データ・メモリを介するデータの流れを指示する装置。 - 前記制御点プロセッサに動作的に接続される第2のインタフェース装置を含み、前記第2のインタフェース装置が、
半導体基板と、
前記基板上に形成される少なくとも5個のインタフェース・プロセッサと、
前記インタフェース・プロセッサによりアクセス可能な命令を記憶する、前記基板上に形成される内部命令メモリと、
前記インタフェース装置を通過し、前記インタフェース・プロセッサによりアクセス可能なデータを記憶する、前記基板上に形成される内部データ・メモリと、
前記基板上に形成される複数の入出力ポートと
を含み、
前記入出力ポートの少なくとも1つが、前記内部データ・メモリを外部データ・メモリに接続し、
他の少なくとも2つの前記入出力ポートが、前記インタフェース・プロセッサの指示の下で、前記インタフェース装置を通過するデータを外部ネットワークと交換し、
前記制御点プロセッサが前記インタフェース装置と協働して、前記インタフェース・プロセッサにより実行される命令を前記命令メモリにロードし、前記命令が実行されて、前記入出力ポート間でのデータの交換、及び前記データ・メモリを介するデータの流れを指示する、請求項1記載の装置。 - 第2の制御点プロセッサと、
前記制御点プロセッサ及び前記第2の制御点プロセッサの一方に動作的に接続される前記インタフェース装置と、
前記制御点プロセッサ及び前記第2の制御点プロセッサの他方に動作的に接続される第2のインタフェース装置と
を含み、前記第2のインタフェース装置が、
半導体基板と、
前記基板上に形成される少なくとも5個のインタフェース・プロセッサと、
前記インタフェース・プロセッサによりアクセス可能な命令を記憶する、前記基板上に形成される内部命令メモリと、
前記インタフェース装置を通過し、前記インタフェース・プロセッサによりアクセス可能なデータを記憶する、前記基板上に形成される内部データ・メモリと、
前記基板上に形成される複数の入出力ポートと
を含み、
前記入出力ポートの少なくとも1つが、前記内部データ・メモリを外部データ・メモリに接続し、
他の少なくとも2つの前記入出力ポートが、前記インタフェース・プロセッサの指示の下で、前記インタフェース装置を通過するデータを外部ネットワークと交換し、
前記他方の制御点プロセッサが前記第2のインタフェース装置と協働して、前記インタフェース・プロセッサにより実行される命令を前記命令メモリにロードし、前記命令が実行されて、前記入出力ポート間でのデータの交換、及び前記データ・メモリを介するデータの流れを指示する、請求項1記載の装置。 - 前記制御点プロセッサが前記インタフェース装置から遠隔的に配置され、前記インタフェース装置に前記2つの他の入出力ポートを通じて動作的に接続される、請求項1乃至請求項3のいずれかに記載の装置。
- プリント回路基板装置を含み、前記回路基板装置上に実装される回路要素が、請求項1乃至請求項4のいずれかに記載の要素を含む、請求項1乃至請求項4のいずれかに記載の装置。
- 前記インタフェース装置に動作的に接続され、識別可能なアドレスから装置に送られて来るデータを、前記装置から識別アドレスに転送するように指示する自己ルーティング・スイッチング・ファブリック装置を含む、請求項5記載の装置。
- ハウジングと、
前記ハウジング内に設けられるバックプレーンと、
前記バックプレーン内に設けられる複数のプリント回路基板装置と
を含み、前記回路基板装置の1つ上の回路要素が、請求項1乃至請求項4のいずれかに記載の要素を含む、請求項1乃至請求項4のいずれかに記載の装置。 - 前記制御点プロセッサが前記半導体基板上に形成される、請求項7記載の装置。
- 第2の前記回路基板装置上の回路要素が、請求項1乃至請求項4のいずれかに記載の要素の別のセットを含む、請求項7記載の装置。
- 制御点プロセッサ・サブシステムと、
前記制御点プロセッサに動作的に接続されるネットワーク・プロセッサと
を含む通信装置であって、
前記ネットワーク・プロセッサが、
複数のインタフェース・プロセッサと、
複数のメディア・インタフェースと、
前記メディア・インタフェースを前記インタフェース・プロセッサに接続し、前記インタフェース・プロセッサにデータを入出力するキュー・チャネルを提供する複数のキュー・レジスタと、
前記インタフェース・プロセッサを通過するデータを記憶するメモリと、
制御信号に応答して、データを前記メモリから、選択された前記キュー・チャネルに移動するエンキュー/デキュー・スケジューラと
を含み、
前記制御点プロセッサ・サブシステムが制御点関数発生器を有し、前記制御点関数発生器が、前記制御点プロセッサ・サブシステムが、前記ネットワーク・プロセッサの制御の下で、レジスタ及びメモリをアクセスすることを可能にする情報を有するガイド・フレームを生成し、前記複数のメディア・インタフェースの1つに転送する、通信装置。 - 前記ガイド・フレーム情報が少なくとも、フレーム制御情報の1単語、ソフトウェア相関の1単語、1ガイド・コマンド、及び終了区切り文字ガイド・コマンドを含む、請求項10記載の通信装置。
- 前記インタフェース・プロセッサに動作的に接続されるフレーム制御ブロック・レジスタを含み、前記フレーム制御ブロック・レジスタが、処理済みガイド・フレームを前記制御点関数発生器に戻すために使用される、請求項10記載の通信装置。
- 前記制御点プロセッサ・サブシステムが、
バスと、
前記バスに接続されるアービタと、
前記バスに接続されるCPUと、
前記バスに接続されるDMA制御装置と、
前記バスに接続されるメールボックス及びDRAMインタフェースと、
前記CPU、前記メールボックス及び前記DRAMインタフェースを相互接続する割込み制御装置と、
前記インタフェース・プロセッサ、前記メールボックス、及び前記DRAMインタフェースに接続されるDRAMアービタと、
前記DRAMアービタに接続されるDRAM制御装置と
を含む、請求項10記載の通信装置。 - 少なくとも、前記制御点プロセッサを前記メールボックス及び前記DRAMインタフェースに接続する割込み回線と、前記インタフェース・プロセッサの1つを、前記メールボックス及び前記DRAMインタフェースのいずれかに相互接続する通信回線とを含む、請求項13記載の通信装置。
- 前記ネットワーク・プロセッサのコンポーネントが共通基板上に形成される、請求項10記載の通信装置。
- 前記制御点プロセッサ・サブシステムが前記共通基板上に形成される、請求項15記載の通信装置。
- 前記制御点プロセッサ・サブシステムが、前記ネットワーク・プロセッサ形成される共通基板の外部にあり、通信モジュールが前記制御点プロセッサ・サブシステムを、前記複数のメディア・インタフェースの少なくとも1つに相互接続する、請求項10記載の通信装置。
- 前記複数のメディア・インタフェースの少なくとも1つが、第1のイーサネット(R)・メディア・アクセス制御(MAC)を含み、前記通信モジュールが、前記プロセッサ・サブシステムに接続される第2のイーサネット(R)MAC/PHYと、前記イーサネット(R)MAC/PHYに接続されるイーサネット(R)PHYと、前記イーサネット(R)PHYを前記第1のイーサネット(R)MACに接続する伝送媒体とを有する、請求項17記載の通信装置。
- 前記第2のイーサネット(R)MAC/PHYを前記制御プロセッサ・サブシステムに相互接続する相互接続装置と、前記相互接続装置に動作的に接続される記憶装置とを含む、請求項18記載の通信装置。
- 前記相互接続装置がPCIブリッジを含む、請求項19記載の通信装置。
- 命令メモリに、インタフェース装置を通過するデータの処理のための命令を記憶するステップと、
複数のインタフェース・プロセッサにおいて、前記命令メモリに記憶された前記命令を実行するステップと、
入力ポートを通じメディア速度で送られてくるデータ・フローを受信するステップと、
前記データ・フローを前記複数のインタフェース・プロセッサを通じて伝達するステップと、
前記インタフェース・プロセッサによる前記命令の実行に従い、前記データ・フローを出力ポートを通じて媒体速度で転送するステップと
を含む方法。 - 前記データ・フローを複数部分に解析するステップと、
解析された前記データ・フローの選択部分をデータ・メモリに記憶するステップと、
解析された前記データ・フローの他の選択部分をスイッチング・ファブリックに転送し、アウトバウンド方向を決定するステップと
を含む、請求項21記載の方法。 - 前記データ・フローを出力ポートを通じて転送する前に、前記データ・フローの前記記憶部分及び他の選択部分を再結合するステップを含む、請求項22記載の方法。
- 前記データ・フローを前記複数のインタフェース・プロセッサを通じて伝達するステップが、前記データ・フローを複数部分に解析し、解析された部分を前記複数のインタフェース・プロセッサに並列処理のために分配するステップを含む、請求項21記載の方法。
- 制御点プロセッサ内に配置される制御点機能を使用し、ガイド・フレームを生成するステップと、
前記制御点プロセッサ内のデバイス・ドライバを使用し、前記ガイド・フレームを、ネットワーク・プロセッサに関連付けられる複数のメディア・インタフェースの1つに送信するステップと、
前記メディア・インタフェース内の媒体アクセス制御ハードウェアを使用し、前記ガイド・フレームを回復するステップと、
回復された前記ガイド・フレームをメモリに記憶するステップと、
記憶された前記ガイド・フレームを、前記ガイド・フレーム内で識別されるエンティティに経路指定するステップと
を含む方法。 - 前記ガイド・フレームにより伝搬される命令に従い、前記ガイド・フレームを前記エンティティにより処理するステップと、
前記ガイド・フレームにより伝搬される情報により要求される場合、処理された前記ガイド・フレームを前記制御点機能に戻すステップと
を含む、請求項25記載の方法。 - 前記ガイド・フレームをネットワーク・ルーティング情報によりカプセル化するステップを含む、請求項25記載の方法。
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