JP4825495B2

JP4825495B2 - 歪制御機能付き増幅装置

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Publication number: JP4825495B2
Application number: JP2005326288A
Authority: JP
Inventors: 康弘武田; 陽一大久保; 学中村; 勝安達
Original assignee: Hitachi Kokusai Electric Inc
Current assignee: Hitachi Kokusai Electric Inc
Priority date: 2005-11-10
Filing date: 2005-11-10
Publication date: 2011-11-30
Anticipated expiration: 2025-11-10
Also published as: JP2007134977A

Description

本発明は、携帯電話システム等の基地局において用いられる増幅装置に係り、特にドハティ増幅器（Doherty増幅器）の歪補償後の相互変調歪を一定にする歪制御機能付き増幅装置に関する。

従来、ＣＤＭＡ信号やマルチキャリア信号を電力増幅する場合、共通増幅器に歪補償手段を付加し、共通増幅器の動作範囲を飽和領域付近まで広げることで低消費電力化を図っていた。歪補償手段として、フィードフォワード歪補償やプリディストーション歪補償などがあるが、歪補償だけでは低消費電力化に限界が近づいている。そのため近年、高効率増幅器としてドハティ増幅器が注目されている。

ここで、従来のプリディストーション歪補償を行なった電力増幅装置について、図１１に示すブロック図を参照して説明する。

図１１において、１０２は非線形歪を補償するプリディストータで、入力端子１０１から入力される信号の歪補償を行ない、Ｄ／Ａ変換器１０３へ出力する。このＤ／Ａ変換器１０３は、クロック信号ＣＬＫ１に同期してデジタル信号をアナログ信号に変換し、直交変調器１０４へ出力する。この直交変調器１０４は、発信器１０５からの信号によって入力信号を直交変調する。上記直交変調器１０４で変調された信号は、電力増幅器１０６で増幅され、出力端子１０７から出力される。

又、電力増幅器１０６の出力信号の一部は、方向性結合器１０８を介して取り出され、ミキサ１０９に入力される。ミキサ１０９は、方向性結合器１０８により取り出された信号を発信器１１０からの発信周波数に基づいてＩＦ周波数にダウンコンバートし、Ａ／Ｄ変換器１１１へ出力する。Ａ／Ｄ変換器１１１は、ＩＦ信号をクロック信号ＣＬＫ２に同期してデジタル信号に変換し、歪検出部１１２へ出力する。歪検出部１１２は、高速フーリエ変換回路（ＦＦＴ：Fast Fourier Transform）１１３及びＩＭ（intermodulation：相互変調）演算回路１１４からなり、上記電力増幅器１０６から出力される信号の歪値を求め、制御部１１５へ出力する。制御部１１５は、歪検出部１１２で検出された歪値が小さくなるようにプリディストータ１０２を適応的に制御する。

上記の構成において、電力増幅器１０６から出力される信号の一部が方向性結合器１０８を介して取り出され、ミキサ１０９によりＩＦ周波数にダウンコンバートされた後、Ａ／Ｄ変換器１１１でデジタル信号に変換されて歪検出部１１２へ送られる。歪検出部１１２は、高速フーリエ変換回路１１３でＩＦ信号のスペクトラムを求め、次いでＩＭ演算回路１１４にて変調信号のキャリア数とその離調周波数から計算されるＩＭ３（３次の相互変調歪）、ＩＭ５（５次の相互変調歪）の周波数における電力値を歪値とする。制御部１１５は、歪検出部１１２で検出された歪値が小さくなるようにプリディストータ１０２を適応的に制御する。そして、プリディストータ１０２で歪補償された信号がＤ／Ａ変換器１０３でアナログ信号に変換された後、直交変調器１０４で直交変調され、電力増幅器１０６で増幅されて出力端子１０７から出力される。

次に、上記プリディストータ１０２の構成を図１２に示すブロック図を参照して説明する。

電力増幅器１０６の非線形特性が相互変調歪として現れるのは、奇数次歪であるため、電力増幅器１０６の非線形の逆特性を付加するプリディストータ１０２は、［式１］で近似できる。

［式１］
ｙ＝α*ｘ^３＋β*ｘ^５＋γ*ｘ^７
ここで、ｘ、ｙはプリディストータ１０２の入力信号及び出力信号で複素数である。制御部１１５は、歪検出部１１２で得られた歪値が小さくなるように摂動法を用いて、α、β、γの値を制御する。また、α、β、γは複素数で、
［式２］
α＝Ａ３＊ｅｘｐ（ｊ＊φ３）
β＝Ａ５＊ｅｘｐ（ｊ＊φ５）
γ＝Ａ７＊ｅｘｐ（ｊ＊φ７）
と表され、αはＡ３とφ３で、βはＡ５とφ５で、γはＡ７とφ７で決まる。これらの係数をφ３→Ａ３→φ５→Ａ５→φ７→Ａ７→φ３…という順番で変化させ、歪値が小さくなるようにα、β、γの値を更新する。

上記のようにプリディストータ１０２は、上記［式１］で近似できるので、図１２のように構成される。すなわち、入力端子１０１に入力される信号ｘに対し、「α*ｘ^３」の演算を行なう第１の演算系１２０、「β*ｘ^５」の演算を行なう第２の演算系１３０、「γ*ｘ^７」の演算を行なう第３の演算系１４０を設け、上記第１、第２、第３の演算系１２０、１３０、１４０の演算結果と入力信号ｘとを加算器１５０で加算し、その加算結果ｙを出力端子１５１から出力する。

第１の演算系１２０は、入力信号ｘと定数器１２１の出力|ｘ|^２を乗算する乗算器１２２、及びこの乗算器１２２の出力と係数αとを乗算する乗算器１２３により構成される。

第２の演算系１３０は、入力信号ｘと定数器１３１の出力|ｘ|^４を乗算する乗算器１３２、及びこの乗算器１３２の出力と係数βとを乗算する乗算器１３３により構成される。

第３の演算系１４０は、入力信号ｘと定数器１４１の出力|ｘ|^６を乗算する乗算器１４２、及びこの乗算器１４２の出力と係数γとを乗算する乗算器１４３により構成される。

次に、上記制御部１１５の詳細な動作を図１３のフローチャートを参照して説明する。

先ず、更新対象係数、設定回数、前回の歪値等について初期設定を行なう（ステップＡ１）。例えば更新する対象の係数Ｋをφ３に設定し、歪検出部１１２で計算された歪値を、前回の歪値と比較する（ステップＡ２）。歪値が前回の値より小さくなっていれば、更に同じ方向に係数を更新し、すなわち、「Ｋ＝Ｋ＋Step」の処理により係数を更新し（ステップＡ４）、歪値が大きくなっていれば「Step＝Step ＊ (−１)」の処理により更新方向を反転させ（ステップＡ３）、その後、ステップＡ４に進んで係数の更新を行なう。次に同じ係数φ３を連続して何回更新したかをカウントし（ステップＡ５）、検出した歪値を保存する（ステップＡ６）。この保存した歪値は、次回の歪値比較で用いる。

次に、更新回数と予め設定した設定回数を比較し（ステップＡ７）、更新回数が設定回数以下であればステップＡ２に戻ってφ３の係数更新を繰り返す。また、更新回数が設定回数を超えると、更新対象係数を変更する（ステップＡ８）。つまり、係数Ｋをφ３からＡ３に変更し、更新回数をクリアする（ステップＡ９）。その後、ステップＡ２に戻り、上記の動作を繰り返して実行する。制御部１１５は、このような制御の流れで歪値が小さくなるようにプリディストータ１０２の係数を制御する。

上記のような摂動法によって電力増幅器１０６における非線形の逆特性を、べき級数を用いたプリディストータ１０２で近似することにより、歪補償が可能となる。

しかし、上記プリディストーション歪補償を行なった増幅器は、上記したように歪補償だけでは低消費電力化に限界が近づいており、そのため近年、高効率増幅器としてドハティ増幅器が注目されている。

図１４は、従来のドハティ増幅器の構成を示すブロック図である。
入力端子１に入力された信号は、分配器２で分配され、その一方の信号はキャリア増幅回路４に入力される。キャリア増幅回路４は、増幅素子４２と、この増幅素子４２の入力側と整合を取る入力整合回路４１と、増幅素子４２の出力側と整合を取る出力整合回路４３から構成されている。キャリア増幅回路４の出力は、λ／４変成器６１でインピーダンス変換される。

上記分配器２で分配されたもう一方の信号は、移相器３で位相が９０度遅延されてピーク増幅回路５に入力される。ピーク増幅回路５はキャリア増幅回路４と同様に、入力整合回路５１と、増幅素子５２と、出力整合回路５３から構成されている。λ／４変成器６１及びピーク増幅回路５の出力はノード（合成点）６２において合成される。λ／４変成器６１とノード６２とを合わせて、ドハティ合成部６と呼ぶ。合成された信号は、出力負荷Ｚ_０に整合するため、λ／４変成器７でインピーダンス変換され、出力端子８を介して負荷９に供給される。

キャリア増幅回路４とピーク増幅回路５は、増幅素子４２がＡＢ級にバイアスされ、増幅素子５２がＢ又はＣ級にバイアスされている点で異なる。そのため、増幅素子５２が動作する入力までは増幅素子４２は単独で動作し、増幅素子４２が飽和領域に入り、増幅素子４２の線形性が崩れ始めると、増幅素子５２が動作し始め、増幅素子５２の出力が負荷９に供給され、増幅素子４２とともに負荷９を駆動する。このとき出力整合回路４３の負荷線は、高い抵抗から低い抵抗へ移動するが、増幅素子４２は飽和領域にあるので効率は良い。入力端子１からの入力が更に増加すると、ピーク増幅回路５の増幅素子５２も飽和し始めるが、増幅素子４２、５２ともに飽和しているので、このときも効率は良い。

また、本発明に関連する公知技術として、ドハティ増幅器において、ピーク増幅器における増幅素子のバイアスを制御し、あるいはキャリア増幅器及びピーク増幅器における両増幅素子のバイアスを制御し、歪の発生を低減するようにした歪制御機能付き増幅器が考えられている（例えば、特許文献１〜３参照。）。
特開２００５−１１７５９９号公報特開２００２−５０９３３号公報特表２００５−５１６５２４号公報

上記したように従来のフィードフォワード歪補償やプリディストーション歪補償を備えた増幅装置では、歪を補償しきれない状態になるという問題や、歪補償後の相互変調歪にばらつきがあり、それを補うためにマージンを大きくとると効率が劣化し、結果的に効率を限界まで引き出せない状態になる。

また、従来のドハティ増幅器は、効率を良好にすればするほど、ＡＭ−ＡＭ（入力振幅レベル対出力振幅レベル）変換特性及びＡＭ−ＰＭ（入力振幅レベル対出力位相回転量）変換特性が劣化し、また、歪制御機能付き増幅器においても歪の低減が十分でなく、効率を限界まで引き出すことができないという問題がある。

本発明は上記の課題を解決するためになされたもので、ＡＭ−ＡＭ変換特性及びＡＭ−ＰＭ変換特性を良好に保つと共に歪補償後の相互変調歪にばらつきを吸収でき、効率を限界まで引き出すことができる歪制御機能付き増幅装置を提供することを目的とする。

本発明の歪制御機能付き増幅装置は、ＡＢ級で動作する増幅素子を備えたキャリア増幅回路と、制御端子から入力される制御信号により増幅動作が制御される増幅素子を備えたピーク増幅回路と、前記キャリア増幅回路及びピーク増幅回路で増幅された信号を合成して出力する合成手段とからなるドハティ増幅器と、
前記ドハティ増幅器の非線形歪を補償するプリディストータと、
前記ドハティ増幅器の出力信号に含まれる相互変調歪の歪値を検出する歪検出部と、
前記歪検出部で検出された歪値が小さくなるように前記プリディストータを制御すると共に、前記プリディストータを制御することにより歪が収束した時点において前記歪検出部で検出された歪値が目標値になるように前記ピーク増幅回路内の増幅素子を制御する制御部とを具備することを特徴とする。

本発明によれば、ドハティ増幅器における相互変調歪を目標の相互変調歪に収束させることが可能になり、相互変調歪のばらつきを吸収でき、且つ相互変調歪の目標値を適切な値に設定することで効率を限界まで引き出すことが可能となる。

以下、図面を参照して本発明の一実施形態を説明する。
図１は本発明の一実施形態に係る歪制御機能付き増幅装置の構成を示すブロック図であり、プリディストーション歪補償回路１００とドハティ増幅器２０を組み合わせて構成したものである。図２はドハティ増幅器２０の詳細な構成を示すブロック図である。

図１に示すように、プリディストーション歪補償回路１００の入力端子１０１には、信号が入力される。この入力信号は、プリディストータ１０２で非線形歪が補償され、Ｄ／Ａ変換器１０３へ送られる。上記プリディストータ１０２は、上記図１２に示したものと同様に構成される。上記Ｄ／Ａ変換器１０３は、クロック信号ＣＬＫ１に同期してデジタル信号をアナログ信号に変換し、直交変調器１０４へ出力する。この直交変調器１０４は、発信器１０５からの信号によって入力信号を直交変調する。上記直交変調器１０４で変調された信号は、ドハティ増幅器２０で増幅され、出力端子１０７から出力される。

又、ドハティ増幅器２０の出力信号の一部は、方向性結合器１０８を介して取り出され、ミキサ１０９に入力される。ミキサ１０９は、方向性結合器１０８から取り出された信号を発信器１１０からの発信周波数に基づいてＩＦ周波数にダウンコンバートする。ミキサ１０９でダウンコンバートされたＩＦ信号は、Ａ／Ｄ変換器１１１でデジタル信号に変換されて歪検出部１１２へ送られる。この歪検出部１１２は、高速フーリエ変換回路（ＦＦＴ）１１３及びＩＭ演算回路１１４からなり、上記電力増幅器１０６から出力される信号の歪値を求め、制御部１１７へ出力する。制御部１１７は、歪検出部１１２で検出された歪値が小さくなるようにプリディストータ１０２を適応的に制御すると共に、歪検出部１１２で検出された相互変調歪が目標値になるようにドハティ増幅器２０を制御する。この場合、制御部１１７から出力されるドハティ増幅器２０に対する制御信号は、Ｄ／Ａ変換器１１６によりアナログ信号に変換されてドハティ増幅器２０へ送られ、図２に示すようにピーク増幅回路５内の増幅素子５２のゲート端子１１に入力される。

上記ドハティ増幅器２０は、図２に示すように構成される。
ドハティ増幅器２０の入力端子１には、図１に示した直交変調器１０４で変調された信号が入力端子１に入力される。この入力端子１に入力された信号は、分配器２で分配され、その一方の信号はキャリア増幅回路４に入力される。キャリア増幅回路４は、増幅素子４２と、この増幅素子４２の入力側と整合を取る入力整合回路４１と、増幅素子４２の出力側と整合を取る出力整合回路４３から構成されている。キャリア増幅回路４の出力は、λ／４変成器６１でインピーダンス変換される。

上記分配器２で分配されたもう一方の信号は、移相器３で位相が９０度遅延されてピーク増幅回路５に入力される。ピーク増幅回路５は、増幅素子５２と、この増幅素子５２の入力側と整合を取る入力整合回路５１と、増幅素子５２の出力側と整合を取る出力整合回路５３から構成される。上記増幅素子５２は、制御端子であるゲート端子１１を備え、このゲート端子１１に上記図１に示したＤ／Ａ変換器１１６から出力されるゲート電圧が入力される。上記増幅素子４２、５２としては、通常、ＬＤ−ＭＯＳ（Lateral Diffused ＭＯＳ）、ＧａＡｓ−ＦＥＴ、ＨＥＭＴ、ＨＢＴ等の半導体デバイスが用いられる。なお、増幅素子５２としてＦＥＴを用いた場合は、ゲート電圧により動作が制御されるが、増幅素子５２としてトランジスタを用いた場合はベース電圧により動作が制御される。

そして、上記λ／４変成器６１及びピーク増幅回路５の出力は、ノード６２において合成される。上記λ／４変成器６１及びノード６２によりドハティ合成部６を構成している。ノード６２で合成された信号は、出力負荷Ｚ_０に整合するため、λ／４変成器７でインピーダンス変換され、出力端子８を介して図１に示した出力端子１０７へ送られる。

上記の構成において、ドハティ増幅器２０から出力される信号の一部が方向性結合器１０８を介して取り出され、ミキサ１０９によりＩＦ周波数にダウンコンバートされた後、Ａ／Ｄ変換器１１１でデジタル信号に変換されて歪検出部１１２へ送られる。歪検出部１１２は、高速フーリエ変換回路１１３でＩＦ信号のスペクトラムを求め、次いでＩＭ演算回路１１４にて変調信号のキャリア数とその離調周波数から計算されるＩＭ３（３次の相互変調歪）、ＩＭ５（５次の相互変調歪）の周波数における電力値を歪値とする。制御部１１７は、歪検出部１１２で検出された歪値が小さくなるようにプリディストータ１０２を適応的に制御すると共に、歪検出部１１２で検出された相互変調歪が目標値になるようにＤ／Ａ変換器１１６を介してドハティ増幅器２０内のピーク増幅回路５を制御する。

上記プリディストータ１０２で歪補償された信号は、Ｄ／Ａ変換器１０３でアナログ信号に変換された後、直交変調器１０４で直交変調され、ドハティ増幅器２０へ送られて増幅される。このときドハティ増幅器２０は、制御部１１７からＤ／Ａ変換器１１６を介してゲート端子１１に与えられるゲート電圧によってピーク増幅回路５における増幅素子５２のゲートが制御され、相互変調歪の発生が抑制される。そして、上記ドハティ増幅器２０で増幅された信号が出力端子１０７から出力される。

次に、上記図１における制御部１１７の動作を図３に示すフローチャートを参照して説明する。

先ず、更新対象係数、設定回数、前回の歪値を設定すると共に、ピーク増幅回路５の増幅素子５２のゲート電圧ＶｇをＢに設定する等の初期設定を行なう（ステップＢ１）。例えば、更新する対象の係数Ｋをφ３に設定し、歪検出部１１２で計算された歪値を、前回の歪値と比較する（ステップＢ２）。歪値が前回の値より小さくなっていれば、更に同じ方向に係数を更新し、すなわち、「Ｋ＝Ｋ＋Step」の処理により係数を更新し（ステップＢ４）、歪値が大きくなっていれば「Step＝Step ＊ (−１)」の処理により更新方向を反転させ（ステップＢ３）、その後、ステップＢ４に進んで係数の更新を行なう。次に同じ係数φ３を連続して何回更新したかをカウントし（ステップＢ５）、検出した歪値を保存する（ステップＢ６）。この保存した歪値は、次回の歪値比較で用いる。

次に、更新回数と予め設定した設定回数を比較し（ステップＢ７）、更新回数が設定回数以下であればステップＢ２に戻ってφ３の係数更新を繰り返す。また、更新回数が設定回数を超えると、更新対象係数を変更する（ステップＢ８）。つまり、係数Ｋをφ３からＡ３に変更し、更新回数をクリアする（ステップＢ９）。

次に、歪が収束（安定）したかどうかを判定し（ステップＢ１０）、上記ステップＢ２〜Ｂ９の作業を継続させるかどうかを判断する。歪が収束しない場合はステップＢ２に戻ってステップＢ２〜Ｂ１０の処理を繰り返して実行する。

上記ステップＢ１０で歪が収束したと判定された場合は、現状の歪値と目標の歪値を比較する（ステップＢ１１）。すなわち、
ａ：目標の歪値＝現在の歪値
ｂ：目標の歪値＜現在の歪値
ｃ：目標の歪値＞現在の歪値
の何れであるかを判定する。

判定の結果、現状の歪値と目標の歪値が同等（ａ）であれば、ピーク増幅回路５内の増幅素子５２のゲート電圧を「Ｖｇ＝Ｖｇ」とし（ステップＢ１２）、現状の歪値が目標の歪値以上（ｂ）のときはピーク増幅回路５内の増幅素子５２のゲート電圧を「Ｖｇ＝Ｖｇ＋Ｖステップ（変化させる電圧のステップ幅）」に変更し（ステップＢ１３）、また、現状の歪値が目標の歪値以下（ｃ）のときはピーク増幅回路５内の増幅素子５２のゲート電圧Ｖｇを「Ｖｇ＝Ｖｇ−Ｖステップ」と変更する（ステップＢ１４）。その後、ステップＢ２に戻って処理を継続する。また、このゲート電圧Ｖｇの変化幅（ピーク増幅回路５の動作点の範囲）は、下限をＡ、上限をＣとする。

この様にすることにより自動的に規定値の歪以下にすることができるので、調整が容易となる。また、増幅素子５２のゲート電圧Ｖｇを手動で変えても良い。

図４〜図６は、図１に示したピーク増幅回路５における増幅素子５２のゲート電圧Ｖｇを変化させた場合の歪補償特性であり、図４ははゲート電圧ＶｇをＡとした場合の３次相互変調歪特性、図５はゲート電圧ＶｇをＢとした場合の３次相互変調歪特性、図６はゲート電圧ＶｇをＣとした場合の３次相互変調歪特性である。

図４〜図６は、横軸に周波数をとり、縦軸に信号レベルをとって示した。図中のａは歪補償前の特性、ｂは歪補償後の特性である。

上記歪制御機能付き増幅装置は、図４に示すようにゲート電圧ＶｇをＡとすると効率４０％・３次相互変調歪（歪補償後）−４０ｄＢｃ、図５に示すようにゲート電圧ＶｇをＢとすると効率３０％・３次相互変調歪（歪補償後）−４５ｄＢｃ、図６に示すようにゲート電圧ＶｇをＣとすると効率２０％・３次相互変調歪（歪補償後）−５０ｄＢｃが得られた。このように効率と歪補償後の相互変調歪はトレードオフの関係であり、相互変調歪（歪補償後）の目標値を適切な値（設計値）に設定することで効率を限界まで引き出すことが可能である。

以上の説明から明らかなように、増幅素子５２のゲート電圧Ｖｇを調整することによって目標とする相互変調歪値とすることができる。例えば目標の相互変調歪値を−４５ｄＢｃと決めた場合、ゲート電圧はＢに設定する。但し、増幅器の仕様によっては、３次相互変調歪値が−４０ｄＢｃで良い場合もあり、その時はゲート電圧をＡに設定する。従って、目標の相互変調歪になるように、ゲート電圧Ｖｇを変化させることで歪補償後の相互変調歪をコントロールすることができる。すなわち、現状の相互変調歪（歪補償後）を目標の相互変調歪（歪補償後）に収束させることが可能になり、相互変調歪（歪補償後）のばらつきを吸収できる。

一例として、上記歪制御機能付き増幅装置のＡＭ−ＰＭ変換特性について説明する。図７（ａ）〜（ｄ）は、ピーク増幅回路５の増幅素子５２に供給するゲート電圧Ｖｇを変化させた場合のＡＭ−ＰＭ変換特性で、（ａ）はゲート電圧Ｖｇ＝Ａとした場合、（ｂ）はゲート電圧Ｖｇ＝Ｂとした場合、（ｃ）はゲート電圧Ｖｇ＝Ｃとした場合、（ｄ）はゲート電圧Ｖｇをキャリア増幅回路４の増幅素子４２のゲート電圧Ｖｇと等しくした場合の特性である。なお、上記図７のＡＭ−ＰＭ変換特性は、横軸に入力をとり、縦軸に位相（°）をとって示した。

上記のように増幅素子５２に供給するゲート電圧Ｖｇを上げていくとＡＢ級の２合成のＡＭ−ＰＭ変換特性に近づいていき最終的にＡＢ級と同等の性能になる。このためドハティ増幅器をＡＢ級の２合成回路としても使用でき、従来のＡＢ級２合成回路をドハティ回路で置き換えることが可能である。

なお、上記実施形態におけるプリディストーション歪補償回路１００は、一例を示したものであり、他の構成であっても良い。
また、ドハティ増幅器２０も一例を示したもので、他の構成であっても良い。
上記ドハティ増幅器２０の他の構成例について以下に説明する。
（第１構成例）
図８は、ドハティ増幅器２０の第１構成例を示すブロック図である。このドハティ増幅器２０は、図２におけるλ／４変成器６１を任意の電気長の伝送線路からなるインピーダンス変換器６４に置き換えると共に移相器３を移相器３１に置き換えたもので、その他の構成は定数等の違いはあるものの基本的に同じである。

インピーダンス変換器６４は、長さｌ＝０〜λ／２或いは以上の電気長を有する伝送線路により構成される。
移相器３１は、原理的にはインピーダンス変換器６４に相当する遅延を発生する伝送線路である。移相器３１は合成を同相で行なうためのものであり、キャリア増幅回路４とピーク増幅回路５の位相差も吸収しなければならないので、インピーダンス変換器６４の遅延と異なることもある。その他の構成は、定数等の違いはあるものの図２に示した増幅器と基本的に同じである。

上記の構成によれば、インピーダンス変換器６４を構成する伝送線路の長さを調整することにより、増幅素子の種類などに依存することなく回路のインピーダンスを最適値に設定でき、増幅装置の性能を向上することができる。

（第２構成例）
図９は、ドハティ増幅器２０の第２構成例を示すブロック図である。この第２構成例は、図８に示したドハティ増幅器２０において、ピーク増幅回路５とノード６２との間にインピーダンス変換器６５を設けると共に、移相器３１を移相器３３に置き換えたもので、その他の構成は基本的に同じである。

上記ノード６２は、出力整合回路４３及び５３からの出力信号をインピーダンス変換器６４とインピーダンス変換器６５を介して結合する。インピーダンス変換器６５は、例えばインピーダンス変換器６４と同様の任意長の伝送線路からなり、入力信号のレベルが低く増幅素子５２が動作していないときキャリア増幅回路４の信号が流れないように、出力整合回路５３の出力インピーダンスを、より大きなインピーダンスに変換する。

移相器３３は、インピーダンス変換器６５と同じ位相回転（遅延）を発生するもので、インピーダンス変換器６４の影響やキャリア増幅回路４とピーク増幅回路５の位相が異なったときに位相調整を行なう。

上記のようにインピーダンス変換器６５を設けることにより、ノード６２側からピーク増幅回路５をみたインピーダンスをより大きな値とすることができ、入力信号のレベルが小さくて出力整合回路５３の出力インピーダンスが十分大きくならないような場合であっても、キャリア増幅回路４の損失を抑えて高効率な増幅器を構成することができる。

（第３構成例）
図１０（ａ）、（ｂ）は、ドハティ増幅器２０の第３構成例を示すブロック図である。この第３構成例は、図９に示したドハティ増幅器２０において、移相器３３、インピーダンス変換器６４、６５に代えて移相器３４、インピーダンス変換器６６、６７を使用したもので、その他の構成は基本的に同じである。

上記移相器３４、インピーダンス変換器６６、６７は、何れも長さの異なる複数の伝送線路（ここでは３種類）とスイッチとを組み合わせたものである。

各伝送線路は、予め使用が予想される複数の周波数に合わせて増幅器の性能が最も良くなるよう最適化された長さとなっており、また、配線板上に導体パターンをして形成されるものに限らず、装置毎に長さの微調整が容易なセミリジッドケーブルを用いてもよい。

移相器３４には、スイッチａ、ｂ及び端子Ａ、Ｂが設けられ、インピーダンス変換器６６には、スイッチｃ、ｄ及び端子Ｃ、Ｄが設けられ、インピーダンス変換器６７には、スイッチｅ、ｆ及び端子Ｅ、Ｆが設けられており、各スイッチａ〜ｆは、それぞれ対応する端子Ａ〜Ｆから入力される制御信号に従って何れかの伝送線路に接続するよう切り替えられるようになっている。

更に、図１０（ａ）に示した増幅器の制御を行なう制御部は、図１０（ｂ）に示すように、制御信号を発生するＣＰＵ（又はＲＯＭ）１２と、Ｉ／Ｏコントローラ１３とを備えており、図１０（ａ）に示した増幅器の各端子Ａ〜Ｆは、Ｉ／Ｏコントローラ１３に接続されている。また、ＣＰＵ（又はＲＯＭ）１２には、図示は省略するが、例えばテーブルとして、予め使用が予想される周波数とそれに対応する長さの伝送線路に接続するための各端子毎の制御信号のデータが記憶されている。

そして、ＣＰＵ（又はＲＯＭ）１２に、周波数を指定する信号が入力されると、ＣＰＵ（又はＲＯＭ）１２が、指定された周波数に対応して記憶されている制御信号を読み出して、端子Ａ〜Ｆに出力する。そして、スイッチａ〜ｆは、それぞれ端子Ａ〜Ｆに入力された制御信号に基づいて切り替えられ、使用される周波数に応じた最適な長さの伝送線路が選択されるものである。

第３構成例に係るドハティ増幅器２０によれば、使用周波数に応じて容易に最適な長さの伝送線路を選択して移相器３４、インピーダンス変換器６６、６７を構成するので、移相器３４、インピーダンス変換器６６、６７の周波数特性に起因する最適値からのずれが緩和され、周波数にかかわらず最適な整合を行なってドハティ増幅器の増幅効率を向上させることができ、適用可能な周波数帯を拡大できる効果があり、また、各周波数帯用に専用の配線板を準備する場合に比べ、コストを大幅に削減できる効果がある。

なお、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できるものである。

本発明の一実施形態に係る歪制御機能付き増幅装置の全体の構成を示すブロック図である。同実施形態におけるドハティ増幅器の詳細な構成を示すブロック図である。同実施形態における制御部の処理動作を示すフローチャートである。同実施形態におけるピーク増幅器のゲート電圧ＶｇをＡとした場合の３次相互変調歪特性を示す図である。同実施形態におけるピーク増幅器のゲート電圧ＶｇをＢとした場合の３次相互変調歪特性を示す図である。同実施形態におけるピーク増幅器のゲート電圧ＶｇをＣとした場合の３次相互変調歪特性を示す図である。ピーク増幅器に供給するゲート電圧Ｖｇを変化させた場合のＡＭ−ＰＭ変換特性を示し、（ａ）はゲート電圧Ｖｇ＝Ａとした場合、（ｂ）はゲート電圧Ｖｇ＝Ｂとした場合、（ｃ）はゲート電圧Ｖｇ＝Ｃとした場合、（ｄ）はゲート電圧Ｖｇをキャリア増幅器のゲート電圧Ｖｇと等しくした場合の特性図である。同実施形態におけるドハティ増幅器の第１構成例を示すブロック図である。同実施形態におけるドハティ増幅器の第２構成例を示すブロック図である。同実施形態におけるドハティ増幅器の第３構成例を示すブロック図である。従来のプリディストーション歪補償を行なった電力増幅装置の構成を示すブロック図である。図１１におけるプリディストータの構成を示すブロック図である。図１１における制御部の処理動作を示すフローチャートである。従来のドハティ増幅器の構成を示すブロック図である。

符号の説明

１…入力端子、２…分配器、３…移相器、４…キャリア増幅回路、５…ピーク増幅回路、６…ドハティ合成部、７…変成器、８…出力端子、９…負荷、１１…ゲート端子、１２…ＣＰＵ、１３…Ｉ／Ｏコントローラ、２０…ドハティ増幅器、３１、３３、３４…移相器、４１…入力整合回路、４２…増幅素子、４３…出力整合回路、５１…入力整合回路、５２…増幅素子、５３…出力整合回路、６１…変成器、６２…ノード（合成点）、６４、６５、６６、６７…インピーダンス変換器、１００…プリディストーション歪補償回路、１０１…入力端子、１０２…プリディストータ、１０３…Ｄ／Ａ変換器、１０４…直交変調器、１０５…発信器、１０６…電力増幅器、１０７…出力端子、１０８…方向性結合器、１０９…ミキサ、１１０…発信器、１１１…Ａ／Ｄ変換器、１１２…歪検出部、１１３…高速フーリエ変換回路（ＦＦＴ）、１１４…ＩＭ演算回路、１１５…制御部、１１６…Ｄ／Ａ変換器、１１７…制御部。

Claims

ＡＢ級で動作する増幅素子を備えたキャリア増幅回路と、制御端子から入力される制御信号により増幅動作が制御される増幅素子を備えたピーク増幅回路と、前記キャリア増幅回路及びピーク増幅回路で増幅された信号を合成して出力する合成手段とからなるドハティ増幅器と、
前記ドハティ増幅器の非線形歪を補償するプリディストータと、
前記ドハティ増幅器の出力信号に含まれる相互変調歪の歪値を検出する歪検出部と、
前記歪検出部で検出された歪値が小さくなるように前記プリディストータを制御すると共に、前記プリディストータを制御することにより歪が収束した時点において前記歪検出部で検出された歪値が目標値になるように前記ピーク増幅回路内の増幅素子を制御する制御部と、
を具備することを特徴とする歪制御機能付き増幅装置。